KR20090022778A - 모스펫 소자의 제조방법 - Google Patents

모스펫 소자의 제조방법 Download PDF

Info

Publication number
KR20090022778A
KR20090022778A KR1020070088397A KR20070088397A KR20090022778A KR 20090022778 A KR20090022778 A KR 20090022778A KR 1020070088397 A KR1020070088397 A KR 1020070088397A KR 20070088397 A KR20070088397 A KR 20070088397A KR 20090022778 A KR20090022778 A KR 20090022778A
Authority
KR
South Korea
Prior art keywords
groove
device isolation
forming
semiconductor substrate
trench
Prior art date
Application number
KR1020070088397A
Other languages
English (en)
Inventor
배경진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070088397A priority Critical patent/KR20090022778A/ko
Publication of KR20090022778A publication Critical patent/KR20090022778A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 모스펫 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리 영역 및 활성 영역이 구비된 반도체 기판의 각 영역 내에 다수개의 홈을 형성하는 단계와, 상기 각 영역에 형성된 홈 내에 매립 물질을 형성하는 단계와, 상기 매립 물질이 형성된 홈을 포함한 반도체 기판 상에 상기 소자분리 영역을 노출시키는 마스크패턴을 형성하는 단계와, 상기 노출된 소자분리 영역에 형성된 홈 부분을 포함한 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 소자분리용 절연막을 매립하는 단계 및 상기 마스크패턴 및 상기 홈 내에 형성된 매립 물질을 제거하여 상기 소자분리 영역에 소자분리막을 형성함과 아울러 상기 활성 영역 내에 형성된 홈을 노출시키는 단계를 포함한다.

Description

모스펫 소자의 제조방법{Method of manufacturing MOSFET device}
본 발명은 모스펫 소자의 제조방법에 관한 것으로써, 보다 상세하게는, 게이트 형성시 소자분리막이 소실되는 현상을 방지할 수 있는 모스펫 소자의 제조방법에 관한 것이다.
최근 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 트랜지스터의 채널 길이(channel length)도 감소되고 있는 실정이다.
이러한 추세는, 저장 단위가 되는 셀 트랜지스터(cell transistor) 뿐만 아니라 주변(peri) 회로의 트랜지스터의 채널 길이도 감소시키고 있는 실정이다.
그 결과, 특정한 소자에서 요구하는 리프레쉬(refresh)의 특성을 향상시키기 위해서 기존의 평면 게이트(planar gate)를 갖는 트랜지스터 구조로는 그 한계에 부딪히고 있다.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 리세스 게이트(recess gate)를 갖는 트랜지스터에 대한 연구가 활발히 진행되고 있다.
도 1은 종래의 리세스 게이트를 설명하기 위한 단면도이다.
도시된 바와 같이, 상기 리세스 게이트는 식각된 반도체 기판(100) 부분인 벌브형(bulb type) 홈(120) 상에 게이트(191)가 형성되는 구조를 갖는다.
미설명된 도면 부호 190은 소자분리막을 나타낸다.
이처럼, 종래의 리세스 게이트(191)는 식각된 반도체기판(100) 부분인 벌브형 홈(120)을 채널 길이로 사용함으로써, 상기 벌브형 홈(120)을 통해 채널 길이를 확보할 수 있기 때문에 트랜지스터의 유효채널길이(effective channel length)를 증가시킬 수 있는 장점을 가지고 있다.
한편, 종래의 기술에 따른 리세스 게이트를 형성하는 과정 중에서, 상기 홈을 형성하기 위한 반도체기판의 식각 공정시, 패싱 게이트가 형성되는 소자분리막 부분이 일부 소실하고 있다.
이와 같이, 리세스 게이트 형성시 소자분리막의 소실이 발생하게 되면, 상기 자분리막이 소실된 깊이만큼 패싱 게이트(passing gate)와 홈 상에 형성되는 게이트, 즉, 메인 게이트(main gate) 간의 간격이 가까워지게 된다.
이러한 현상은, 소자분리막이 소실된 깊이만큼 패싱 게이트와 메인 게이트 간의 상호 영향력을 증가시키게 되고, 이는, 셀의 문턱전압을 떨어뜨리는 원인으로 작용하게 된다.
결과적으로, 종래의 게이트 형성시 소자분리막의 소실로 인하여 패싱 게이트와 메인 게이트 간의 간격이 가까워지는 현상이 발생되고 있으며, 이는, 셀의 문턱전압(Vt)을 감소시키는 원인으로 작용하여 소자의 리프레쉬(refresh)를 감소시키고 있다.
본 발명은 벌브형 홈 형성시 소자분리막이 소실되는 현상을 방지할 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.
본 발명은, 소자분리 영역 및 활성 영역이 구비된 반도체 기판의 각 영역 내에 다수개의 홈을 형성하는 단계; 상기 각 영역에 형성된 홈 내에 매립 물질을 형성하는 단계; 상기 매립 물질이 형성된 홈을 포함한 반도체 기판 상에 상기 소자분리 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 소자분리 영역에 형성된 홈 부분을 포함한 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 소자분리용 절연막을 매립하는 단계; 및 상기 마스크패턴 및 상기 홈 내에 형성된 매립 물질을 제거하여 상기 소자분리 영역에 소자분리막을 형성함과 아울러 상기 활성 영역 내에 형성된 홈을 노출시키는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 홈은 벌브형 홈으로 형성하는 것을 포함한다.
상기 벌브형 홈의 형성은, 상기 반도체 기판을 식각하여 제1홈을 형성하는 단계; 및 상기 제1홈 저면의 반도체 기판 부분을 식각하여 벌브형 제2홈을 형성하는 단계;로 수행하는 것을 포함한다.
상기 매립 물질은 절연막인 것을 포함한다.
상기 마스크패턴은 패드 산화막과 패드 질화막의 적층막으로 형성하는 것을 포함한다.
상기 트렌치를 형성하는 단계 후, 상기 트렌치 내에 소자분리용 절연막을 매립하는 단계 전, 상기 트렌치의 전면 상에 측벽 산화막과, 선형 질화막 및 선형 산화막을 형성하는 단계;를 더 포함한다.
본 발명은, 게이트가 형성되는 영역에 홈을 미리 형성한 후, 소자분리막 형성 공정을 수행함으로써, 상기 홈을 형성하기 위한 식각 공정시 소자분리막이 소실되는 현상은 발생되지 않는다.
따라서, 본 발명은 소자분리막의 소실로 인해 셀의 문턱전압이 떨어지는 현상을 억제할 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 기판의 소자분리 영역과 활성 영역 내에 홈을 미리 형성한 후, 상기 홈이 형성된 반도체 기판의 소자분리 영역에 대해 소자분리막 형성 공정을 수행한다.
이처럼, 본 발명은 게이트가 형성되는 홈을 미리 형성한 후에, 소자분리막을 형성하게 됨으로써, 상기 홈을 형성하기 위한 식각 공정시 소자분리막이 소실되는 현상을 방지할 수 있다.
따라서, 본 발명은 소자분리막의 소실로 인해 셀의 문턱전압이 떨어지는 현 상을 억제할 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 소자분리 영역 및 활성 영역이 구비된 반도체 기판(200)의 상기 각 영역의 게이트 형성 영역을 식각하여 홈(220)을 형성한다. 상기 홈(220)은 벌브형(bulb type) 홈으로 형성한다.
바람직하게, 상기 반도체 기판(200)의 게이트 형성 영역을 식각하여 수직형 제1홈을 형성한 후, 상기 제1홈 저면의 반도체 기판 부분(200)을 식각하여 벌브형 제2홈(220)을 형성한다.
도 2b를 참조하면, 상기 각 영역에 형성된 홈(220)이 매립되도록 상기 홈(220) 내에 매립 물질(230)을 형성한다. 상기 매립 물질(230)은 절연막으로 형성한다.
그런다음, 상기 매립 물질(230)이 형성된 홈(220)을 포함하여 반도체 기판(200) 상에 패드 산화막(pad oxide, 240)과 패드 질화막(250)을 증착한 후, 상기 패드 질화막(250) 상에 소자분리 영역을 노출시키는 감광막패턴(260)을 형성한다.
도 2c를 참조하면, 상기 감광막패턴(260)을 식각마스크로 이용해서 상기 노출된 패드 질화막(250)과 패드 산화막(240)을 식각하여, 이를 통해, 상기 패드 산화막(240)과 패드 질화막(250)으로 이루어진 마스크패턴(254)을 형성한다. 그런다음, 상기 감광막패턴을 공지된 공정에 따라 제거한다.
그런다음, 상기 마스크패턴(254)을 식각마스크로 노출된 소자분리 영역의 벌 브형 홈(220) 부분을 포함한 반도체 기판(200)을 식각하여 트렌치(270)를 형성한다.
도 2d를 참조하면, 상기 트렌치(270)의 표면 상에 측벽 산화막(271)과 선형 질화막(272) 및 선형 산화막(273)을 차례로 형성한다. 그러다음, 상기 선형 산화막(273)이 형성된 트렌치(270)가 매립되도록 상기 선형 산화막(273) 상에 소자분리용 절연막(280)을 형성한다.
그런다음, 상기 마스크패턴(254)이 노출될 때까지 상기 소자분리용 절연막(280)을 평탄화시킨다.
도 2e를 참조하면, 상기 홈(220)을 포함하여 반도체 기판(200) 상에 형성된 상기 마스크패턴 및 상기 홈(220) 내에 형성된 매립 물질을 제거하여 상기 소자분리 영역에 소자분리막(290)을 형성함과 아울러 상기 활성 영역 내에 형성된 홈(220)을 노출시킨다.
이처럼, 본 발명은 상기 홈(220)을 미리 형성한 후에, 소자분리막(290)을 형성함으로써, 상기 홈(220)을 형성하기 위한 식각 공정시 소자분리막(290)이 소실되는 현상을 방지할 수 있다.
따라서, 본 발명은 셀의 문턱전압이 떨어지는 현상이 발생되지 않고, 그래서, 소자의 리프레쉬 특성을 기대할 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 모스펫 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 리세스 게이트를 보여주는 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 반도체 기판 220: 홈
230: 매립 물질 240: 패드 산화막
250: 패드 질화막 254: 마스크패턴
260: 감광막패턴 270: 트렌치
271: 측벽 산화막 272: 선형 질화막
273: 선형 산화막 280: 소자분리용 절연막
290: 소자분리막

Claims (6)

  1. 소자분리 영역 및 활성 영역이 구비된 반도체 기판의 각 영역 내에 다수개의 홈을 형성하는 단계;
    상기 각 영역에 형성된 홈 내에 매립 물질을 형성하는 단계;
    상기 매립 물질이 형성된 홈을 포함한 반도체 기판상에 상기 소자분리 영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 노출된 소자분리 영역에 형성된 홈 부분을 포함한 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 소자분리용 절연막을 매립하는 단계; 및
    상기 마스크패턴 및 상기 홈 내에 형성된 매립 물질을 제거하여 상기 소자분리 영역에 소자분리막을 형성함과 아울러 상기 활성 영역 내에 형성된 홈을 노출시키는 단계;
    를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 홈은 벌브형 홈으로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 벌브형 홈의 형성은,
    상기 반도체 기판을 식각하여 제1홈을 형성하는 단계; 및
    상기 제1홈 저면의 반도체 기판 부분을 식각하여 벌브형 제2홈을 형성하는 단계;
    로 수행하는 것을 특징으로 하는 트랜지스터 제조방법.
  4. 제 1 항에 있어서,
    상기 매립 물질은 절연막인 것을 특징으로 하는 모스펫 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 마스크패턴은 패드 산화막과 패드 질화막의 적층막으로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 후, 상기 트렌치 내에 소자분리용 절연막을 매립하는 단계 전,
    상기 트렌치의 전면 상에 측벽 산화막과, 선형 질화막 및 선형 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
KR1020070088397A 2007-08-31 2007-08-31 모스펫 소자의 제조방법 KR20090022778A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070088397A KR20090022778A (ko) 2007-08-31 2007-08-31 모스펫 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070088397A KR20090022778A (ko) 2007-08-31 2007-08-31 모스펫 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090022778A true KR20090022778A (ko) 2009-03-04

Family

ID=40692594

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070088397A KR20090022778A (ko) 2007-08-31 2007-08-31 모스펫 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20090022778A (ko)

Similar Documents

Publication Publication Date Title
US8753940B1 (en) Methods of forming isolation structures and fins on a FinFET semiconductor device
KR101412906B1 (ko) 전계 효과 트랜지스터를 위한 구조 및 방법
KR100701701B1 (ko) 반도체 소자 및 그의 제조방법
US7833861B2 (en) Semiconductor device having recess channel structure and method for manufacturing the same
JP2006279010A (ja) 半導体素子の製造方法
KR20080030385A (ko) 반도체 소자 및 그의 제조방법
KR100672156B1 (ko) 반도체 소자의 소자분리막 및 이의 형성방법
KR20080018710A (ko) 반도체 소자의 제조방법
KR100720258B1 (ko) 반도체 소자의 형성 방법
KR20090022778A (ko) 모스펫 소자의 제조방법
KR100951568B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR20080002445A (ko) 벌브형 리세스 게이트의 형성방법
KR100598174B1 (ko) 반도체 소자의 제조 방법
KR100826983B1 (ko) 모스펫 소자 및 그 제조방법
KR100876886B1 (ko) 반도체 소자의 제조방법
US20090298271A1 (en) Method for manufacturing a semiconductor device
KR100835471B1 (ko) 반도체소자의 제조방법
KR20070119314A (ko) 벌브형 리세스 게이트의 형성방법
KR20090110694A (ko) 반도체 소자의 제조 방법
KR101169685B1 (ko) 반도체 소자의 리세스 게이트 형성방법
KR100979241B1 (ko) 반도체 소자 및 그의 제조방법
KR100548519B1 (ko) 반도체 소자의 제조방법
KR100811369B1 (ko) 반도체 소자의 형성 방법
KR20090025784A (ko) 반도체 소자의 트랜지스터 제조 방법
KR20090036319A (ko) 모스펫 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination