DE102008023217A1 - Elektrisches Verfahren zur ortsbezogenen Betriebstemperatureinstellung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens - Google Patents

Elektrisches Verfahren zur ortsbezogenen Betriebstemperatureinstellung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens Download PDF

Info

Publication number
DE102008023217A1
DE102008023217A1 DE102008023217A DE102008023217A DE102008023217A1 DE 102008023217 A1 DE102008023217 A1 DE 102008023217A1 DE 102008023217 A DE102008023217 A DE 102008023217A DE 102008023217 A DE102008023217 A DE 102008023217A DE 102008023217 A1 DE102008023217 A1 DE 102008023217A1
Authority
DE
Germany
Prior art keywords
gate electrode
electrode network
mos
parts
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102008023217A
Other languages
English (en)
Inventor
Michael Stoisiek
Michael Gross
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
X Fab Semiconductor Foundries GmbH
Original Assignee
Friedrich Alexander Univeritaet Erlangen Nuernberg FAU
X Fab Semiconductor Foundries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Friedrich Alexander Univeritaet Erlangen Nuernberg FAU, X Fab Semiconductor Foundries GmbH filed Critical Friedrich Alexander Univeritaet Erlangen Nuernberg FAU
Priority to DE102008023217A priority Critical patent/DE102008023217A1/de
Priority to US12/990,569 priority patent/US8901614B2/en
Priority to PCT/EP2009/056103 priority patent/WO2009141365A2/de
Priority to PCT/EP2009/056080 priority patent/WO2009141350A2/de
Priority to PCT/EP2009/056070 priority patent/WO2009141347A1/de
Priority to US12/993,559 priority patent/US20110182324A1/en
Publication of DE102008023217A1 publication Critical patent/DE102008023217A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05D—SYSTEMS FOR CONTROLLING OR REGULATING NON-ELECTRIC VARIABLES
    • G05D23/00—Control of temperature
    • G05D23/19—Control of temperature characterised by the use of electric means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Es wird ein elektrisches Verfahren zur Einstellung der Betriebstemperatur von MOS-gesteuerten Halbleiterleistungsbauelementen, welche aus einer Vielzahl gleicher Einzelzellen aufgebaut sind, und ein Bauelement zur Ausführung des Verfahrens beschrieben. Charakteristisch ist die Aufteilung des Gateelektrodennetzwerkes des aktiven Chipgebietes in mehrere gegeneinander durch Trennstellen elektrisch isolierte Gateelektrodennetzwerkabschnitte, denen über entsprechende Kontakte jeweils eine unterschiedliche Gatespannung zugeführt wird.

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur ortsbezogenen Betriebstemperatureinstellumng von MOS-gesteuerten Halbleiterleistungsbauelementen wie z. B. eines MOS-Leistungstransistors oder eines IGBT, speziell auf solche, die aus einer Vielzahl identischer und parallel geschalteter Einzelzellen bestehen, bei denen die Gesamtbauelementfläche groß im Vergleich zur Fläche der Einzelzelle ist und bei denen die Gateelektrode oder das Gateelektrodennetzwerk in voneinander elektrisch isolierte Teile getrennt sein kann, wobei zur Durchführung des Verfahrens das entsprechende Bauelement mit zusätzlichen Kontakten der Gateelektrode versehen ist. Die Erfindung bezieht sich weiterhin sowohl auf Halbleiterleistungsbauelemente mit vertikalem Stromfluss durch das Halbleiterchip als auch auf Bauelemente zur Integration in einem so genannten Smart-Power-IC mit lateralem Fluss des Hauptstromes und kommt zur Anwendung in Bauelementen aus Halbleitermaterial Silizium aber auch aus anderen Halbleitermarerialien, z. B. Siliziumkarbid (SiC), in Betracht.
  • Wünschenswert ist ein Betrieb der Halbleiterbauelemente nahe der durch Bauelementzuverlässigkeit und Einhaltung der Bauelementkenndaten gesetzten oberen Temperaturgrenze von je nach Bauelementtyp und Entwicklungsstand z. B. 150°C bis 200°C. Die während des Betriebes durch die umgesetzte elektrische Verlustleistung auftretende Wärme muss abgeführt werden. Der Betrieb bei der prinzipiell durch die Bauelementkonstruktion vorgegebenen oberen Temperaturgrenze und deren Einhaltung ist meist nur eingeschränkt möglich, da auf Grund inhomogener Wärmeableiteigenschaften und/oder einer inhomogenen elektrischen Ansteuerung des Bauelements eine inhomogene Temperaturverteilung über die Bauelementoberfläche mit lokalen Temperaturspitzen, so genannten Hot-Spots entsteht. Unter Umständen kann durch eine thermisch/elektrische Mitkopplung die Temperatur der Hot-Spots sich dabei unkontrolliert bis zur Zerstörung des Bauelements erhöhen. Von besonderer Bedeutung ist diese thermische Grenzbelastung bei periodischem oder einmaligem Betrieb des Bauelements nahe der elektrischen und thermischen Belastungsgrenzen, wie z. B. dem ungeklemmten Abschalten einer induktiven Last oder dem Abschalten des Bauelements nach dem Auftreten eines Kurzschlusses der Last.
  • Zur Lösung des Problems des sicheren Bauelementebetriebes, d. h. zum Vorbeugen einer Zerstörung bestehen verschiedene Wege.
  • Ein Weg ist die Vorausberechnung und/oder die direkte Messung der Temperaturentwicklung in Abhängigkeit von der dissipierten Verlustleistung und Angabe eines transienten thermischen Widerstandes mit Hilfe dessen sich dann die im aktuellen Bereich auftretende Chiptemperaturen berechnen lassen, wie das bei D. Schröder, "Leistungselektronische Bauelemente", Kap. 10, Springer-Verlag, Berlin Heidelberg, 2006 angegeben ist.
  • Da es sich hierbei in der Regel um eine auf die ganze Bauelementchipfläche bezogene Angabe handelt, können innerhalb der Bauelementchipfläche unterschiedliche Temperaturen nicht beschrieben werden und insbesondere das Auftreten von Hot-Spots nicht vermieden werden.
  • Eine andere Möglichkeit ist die Messung der während des Betriebes des Bauelements auftretenden Temperatur mit Hilfe eines eigens zu diesem Zweck in das Bauelement oder in die unmittelbare Umgebung des Bauelements integrierten Temperatursensors, z. B. eines in Durchlassrichtung betriebenen pn-Überganges, wie das zu entnehmen ist bei: V. Khemka et al., "Detection and Optimization of Temperature Distribution Across Large Area Power MOSFETs to improve Energy Capability", IEEE Transactions an Electron Devices, Vol. 51, No. 6, 1025–1032, 2004 ebenso bei: M. Glavanovics and H. Zitta, „Dynamic Hot Spot Temperature Sensing in Smart Power Switches", ESSCIRC 2002, 295–298, 2002.
  • Nachteilig bei dem Verfahren ist, dass die Temperatur nur jeweils am Ort eines solchen Sensors gemessen werden kann und die Zahl der zu integrierenden Sensoren wegen ihres Chipflächenverbrauchs begrenzt ist. Darüber hinaus besteht zwischen Temperatursensor und benachbartem aktiven Bauelementbereich ein designtechnisch bedingter Mindestabstand, der dazu führt, dass die am Ort des Sensors gemessene Temperatur und die Temperatur im benachbarten aktiven Chipbereich voneinander abweichen und eine zeitliche Änderung der Temperatur des aktiven Chipbereiches erst mit erheblicher Verzögerung am Sensor gemessen wird.
  • In vielen Fällen, insbesondere wenn der aktive Bauelementbereich von einem nicht elektrisch aktiven, jedoch zur Wärmeableitung beitragenden Chipbereich umgeben ist, kommt es zu in der Mitte der Bauelementfläche zentrierten Hot-Spots. Ein bekanntes Verfahren zur Vermeidung dieser Hot-Spots besteht darin, dass man die im Zentrum des Bauelementes gelegenen aktiven Zellen, z. B. eines vertikalen Leistungs-MOSFET, durch das Layout mit einem größeren Wert des Einschaltwiderstandes versieht als Zellen der peripheren Chipbereiche, wie das bekannt ist durch: V. Khemka et al., "Detection and Optimization of Temperature Distribution Across Large Area Power MOSFETs to improve Energy Capability", IEEE Transactions an Electron Devices, Vol. 51, No. 6, 1025–1032, 2004. Damit wird dann ein bestimmter Wert durch das Design vorgegeben, wobei auch bestimmte Sicherheitsgrenzen einzuhalten sind, was auch zu bestimmten Leistungseinbußen führt und keine Regelmöglichkeit beinhaltet.
  • Zweck der Erfindung ist es, die Temperaturverteilung auf der Halbleiterchipfläche während des Betriebes des MOS-gesteuerten Halbleiterbauelementes zu verbessern und dabei die Nachteile des Standes der Technik zu umgehen.
  • Der Erfindung liegt die Aufgabe zu Grunde, ein elektrisches Verfahren zur ortsbezogenen Betriebstemperatureinstellung eines MOS-gesteuerten Halbleiterleistungsbauelementes und ein Bauelement zur Ausführung des Verfahrens anzugeben, welche ohne ortsabhängige Änderungen des Layout bezogen auf das Bauelementechip zu einer verbesserten Betriebstemperaturverteilung des Bauelementes führen.
  • Gelöst wird diese Aufgabe mit den in den Ansprüchen 1 und 3 angegebenen Merkmalen.
  • Vorteilhafte Ausgestaltungen der Gegenstände der Ansprüche 1 und 3 sind in den Unteransprüchen gegeben.
  • Die Gegenstände dieser Ansprüche 1 und 3 weisen die Vorteile auf, dass die Betriebstemperatur in verschiedenen elektrisch voneinander getrennten Chipbereichen gesondert durch eine jeweils angepasste Gatespannung eingestellt wird, um einerseits Überhitzung bestimmter Bauelementgebiete zu vermeiden oder andererseits stärkere Betriebstemperaturabsenkungen in anderen Bauelementgebieten auszugleichen. Damit kann die Leistung des Bauelements erhöht und dessen Zuverlässigkeit verbessert werden.
  • Das üblicherweise nur mit einem Kontakt versehene Gateelektrodennetzwerk muss zum Zweck der gebietsweisen Betriebstemperatureinstellung mit mehreren den verschiedenen der Temperatureinstellung unterworfenen Gebieten des Bauelementechip zugeordneten Gatekontatakten versehen werden, wobei das Gateelektrodennetzwerk in voneinander isolierte Segmente aufgeteilt wird. So können diese Segmente unabhängig voneinander mit entsprechenden Gatespannungen belegt werden und eine segmentweise unterschiedliche Verlustleistungserzeugung zur Erzielung einer verbesserten Temperaturverteilung erreicht werden.
  • Durch die Positionierung der zusätzlichen Gatekontakte besteht eine weitestgehende Flexibilität bezüglich Ausdehnung und Position des zur Temperatureinstellung erfassten Bauelementbereichs. Mit weit auseinander liegenden Kontakten kann die mittlere Temperatur ausgewählter Flächensegmente des Bauelements eingestellt werden, z. B. die Temperatur in konzentrischen ringförmigen Segmenten der Bauelementfläche. Andererseits lässt sich durch sehr nahe beieinander liegende Gatekontakte die Temperatur mit hoher Ortsauflösung einstellen.
  • Die Erfindung wird nun anhand eines Ausführungsbeispiels unter Zuhilfenahme der schematischen Zeichnung erläutert. Es zeigen
  • 1 Aufsicht und Schnitt eines konventionellen 1-Finger-MOS-Transistors mit im Zentrum liegenden Source-Body-Kontakt und zwei dazu symmetrisch angeordnete Driftzonen und Drainbereiche, der dem Stand der Technik entspricht und im grundsätzlichen Aufbau einer Einzelzelle bei großflächigen aus mehreren Einzelzellen aufgebauten MOS-gesteuerten Halbleiterleistungbauelementen entspricht,
  • 2 die Aufsicht auf einen MOS-Transistor mit einer realen Flächengröße von ca. 0,4 mm × 0,4 mm, der aus einer Vielzahl identischer nebeneinander senkrecht angeordneten fingerförmigen Einzelzellen, wie in 1 gezeigt, besteht,
  • 3 das System der Gateanschlüsse eines erfindungsgemäßen MOS-Transistors mit einem vergleichbaren Grundaufbau wie in 1,
  • 4 die Aufteilung des in der 3 gezeigten MOS-Transistors in drei konzentrisch liegende Gebiete, welche durch die zusätzlichen Gatekontakte bezüglich der Temperatureinstellung getrennt mit unterschiedlichen Gatespannungen belegt werden können und
  • 5 die Aufsicht und den Schnitt eines MOS-Transistors mit quadratischen Einzelzellen.
  • 1 zeigt eine Aufsicht auf einen konventionellen langgestreckten 1-Finger-Transistor mit dem im Zentrum liegenden Source-Body-Komplex (1) und zwei dazu symmetrisch angeordnete Driftzonen- und Drainbereiche (2, 3). Eingezeichnet sind in der schematischen Anordnung die Gateelektrode in Form eines langgestreckten Ringes (4) und metallische Leitbahnen zur Kontaktierung der Source- und Drainbereiche (5, 6) sowie der Gateelektrode (7). Die Figur zeigt darüber hinaus die typischen Dotierungszonen und Materialschichtfolgen entlang eines Schnittes A-B.
  • In 2 ist eine erfindungsgemäße Ausgestaltung eines großflächigen MOS-Leistungstransistors dargestellt. Das Transistorchip ist quadratisch mit einer Seitenlänge von ca. 0,4 mm. Der aktive Innenbereich ist mit einer großen Zahl identischer nebeneinander senkrecht angeordneter fingerförmiger Einzelzellen entsprechend der 1 belegt. Die nebeneinander liegenden Gateelektrodenbahnen (4) des Gateelektodennetzwerkes sind nach dem Schema der 3 durch elektrische Trennstellen in gegeneinander elektrisch isolierte Teilbereiche (B1, B2, B3) unterteilt, die getrennte Gatekontakte besitzen, wobei zum Teil Anschlüsse an dem gemeinsamen Gatekontakt (7) vorhanden sind (Bereich 3). Die zusätzlichen Kontaktpunktpaare der Gatelektrode (71(1)/72(1); 71(2)/72(2); 71(3)/72(3)) dienen der elektrischen Zuleitung der je Teilbereich des Elektrodennetzwerkes möglicherweise unterschiedlichen Gatespannung. Der Aufteilung dieser zusätzlichen Gateelektroden mit ihren Anschlüssen liegt eine Aufteilung der Bauelementfläche in drei konzentrische Bereiche nach 3 und 4 zugrunde, in denen durch die den Bereichen zugeordneten Kontakte über entsprechend unterschiedliche Gatespannungen die Verlustleistung je Bereich so eingestellt werden kann, dass sich überall die annähernd gleiche Temperatur einstellt. Im Bereich 3 (4) sind alle Gateelektroden auf den gemeinsamen Gateanschluss (7) gezogen. Die Gateelektroden im Bereich 2 sind durch zwei Gatekontakte (71(2) und 72(2) so kontaktiert, dass sie getrennt von den Gateelektroden im Bereich 3 und Bereich 1 angesteuert werden können. Die Gateelektroden im Bereich 1 sind mit den Kontakten 71(1) und 72(1) verbunden und erlauben eine von den Bereichen 2 und 3 unabhängige Belegung mit Gatespannung.
  • Das in 3 gezeigte Beispiel zeichnet sich dadurch aus, dass die Bauelementfläche durch fingerförmige parallele Einzelzellen belegt ist und das Gateelektrodennetzwerk aus nebeneinander liegenden Streifen oder lang gestreckten Ringbahnen besteht. Grundsätzlich sind auch Transistortopologien möglich, insbesondere bei Einzeltransistoren mit vertikaler Stromführung, bei denen die aktive Bauelementfläche mit einer Vielzahl von quadratischen oder hexagonalen Einzelzellen belegt ist. Das Gateelektrodennetzwerk hat in diesem Fall die Struktur einer über die gesamte Bauelementfläche ausgedehnten Platte, in der im Zentrum der periodisch wiederholten Grundzellen jeweils eine Aussparung vorgenommen wurde. Auch hier ist es möglich, mit Hilfe zusätzlicher Kontakte und Schaffung isolierter Bereiche der Gateelektrode die Betriebstemperatur bereichsweise auszugleichen.
  • Zur lokalisierten Betriebstemperatureinstellung wird die gesamte aktive Bauelementoberfläche wieder in Segmente unterteilt, deren Gateelektrodennetzwerk durch passende elektrische Trennstellen voneinander isoliert sind.
    • 1
    Source-Body-Bereich
    2
    Driftzonenbereich
    3
    Drainbereich
    4
    Gateelektrode
    5
    Sourcekontakt (Source-Leiterbahn)
    6
    Drainkontakt (Drain-Leiterbahn)
    7
    Gatekontakt
    71(1)
    erster Gatekontakt des Gateabschittes 1
    72(1)
    zweiter Gatekontakt des Gateabschittes 1
    71(2)
    erster Gatekontakt des Gateabschittes 2
    7 2(2)
    zweiter Gatekontakt des Gateabschittes 2
    71(3)
    erster Gatekontakt des Gateabschnittes 3
    72(3)
    zweiter Gatekontakt des Gateabschnittes 3
    7x(4)
    mögliche zusätzliche Gatekontakte für das Teilnetzwerk
    8
    Kontaktpunkt der Gateelektrode
    17
    Trennstelle der Gateelektrode
    19
    Randbereich des großflächigen MOS-Transistors
    20
    fingerförmige Einzelzelle wie in 1
    B1
    Bereich 1 des MOS-Transistors
    B2
    Bereich 2 des MOS-Transistors
    B3
    Bereich 3 des MOS-Transistors
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • - D. Schröder, ”Leistungselektronische Bauelemente”, Kap. 10, Springer-Verlag, Berlin Heidelberg, 2006 [0004]
    • - V. Khemka et al., ”Detection and Optimization of Temperature Distribution Across Large Area Power MOSFETs to improve Energy Capability”, IEEE Transactions an Electron Devices, Vol. 51, No. 6, 1025–1032, 2004 [0006]
    • - M. Glavanovics and H. Zitta, „Dynamic Hot Spot Temperature Sensing in Smart Power Switches”, ESSCIRC 2002, 295–298, 2002 [0006]
    • - V. Khemka et al., ”Detection and Optimization of Temperature Distribution Across Large Area Power MOSFETs to improve Energy Capability”, IEEE Transactions an Electron Devices, Vol. 51, No. 6, 1025–1032, 2004 [0008]

Claims (4)

  1. Elektrisches Verfahren zur ortsbezogenen Einstellung der Betriebstemperatur eines MOS-gesteuerten Halbleiterleistungsbauelements, welches aus einer Vielzahl gleich aufgebauter Einzelzellen besteht, dadurch gekennzeichnet, dass das Gateelektrodennetzwerk des aktiven Chipgebietes in mehrere gegeneinander durch Trennstellen (17) elektrisch isolierte Teile aufgetrennt ist, die jeweils ein bestimmtes aktives Teilchipgebiet definieren, wobei an den Teilen des Elektrodennetzwerkes Kontaktpunkte, verbunden jeweils paarweise mit Kontakten 71(1)/72(1); 71(2)/72(2); 71(3)/72(3)) vorhanden sind, durch die jeweils eine den verschiedenen Teilen des Gateelektrodennetzwerkes zugeordnete unterschiedliche Gatespannung angelegt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Teile des Gateelektrodennetzwerkes so über die Bauelementfläche verteilt sind, dass eine Zuordnung der Temperaturverteilung zu bestimmten Flächenanteilen der Gesamtbauelementfläche gegeben ist.
  3. MOS-gesteuertes Halbleiterleistungsbauelement zur ortsbezogenen Einstellung der Betriebstemperatur bezogen auf die aktive Chipfläche, welches aus einer Vielzahl gleich aufgebauter Einzelzellen besteht, dadurch gekennzeichnet, dass das Gateelektrodennetzwerk des aktiven Chipgebietes in mehrere gegeneinander durch Trennstellen (17) elektrisch isolierte Teile aufgetrennt ist, wobei jeder Teil ein bestimmtes aktives Teilchipgebiet definiert, wobei an Kontaktstellen der Teile des Gateelektrodennetzwerkes Kontaktpunkte, verbunden jeweils mit Kontakten 71(1)/72(1); 71(2)/72(2); 71(3)/72(3)) vorhanden sind, so dass an eines der verschiedenen Teile des Gateelektodennetzwerkes eine unterschiedliche Gatespannung angelegt werden kann.
  4. MOS-gesteuertes Halbleiterleistungsbauelement nach Anspruch 3, dadurch gekennzeichnet, dass die Teile des Elektrodennetzwerkes mit ihren Kontakten nach einem bestimmten System über die aktive Chipfläche verteilt sind.
DE102008023217A 2008-05-19 2008-05-19 Elektrisches Verfahren zur ortsbezogenen Betriebstemperatureinstellung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens Withdrawn DE102008023217A1 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE102008023217A DE102008023217A1 (de) 2008-05-19 2008-05-19 Elektrisches Verfahren zur ortsbezogenen Betriebstemperatureinstellung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens
US12/990,569 US8901614B2 (en) 2008-05-19 2009-05-19 Location-related adjustment of the operating temperature distribution or power distribution of a semiconductor power component, and component for carrying out said method
PCT/EP2009/056103 WO2009141365A2 (de) 2008-05-19 2009-05-19 Ortsbezogene einstellung von betriebstemperaturverteilung oder leistungsverteilung eines halbleiter-leistungsbauelements und bauelement zur durchfuehrung des verfahrens
PCT/EP2009/056080 WO2009141350A2 (de) 2008-05-19 2009-05-19 Ortsbezogene einstellung von betriebstemperaturverteilung oder leistungsverteilung eines halbleiter-leistungsbauelements und bauelement zur durchfuehrung des verfahrens
PCT/EP2009/056070 WO2009141347A1 (de) 2008-05-19 2009-05-19 Betriebstemperaturmessung eines mos-leistungsbauelements und mos bauelement zur ausfuehrung des verfahrens
US12/993,559 US20110182324A1 (en) 2008-05-19 2009-05-19 Operating temperature measurement for an mos power component, and mos component for carrying out the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102008023217A DE102008023217A1 (de) 2008-05-19 2008-05-19 Elektrisches Verfahren zur ortsbezogenen Betriebstemperatureinstellung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens

Publications (1)

Publication Number Publication Date
DE102008023217A1 true DE102008023217A1 (de) 2009-11-26

Family

ID=41212449

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008023217A Withdrawn DE102008023217A1 (de) 2008-05-19 2008-05-19 Elektrisches Verfahren zur ortsbezogenen Betriebstemperatureinstellung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens

Country Status (3)

Country Link
US (1) US8901614B2 (de)
DE (1) DE102008023217A1 (de)
WO (2) WO2009141365A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110411890A (zh) * 2019-09-04 2019-11-05 上海乐研电气有限公司 实现气体密度继电器免维护的现场检测装置、系统及方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110182324A1 (en) * 2008-05-19 2011-07-28 X-Fab Semiconductor Foundries Ag Operating temperature measurement for an mos power component, and mos component for carrying out the method
DE102010029147B4 (de) * 2010-05-20 2012-04-12 Semikron Elektronik Gmbh & Co. Kg Verfahren zur Ermittlung der Temperatur eines Leistungshalbleiters
GB2506141A (en) * 2012-09-21 2014-03-26 Rolls Royce Plc Distributed power semiconductor device
DE102018108561B3 (de) * 2018-04-11 2019-08-14 Infineon Technologies Austria Ag Transistorbauelement mit gate-widerstand
CN110362127B (zh) * 2018-04-11 2021-03-02 北京北方华创微电子装备有限公司 晶片温度控制方法及温度控制系统、半导体处理设备
JP7150461B2 (ja) 2018-04-24 2022-10-11 ローム株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023189A (en) * 1990-05-04 1991-06-11 Microwave Modules & Devices, Inc. Method of thermal balancing RF power transistor array
DE19816806A1 (de) * 1998-04-16 1999-10-21 Bosch Gmbh Robert Elektronische Schaltung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3831012A1 (de) 1988-09-12 1990-03-15 Siemens Ag Verfahren und anordnung zur bestimmung der temperatur innerhalb von mosfet-strukturen integrierter mos-schaltungen
US5355008A (en) * 1993-11-19 1994-10-11 Micrel, Inc. Diamond shaped gate mesh for cellular MOS transistor array
SG55452A1 (en) 1997-02-12 1998-12-21 Int Rectifier Corp Method and circuit to sense the tj of mos-gated power semi conductor devices
US6438030B1 (en) * 2000-08-15 2002-08-20 Motorola, Inc. Non-volatile memory, method of manufacture, and method of programming
DE10220587B4 (de) * 2002-05-08 2007-07-19 Infineon Technologies Ag Temperatursensor für MOS-Schaltungsanordnung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023189A (en) * 1990-05-04 1991-06-11 Microwave Modules & Devices, Inc. Method of thermal balancing RF power transistor array
DE19816806A1 (de) * 1998-04-16 1999-10-21 Bosch Gmbh Robert Elektronische Schaltung

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
D. Schröder, "Leistungselektronische Bauelemente", Kap. 10, Springer-Verlag, Berlin Heidelberg, 2006
M. Glavanovics and H. Zitta, "Dynamic Hot Spot Temperature Sensing in Smart Power Switches", ESSCIRC 2002, 295-298, 2002
V. Khemka et al., "Detection and Optimization of Temperature Distribution Across Large Area Power MOSFETs to improve Energy Capability", IEEE Transactions an Electron Devices, Vol. 51, No. 6, 1025-1032, 2004

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110411890A (zh) * 2019-09-04 2019-11-05 上海乐研电气有限公司 实现气体密度继电器免维护的现场检测装置、系统及方法

Also Published As

Publication number Publication date
WO2009141350A2 (de) 2009-11-26
WO2009141365A2 (de) 2009-11-26
US20110102059A1 (en) 2011-05-05
WO2009141365A3 (de) 2010-05-20
US8901614B2 (en) 2014-12-02
WO2009141350A3 (de) 2010-05-06

Similar Documents

Publication Publication Date Title
DE102008023217A1 (de) Elektrisches Verfahren zur ortsbezogenen Betriebstemperatureinstellung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens
DE112014006606B4 (de) Leistungshalbleitereinheit
DE102008023216A1 (de) Verfahren zur Betriebstemperaturmessung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens
DE112018004893T5 (de) Halbleitermodul und Leistungswandlervorrichtung
DE10213812B4 (de) Leitungsüberführung für einen Halbleiter-Detektor
DE112013005295T5 (de) Halbleitervorrichtung
DE102014106294B4 (de) Schaltkomponente mit einem Steuerelement und einer integrierten Schaltung, System mit einem Controller und einer integrierten Schaltung und Leistungsversorgungssystem mit einem Leistungsversorgungselement
DE112015002272T5 (de) Sic leistungsmodule mit hohem strom und niedrigen schaltverlusten
WO2009141347A1 (de) Betriebstemperaturmessung eines mos-leistungsbauelements und mos bauelement zur ausfuehrung des verfahrens
DE112015006984T5 (de) Halbleitervorrichtung und halbleitermodul, das mit derselben versehen ist
DE102018131999A1 (de) Leistungsmodul und leistungwandler
EP2254228A1 (de) Leistungselektronisches Schaltmodul sowie System mit solchen Schaltmodulen
DE102013219499A1 (de) Halbleitervorrichtung
DE102014112823A1 (de) Halbleiterschalter mit integriertem Temperatursensor
EP3340284A1 (de) Halbleiterbauelement, integrierte halbleiterschaltung und laststeuerungsvorrichtung
EP2742584A1 (de) Leistungshalbleiterschalter in modulbauweise mit stromsymmetrieüberwachung zur fehlererfassung
DE102008028452B4 (de) Leistungstransistor für hohe Spannungen in SOI-Technologie
DE102010063314B4 (de) Halbleiteranordnung mit verbesserter Avalanchefestigkeit
DE10001865A1 (de) Halbleiterbauelement und entsprechendes Prüfverfahren
DE102007046556A1 (de) Halbleiterbauelement mit Kupfermetallisierungen
DE102020102927A1 (de) Halbleiter mit integrierten elektrisch leitfähigen kühlkanälen
DE102014201781A1 (de) Anordnung und verfahren zum messen der chiptemperatur in einem leistungshalbleitermodul
DE10252609A1 (de) Abschluß für ein Halbleiterbauteil mit MOS-Gatesteuerung mit Schutzringen
DE112018002348B4 (de) Halbleitervorrichtung mit Ausgangs-MOS-Transistor und Erfassungs-MOS-Transistor
DE102008023215A1 (de) Verfahren zur Betriebstemperatursteuerung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: X-FAB SEMICONDUCTOR FOUNDRIES AG, 99097 ERFURT, DE

R016 Response to examination communication
R120 Application withdrawn or ip right abandoned

Effective date: 20120125