DE112013005295T5 - Halbleitervorrichtung - Google Patents

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Abstract

Eine Halbleitervorrichtung enthält ein Halbleitersubstrat (12), auf welchem eine Mehrzahl von Gateelektroden (26) nebeneinanderliegend angeordnet ist, sowie eine Mehrzahl von Gateverdrahtungen (38), die auf dem Halbleitersubstrat (12) ausgebildet sind, eine Mehrzahl von Gatekissen (36), ein erstes Kissen (32) und ein zweites Kissen (40). Die benachbarten Gateelektroden (26) definieren eine Mehrzahl von Zellen (42), und die Mehrzahl von Zellen (42) enthält eine Mehrzahl von Transistorzellen (44). Die Mehrzahl von Gateelektroden (26) wird durch die Mehrzahl von Gateverdrahtungen (38) in eine Mehrzahl von Typen unterteilt. Die Mehrzahl von Transistorzellen (44) wird gemäß einer Kombination der definierten Gateelektroden (26) in eine Mehrzahl von Typen unterteilt.

Description

  • QUERVERWEIS AUF ZUGEHÖRIGE ANMELDUNGEN
  • Diese Erfindung basiert auf der japanischen Patentanmeldung Nr. 2012-244712 , angemeldet am 6. November 2012; auf den dortigen Offenbarungsgehalt wird vollinhaltlich Bezug genommen.
  • TECHNISCHES GEBIET
  • Diese Erfindung betrifft eine Halbleitervorrichtung mit einem Halbleitersubstrat mit einer Mehrzahl von Transistorzellen.
  • STAND DER TECHNIK
  • Es sind bislang Halbleitervorrichtungen bekannt, die ein Halbleitersubstrat beinhalten, in welchem eine Mehrzahl von Gateelektroden nebeneinanderliegt und eine Mehrzahl von Transistorzellen als Zellen enthalten ist, welche durch benachbarte Gateelektroden definiert sind. Die Halbleitervorrichtung hat Gateverdrahtungen, welche elektrisch mit den Gateelektroden auf einer ersten Oberfläche des Halbleitersubstrats verbunden sind, und die Gateverdrahtungen sind mit Gatekissen als externe Verbindungsanschlüsse verbunden. Zusätzlich ist ein erstes Kissen, welches der Mehrzahl von Transistorzellen gemeinsam ist, auf der ersten Oberfläche des Halbleitersubstrats ausgebildet, und ein zweites Kissen, das der Mehrzahl von Transistorzellen gemeinsam ist, ist auf der ersten Oberfläche des Halbleitersubstrats oder auf einer zweiten Oberfläche entgegengesetzt zur ersten Oberfläche ausgebildet. Wenn beispielsweise ein vertikaler IGBT in jeder Transistorzellen gebildet wird, ist das erste Kissen ein Emitterkissen und das zweite Kissen ist ein Kollektorkissen, das auf der zweiten Oberfläche ausgebildet ist.
  • In einer Halbleitervorrichtung beispielsweise dieses Typs wird, um den Betrieb bei einer hohen Stromdichte sicherzustellen, eine bestimmte Spannung zwischen erstem Kissen und zweitem Kissen angelegt, und ein hoher Strom, beispielsweise einige Hundert A, kann dazwischen fließen, um eine Untersuchung durchzuführen. Bei einem herkömmlichen Verfahren gibt es beim Kontaktieren einer Mehrzahl von Tastköpfen mit dem ersten Kissen für eine Energieversorgung, um den Teststrom zu erhöhen, keine andere Wahl, als die Anzahl von Tastköpfen zu erhöhen oder den Strom pro Tastkopf zu erhöhen. Wenn jedoch der Strom pro Tastkopf anwächst, steigt die Wahrscheinlichkeit, dass eine örtliche Stromkonzentration aufgrund einer Kontaktschwankung zwischen einer Überprüfungsvorrichtung und dem Kissen auftritt. Weiterhin erfolgt wahrscheinlich, wenn die Anzahl von Tastköpfen zunimmt, das Auftreten der Stromkonzentration aufgrund einer Höhenschwankung des Tastkopfs. Weiterhin ist ein Anstieg der Anzahl von Tastköpfen durch die Größe des ersten Kissens beschränkt.
  • Im Gegensatz hierzu wird in PTL 1 ein Halbleiterelement auf einer Trägerbasis angeordnet, um in Kontakt mit dem zweiten Kissen (der Kollektorelektrode) zu kommen, und ein Kontakt wird in Kontakt mit jedem Gatekissen (Gateelektrode) gebracht und ein leitfähiges Harz wird in Kontakt mit dem ersten Kissen (der Emitterelektrode) gebracht. Ein Leiter und ein Wiegemechanismus werden auf dem leitfähigen Harz angeordnet, und der Leiter, das leitfähige Harz und das Halbleiterelement, welche unterhalb des Wiegemechanismus liegen, werden von dem Wiegemechanismus gewogen, so dass die Kontaktfläche zunimmt, um die Stromkonzentration zu unterdrücken.
  • Die Überprüfungsvorrichtung gemäß PTL 1 ist jedoch eine Vorrichtung und ein Verfahren, welche bzw. welches das leitfähige Harz verwendet, was im Vergleich zu üblichen Überprüfungsvorrichtungen, die zur Überprüfung verwendet werden, einen Spezialfall darstellt und die Kosten erhöht, da der Durchsatz schlecht wird.
  • DRUCKSCHRIFTENLISTE
  • PATENTLITERATUR
    • PTL 1: JP 2009-128189 A
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Diese Erfindung wurde mit Blick auf die obigen Probleme gemacht und zielt darauf, eine Halbleitervorrichtung und ein Überprüfungsverfahren zu schaffen, welche in der Lage sind, eine örtliche Stromkonzentration zu unterdrücken, auch ohne die Verwendung einer speziellen Überprüfungsvorrichtung bei der Untersuchung mit hoher Stromdichte.
  • Gemäß einem Aspekt dieser Erfindung wird eine Halbleitervorrichtung bereitgestellt mit einem Halbleitersubstrat, einer Mehrzahl von Gateverdrahtungen, einer Mehrzahl von Gatekissen, einem ersten Kissen und einem zweiten Kissen. Das Halbleitersubstrat hat eine erste Oberfläche und eine zweite Oberfläche, welche entgegengesetzt zur ersten Oberfläche in Dickenrichtung gesehen liegt, und enthält eine Mehrzahl von Gateelektroden, welche in einer ersten Richtung senkrecht zur Dickenrichtung nebeneinanderliegen. Die benachbarten Gateelektroden definieren die Mehrzahl von Zellen, und die Mehrzahl von Zellen enthält eine Mehrzahl von Transistorzellen.
  • Die Mehrzahl von Gateverdrahtungen ist auf der ersten Oberfläche des Halbleitersubstrats ausgebildet und elektrisch mit der Mehrzahl von Gateelektroden verbunden. Die Mehrzahl von Gatekissen ist auf der ersten Oberfläche des Halbleitersubstrats ausgebildet und elektrisch mit der Mehrzahl von Gateelektrode über die Mehrzahl von Gateverdrahtungen verbunden.
  • Das erste Kissen ist auf der ersten Oberfläche des Halbleitersubstrats ausgebildet und der Mehrzahl von Transistorzellen gemeinsam. Das zweite Kissen ist auf der ersten Oberfläche oder der zweiten Oberfläche des Halbleitersubstrats ausgebildet und der Mehrzahl von Transistorzellen gemeinsam.
  • Die Mehrzahl von Gateverdrahtungen, welche elektrisch voneinander unterteilt sind, ist mit den jeweiligen Gatekissen verbunden. Die Mehrzahl von Gateelektroden ist elektrisch durch die Mehrzahl von Gateverdrahtungen in eine Mehrzahl von Typen unterteilt. Die Mehrzahl von Transistorzellen ist gemäß der Kombination der definierten Gateelektroden in die Mehrzahl von Typen unterteilt.
  • Die Halbleitervorrichtung ist in der Lage, die örtliche Stromkonzentration auch ohne Verwendung einer speziellen Überprüfungsvorrichtung bei einer Untersuchung mit hoher Stromdichte zu unterdrücken.
  • Zusätzlich wird bei der Halbleitervorrichtung ein Treibersignal selektiv der Mehrzahl von Gatekissen in einem Zustand eingegeben, in welchem eine bestimmte Spannung zwischen dem ersten Kissen und dem zweiten Kissen angelegt ist, so dass man in der Lage ist, sequenziell die Mehrzahl von Transistorzellen zu überprüfen, welche in die Mehrzahl von Typen unterteilt sind.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die obigen und weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich besser aus der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügte Zeichnung. In der Zeichnung ist:
  • 1 eine Draufsicht, welche ein Halbleiterelement gemäß einer ersten Ausführungsform zeigt;
  • 2 eine perspektivische Schnittansicht des Halbleiterelements entlang Linie II-II in 1;
  • 3 eine Darstellung, welche die Überprüfung durch einen Tastkopfkontakt zeigt;
  • 4 eine Darstellung, die einen ersten Überprüfungsprozess zeigt;
  • 5 eine Darstellung, die einen zweiten Überprüfungsprozess zeigt;
  • 6 eine perspektivische Schnittansicht eines Halbleiterelements gemäß einer ersten Abwandlung;
  • 7 eine Schnittansicht eines Halbleiterelements gemäß einer zweiten Ausführungsform;
  • 8 eine perspektivische Schnittansicht eines Halbleiterelements gemäß einer zweiten Abwandlung;
  • 9 eine Draufsicht auf ein Halbleiterelement gemäß einer dritten Ausführungsform;
  • 10 eine Schnittansicht des Halbleiterelements entlang Linie X-X in 9;
  • 11 eine Draufsicht auf ein Halbleiterelement gemäß einer dritten Abwandlung;
  • 12 eine Schnittansicht des Halbleiterelements entlang Linie XII-XII in 11;
  • 13 eine Draufsicht auf ein Halbleiterelement gemäß einer vierten Ausführungsform;
  • 14 eine Schnittansicht des Halbleiterelements entlang Linie XIV-XIV in 13;
  • 15 eine perspektivische Schnittansicht eines Halbleiterelements gemäß einer vierten Abwandlung;
  • 16 eine Draufsicht auf eine Halbleiterpackung gemäß einer fünften Ausführungsform;
  • 17 eine Darstellung einer Halbleitereinheit gemäß einer fünften Abwandlung;
  • 18 eine Darstellung einer Schaltung mit der Halbleitereinheit von 17;
  • 19 eine Draufsicht auf eine Halbleiterpackung gemäß einer sechsten Ausführungsform;
  • 20 eine Darstellung einer Abschaltsignalwellenform zum Zeitpunkt eines Kurzschlusses in einer Halbleitereinheit nach dem Stand der Technik;
  • 21 eine Darstellung eines Schaltungsaufbaus einer Halbleitereinheit gemäß einer sechsten Abwandlung;
  • 22 eine vergrößerte Ansicht eines Bereichs XXII in 21;
  • 23 eine Darstellung einer Abschaltsignalwellenform zum Zeitpunkt des Kurzschließens in einer Halbleitereinheit gemäß der sechsten Abwandlung;
  • 24 eine Darstellung einer Beziehung zwischen einer Transistorzelle und einem Stromfühler in einer Halbleitereinheit gemäß einer siebten Abwandlung;
  • 25 eine Darstellung einer Signalwellenform zum Zeitpunkt des Abschaltens in einer Halbleitereinheit gemäß der siebten Abwandlung;
  • 26 eine Darstellung eines Schaltungsaufbaus einer Halbleiterpackung gemäß einer achten Abwandlung;
  • 27 eine Darstellung einer Verbindungsstruktur zwischen einem Halbleiterelement und einem Gateanschluss im Stand der Technik; und
  • 28 eine Darstellung einer Verbindungsstruktur zwischen einem Halbleiterelement und einem Gateanschluss in einer Halbleiterpackung gemäß der achten Abwandlung.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Nachfolgend werden Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnung beschrieben. In den nachfolgenden jeweiligen Figuren sind Teile, welche identisch oder äquivalent zueinander sind, mit gleichen Bezugszeichen versehen. In der nachfolgenden Beschreibung ist die Dickenrichtung eines Halbleitersubstrats alleine als Dickenrichtung bezeichnet, und eine Nebeneinanderliegungsrichtung von Gateelektroden in Richtungen senkrecht zur Dickenrichtung ist als erste Richtung bezeichnet. Zusätzlich ist eine Richtung senkrecht zu den beiden Richtungen von Dickenrichtung und erster Richtung als eine zweite Richtung bezeichnet.
  • (Erste Ausführungsform)
  • Zunächst wird anhand der 1 und 2 der Aufbau eines Halbleiterelements 10d beschrieben. Das Halbleiterelement 10d gemäß dieser Ausführungsform wird als Leistungsschaltelement für beispielsweise ein Invertermodul eines Hybridfahrzeugs (HV) verwendet. Das Halbleiterelement 10d entspricht einer Halbleitervorrichtung.
  • Wie in 1 gezeigt, enthält das Halbleiterelement 10d ein Halbleitersubstrat 12 (einen Halbleiterchip) mit einer ersten Oberfläche 12a und einer zweiten Oberfläche 12b, die der ersten Oberfläche 12a in Dickenrichtung gegenüberliegt. Das Halbleitersubstrat 12 enthält einen Hauptbereich 12m, in welchem das Element ausgebildet ist, und einen äußeren Umfangsbereich 12s, der den Hauptbereich 12m umgibt, und beispielsweise einen Schutzring (nicht gezeigt), der in dem äußeren Umfangsbereich 12s zum Zweck der Sicherstellung einer Durchbruchspannung ausgebildet ist. In dieser Ausführungsform wird als das Element ein bipolare Transistor mit isoliertem Gate (IGBT) vom N-Kanal-Typ verwendet.
  • Das Halbleitersubstrat 12 hat eine Kollektorschicht 14 vom P+-Typ in einer Oberflächenschicht auf Seiten der zweiten Oberfläche 12b und hat auch eine Pufferschicht 16 vom N-Typ auf der Kollektorschicht 14. Das Halbleitersubstrat 12 hat auch eine Driftschicht 18 vom N–-Typ mit geringerer Verunreinigungskonzentration als die Pufferschicht 16 auf der Pufferschicht 16. Das Halbleitersubstrat 12 hat eine Basisschicht 20 vom P-Typ auf der Driftschicht 18 im Hauptbereich 12m. Die Basisschicht 20 ist in einer Oberflächenschicht des Halbleitersubstrats 12 auf Seiten der ersten Oberfläche 12a ausgebildet. Wie oben beschrieben, sind die Kollektorschicht 14, die Pufferschicht 16, die Driftschicht 18 und die Basisschicht 20 in dem Hauptbereich 12m in der genannten Reihenfolge übereinandergeschichtet.
  • Zusätzlich ist jeder Graben 22, der die Driftschicht 18 ausgehend von der ersten Oberfläche 12a durch die Basisschicht 20 hindurch erreicht, in dem Halbleitersubstrat 12 ausgebildet. Der Graben 22 hat eine im Wesentlichen rechteckförmig umlaufende Ringform bestimmter Tiefe in Dickenrichtung gemäß obiger Beschreibung und hat weiterhin eine zweite Richtung als Längsrichtung und eine erste Richtung als Seitenrichtung. Weiterhin ist eine Mehrzahl der Gräben 22 wiederholt in gleichen Abständen in der ersten Richtung ausgebildet.
  • An einer Seitenwand eines jeden Grabens 22 ist ein Gateisolationsfilm 24 ausgebildet, und der Graben 22 ist mit einem leitfähigen Material, beispielsweise Polysilizium, mit dem Gateisolationsfilm 24 dazwischen gefüllt. Jede Gateelektrode 26 ist aus dem eingefüllten leitfähigen Material gemacht. Aus diesem Grund folgt die Gateelektrode 26 einer Form des Grabens 22 und hat eine im Wesentlichen rechteckförmig umlaufende Form in einer Ebene senkrecht zur Dickenrichtung. Die Mehrzahl von Gateelektroden 26 liegt in der ersten Richtung nebeneinander. Zusätzlich enthalten bei dieser Ausführungsform die Gateelektroden 26 erste Gateelektroden 26a und zweite Gateelektroden 26b, welche entsprechend Gatekissen 36 elektrisch unterteilt sind, welche noch beschrieben werden.
  • Seiten eines jeden Grabens 22 der Oberflächenschicht der ersten Oberfläche 12a in der Basisschicht 20 sind mit Emitterbereichen 28 vom N+-Typ mit höherer Verunreinigungskonzentration als die Driftschicht 18 versehen. Zusätzlich ist ein Basiskontaktbereich 30 vom P+-Typ mit höherer Verunreinigungskonzentration als die Basisschicht 20 zwischen den benachbarten Gräben 22 in der ersten Richtung ausgebildet und zwischen den Emitterbereichen 28, die an den Seiten eines jeden Grabens 22 sind. In dieser Ausführungsform sind die Emitterbereiche 28 entsprechend an beiden Seiten aller Gateelektroden 26 ausgebildet, die in der ersten Richtung nebeneinanderliegen. Zusätzlich sind die Basiskontaktbereiche 30 nichtkontinuierlich in bestimmten Abständen in zweiter Richtung ausgebildet. Mit anderen Worten, die Basiskontaktbereiche 30 sind intermittierend ausgebildet und die Emitterbereiche 28 sind an Abschnitten angeordnet, wo die Basiskontaktbereiche 30 nicht vorhanden sind. Die Basiskontaktbereiche 30 sind jeweils von der ersten Oberfläche 12a bis zu einer Position tiefer als die Emitterbereiche 28 ausgebildet.
  • Ein nicht gezeigter Isolationszwischenfilm ist auf der ersten Oberfläche 12a des Halbleitersubstrats 12 ausgebildet, und eine Emitterelektrode ist als ein erstes Kissen 32 auf dem Isolationszwischenfilm ausgebildet. Das erste Kissen 32 ist in Entsprechung zu dem oben erwähnten Hauptbereich 12m gebildet. Das erste Kissen 32 ist über Kontaktöffnungen 34 in dem Isolationszwischenfilm elektrisch mit den Emitterbereichen 28 und den Basiskontaktbereichen 30 verbunden.
  • Die Gatekissen 36 sind auf einem Zwischenschichtverbindungsfilm in dem äußeren Umfangsbereich 12s gebildet. Die Gatekissen 36 sind über Gateverdrahtungen 38, die in dem Zwischenschichtverbindungsfilm ausgebildet sind, elektrisch mit den Gateelektroden 26 verbunden. Bei dieser Ausführungsform umfassen die Gatekissen 36 ein erstes Gatekissen 36a und ein zweites Gatekissen 36b, welche elektrisch voneinander getrennt sind. Die Gateverdrahtungen 38 umfassen eine erste Gateverdrahtung 38a und eine zweite Gateverdrahtung 38b, welche elektrisch voneinander getrennt sind. Jede der ersten Gateelektroden 26a ist über die erste Gateverdrahtung 38a elektrisch mit dem ersten Gatekissen 36a verbunden. Ebenfalls ist jede der zweiten Gateelektroden 26b über die zweite Gateverdrahtung 38b elektrisch mit dem zweiten Gatekissen 36b verbunden.
  • Wie in den 1 und 2 gezeigt, sind die ersten Gateelektroden 26a und die zweiten Gateelektroden 26b in der ersten Richtung abwechselnd angeordnet. Da jede der Gateelektroden 26 (26a, 26b) in einer Ebene eine im Wesentlichen rechteckförmig/umlaufende Form hat, sind die ersten Gateelektroden 26a und die zweiten Gateelektroden 26b aus Sicht der Gateelektroden 26, die in einer ersten Richtung gemäß 2 nebeneinanderliegend sind, jeweils paarweise angeordnet.
  • Weiterhin ist eine Kollektorelektrode als ein zweites Kissen 40 auf der zweiten Oberfläche 12b des Halbleitersubstrats 12 ausgebildet, und das zweite Kissen 40 ist elektrisch mit der Kollektorschicht 14 verbunden.
  • Der Hauptbereich 12m des Halbleitersubstrats 12 ist durch die Gateelektroden 26, die in der ersten Richtung nebeneinanderliegen, in eine Mehrzahl von Zellen unterteilt. Das heißt, die Zellen 42 werden durch die Gateelektroden 26 definiert, welche in der ersten Richtung einander benachbart sind. In dieser Ausführungsform ist eine Zelle 42 zwischen den Mitten benachbarter Gateelektroden 26 gebildet. Die Zellen 42 enthalten eine Mehrzahl von Transistorzellen 44. In dieser Ausführungsform sind sämtliche Zellen 42 von den Transistorzellen 44 gebildet. Die Transistorzellen 44 enthalten eine erste Transistorzelle 44a, welche von der ringförmigen ersten Gateelektrode 26a definiert ist, d. h. die beiden ersten Gateelektroden 26a, die in der ersten Richtung nebeneinanderliegen. Zusätzlich enthalten die Transistorzellen 44 eine zweite Transistorzelle 44b, welche durch die umlaufende zweite Gateelektrode 26b definiert ist, d. h. die beiden zweiten Gateelektroden 26b, die in der ersten Richtung nebeneinanderliegen. Weiterhin enthalten die Transistorzellen 44 eine dritte Transistorzelle 44c, welche von der ersten Gateelektrode 26a und der zweiten Gateelektrode 26b definiert ist, die einander benachbart sind. In der ersten Richtung sind die erste Transistorzelle 44a, die dritte Transistorzelle 44c, die zweite Transistorzelle 44b, die dritte Transistorzelle 44c und die erste Transistorzelle 44a in dieser Reihenfolge angeordnet.
  • Nachfolgend wird anhand von 3 ein Verfahren zur Untersuchung einer elektrischen Eigenschaft des obigen Halbleiterelements 10d beschrieben.
  • In dieser Ausführungsform wird, um einen Betrieb bei einer hohen Stromdichte sicherzustellen, eine bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt, und ein Treibersignal wird in diesem Anlegezustand an die Gatekissen 36 geliefert, um einen hohen Strom, beispielsweise einige Hundert A, in dem Halbleiterelement 10d fließen zu lassen. Im Ergebnis wird eine Untersuchung durchgeführt.
  • Genauer gesagt, das Halbleiterelement 10d ist beispielsweise auf einer mit Energie versorgbaren Trägerbasis (nicht gezeigt) angeordnet, so dass das zweite Kissen 40 in Kontakt mit der Trägerbasis gelangt. Ein Tastkopf 100 eines Testers wird in Kontakt mit dem ersten Kissen 32 gebracht, um eine bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 anzulegen. Beispielsweise ermöglicht ein Tastkopf 100 die Versorgung mit 10 A, und in 3 wird durch 40 Tastköpfe 100 die Versorgung mit 400 A ermöglicht. In diesem Anlegezustand wird an die Gatekissen 36 ein Treibersignal angelegt. In dieser Ausführungsform wird das Treibersignal zunächst an das erste Gatekissen 36a angelegt und danach wird das Treibersignal an das zweite Gatekissen 36b angelegt.
  • Nachfolgend werden Betrieb und Auswirkungen des Halbleiterelements 10d mit obigem Aufbau beschrieben.
  • Bei dieser Ausführungsform enthält das Halbleiterelement 10d das erste Gatekissen 36a und das zweite Gatekissen 36b. Das erste Gatekissen 36a ist elektrisch mit den ersten Gateelektroden 26a verbunden und das zweite Gatekissen 36b ist elektrisch mit den zweiten Gateelektroden 26b verbunden. Weiterhin sind das erste Kissen 32 und das zweite Kissen 40 unter der Mehrzahl von Transistorzellen 44 aufgeteilt.
  • Wenn daher das Treibersignal selektiv dem ersten Gatekissen 36a in einem Zustand eingegeben wird, wo eine bestimmte Spannung zwischen ersten Kissen 32 und zweiten Kissen 40 anliegt, werden Kanäle im Nahbereich der ersten Gateelektroden 26a gebildet. Genauer gesagt und wie in 4 gezeigt, werden die Kanäle an beiden Seiten der ersten Transistorzelle 44a und auf Seiten der ersten Gateelektroden 26a der dritten Transistorzelle 44c in der ersten Richtung gebildet. Daher fließt ein Strom (Kollektorstrom), wie mit den Pfeilen in 4 dargestellt. Die erste Transistorzelle 44a und die Hälfte der dritten Transistorzelle 44c können durch diesen ersten Überprüfungsprozess überprüft werden.
  • Wenn andererseits das Treibersignal selektiv dem zweiten Gatekissen 36b in einem Zustand eingegeben wird, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt ist, werden Kanäle nahe der zweiten Gateelektroden 26b gebildet. Genauer gesagt und wie in 5 gezeigt, werden die Kanäle an beiden Seiten der zweiten Transistorzelle 44b und auf Seiten der zweiten Gateelektrode 26b der dritten Transistorzelle 44c in der ersten Richtung gebildet. Daher fließt ein Strom (Kollektorstrom), wie in 5 mit den gestrichelten Linien dargestellt.
  • Die zweite Transistorzelle 44b und die verbleibende Hälfte der dritten Transistorzelle 44c können durch diesen zweiten Überprüfungsprozess überprüft werden.
  • Wie oben beschrieben, können bei dieser Ausführungsform pro Überprüfung 400 A der Hälfte der Mehrzahl von Transistorzellen 44 zugeführt werden. Im Vergleich zu einem Fall, bei dem 400 A allen aus der Mehrzahl von Transistoren 44 zugeführt werden, kann eine Stromdichte in den Transistorzellen 44 (44a, 44b, 44c) erhöht werden. Das heißt, selbst wenn ein Strom, der zwischen dem ersten Kissen 32 und dem zweiten Kissen 44 angelegt wird, geringer als im Stand der Technik ist, kann für die Transistorzellen 44 eine hohe Stromdichte sichergestellt werden. Im Fall des Erhalts einer vergleichbaren Stromdichte kann, da der Strom kleiner als im Stand der Technik sein kann, die örtliche Stromkonzentration niedrig gehalten werden.
  • Zusätzlich können über die Auswahl der Gatekissen 36a und 36b mehrere Typen von Transistorzellen 44a, 44b und 44c sequenziell überprüft werden. Das heißt, alle Transistorzellen 44 können mit hoher Stromdichte überprüft werden. Im Ergebnis kann die örtliche Stromkonzentration unterdrückt werden, ohne dass bei einer Untersuchung mit hoher Stromdichte eine spezielle Überprüfungsvorrichtung verwendet wird.
  • Da weiterhin die hohe Stromdichte mit dem geringen Strom durch zwei Typen von Gatekissen 36a, 36b und Gateverdrahtungen 38a, 38b sichergestellt werden kann, können die Gatekissen 36 und die Gateverdrahtungen 38 vereinfacht werden.
  • Die Mehrzahl von Typen von Transistorzellen 44a, 44b und 44c sind periodisch in der ersten Richtung angeordnet. Genauer gesagt, die ersten Transistorzellen 44a und die zweiten Transistorzellen 44b sind abwechselnd nacheinander angeordnet, und die jeweiligen dritten Transistorzellen 44c liegen zwischen den ersten Transistorzellen 44a und den zweiten Transistorzellen 44b. Bei dieser Konfiguration kann im Vergleich zu einer Konfiguration, bei der der gleiche Typ von Transistorzellen 44 dicht angeordnet ist, ein Vorwärtsstrom in dem Tastkopf 100 unterdrückt werden.
  • Bei dieser Ausführungsform hat das Halbleiterelement 10d nur ein erstes Kissen 32. Diese Ausführungsform kann jedoch auch bei einer Konfiguration angewendet werden, bei der das erste Kissen 32 in eine Mehrzahl von Kissen unterteilt ist. In diesem Fall werden die Gatekissen 36 gemeinsam elektrisch mit den Gateelektroden 26 der Transistorzellen 44 direkt unter jedem der ersten Kissen 32 verbunden. Das heißt, beispielsweise bei der Bereitstellung von zwei ersten Kissen 32 sind, wenn die Transistorzellen 44 direkt unter einem ersten Kissen 32 mit den Gatekissen 36a und 36b verbunden sind, die Transistorzellen 44 direkt unter dem anderen ersten Kissen 32 ebenfalls mit den Gatekissen 36a und 36b verbunden.
  • Bei dieser Ausführungsform ist eine Gateverdrahtung 38 mit jedem Gatekissen 36 verbunden. Es können jedoch mehrere Gateverdrahtungen 38 mit dem gemeinsamen Gatekissen 36 verbunden werden. Beispielsweise können zwei erste Gateverdrahtungen 38a mit dem ersten Gatekissen 36a verbunden werden und zwei zweite Gateverdrahtungen 38b können mit dem zweiten Gatekissen 36b verbunden werden. In diesem Fall ist beispielsweise eine erste Gateverdrahtung 38a mit einem Teil der Mehrzahl von ersten Gateelektroden 26a verbunden und die andere erste Gateverdrahtung 38a kann mit den verbleibenden ersten Gateelektroden 26a verbunden werden. Die Mehrzahl von Gatekissen 36 kann mit einer gemeinsamen Gateverdrahtung 38 verbunden werden. Beispielsweise können zwei erste Gatekissen 36a mit der ersten Gateverdrahtung 38a verbunden werden und zwei zweite Gatekissen 36b können mit der zweiten Gateverdrahtung 38b verbunden werden. Das heißt, das Halbleiterelement 10d kann eine Mehrzahl von Gatesystemen haben, welche elektrisch voneinander unabhängig sind und welche sich von den Gatekissen 36 durch die Gateverdrahtungen 38 zu den Gateelektroden 26 erstrecken.
  • (Erste Abwandlung)
  • In der ersten Ausführungsform ist eine Ebenenform der Gateelektroden 26 im Wesentlichen rechteckförmig/umlaufend. Diese Ausführungsform kann jedoch beispielsweise auch bei einem Halbleiterelement 10d angewendet werden, bei dem sich lineare Gateelektroden 26 entlang der zweiten Richtung erstrecken, wie in 6 gezeigt. Die Mehrzahl von Gateelektroden 26 gemäß 6 ist in Streifenform angeordnet. In der ersten Richtung sind die ersten Gateelektroden 26a und die zweiten Gateelektroden 26b abwechselnd paarweise angeordnet. Der verbleibende Aufbau ist identisch zu demjenigen der obigen Ausführungsform.
  • Zur Veranschaulichung zeigt 6 den Strom (durchgezogene Pfeile), der im ersten Überprüfungsprozess fließt, zusammen mit dem Strom (gestrichelte Pfeile), der im zweiten Überprüfungsprozess fließt.
  • (Zweite Ausführungsform)
  • Bei dieser Ausführungsform sind Teile, welche gemeinsam zu der obigen Ausführungsform sind, in der Beschreibung weggelassen.
  • Das Merkmal dieser Ausführungsform beruht darauf, dass gemäß 7 das Halbleiterelement 10d eine Trennzelle 46 enthält, welche nicht als ein Transistor wie die Zelle 42 arbeitet, welche von den ersten Gateelektroden 26a und den zweiten Gateelektroden 26b definiert ist, die einander benachbart liegen.
  • Genauer gesagt, in 7 bildet die Trennzelle 46 eine Diodenzelle 46a, welche elektrisch mit dem ersten Kissen 32 und dem zweiten Kissen 40 verbunden ist. Das heißt, im Hauptbereich 12m des Halbleitersubstrats 12 liegen die Transistorzellen 44 parallel zur Diodenzelle 46a. Richtet man die Aufmerksamkeit auf die Transistorzelle 44, so sind die ersten Transistorzellen 44a und die zweiten Transistorzellen 44b abwechselnd paarweise angeordnet. Die Diodenzelle 46a liegt in einer periodischen Struktur zwischen der ersten Transistorzelle 44a und der zweiten Transistorzelle 44b.
  • Das Halbleitersubstrat 12 hat nicht die Kollektorschicht 14, sondern eine Kathodenschicht 48 vom N+-Typ in der Oberflächenschicht auf Seiten der zweiten Oberfläche 12b in der Diodenzelle 46a. Das Halbleitersubstrat 12 hat teilweise Anodenbereiche 50 vom P+-Typ in der Oberflächenschicht der Basisschicht 20. In der Diodenzelle 46a sind keine Emitterbereiche 28 auf Seiten der ersten Gateelektroden 26a und der zweiten Gateelektroden 26b gebildet. Bezugszeichen 52 bezeichnet Isolationsfilme, welche elektrisch die Gateelektroden 26 vom ersten Kissen 32 isolieren. Eine in der Diodenzelle 46a ausgebildete Diode ist antiparallel zu IGBTs geschaltet, welche in den Transistorzellen 44 gebildet sind, und arbeitet als eine Rückflussdiode. Wie oben beschrieben, ist bei dieser Ausführungsform das Halbleitersubstrat 12 mit einem bipolaren Transistor mit isoliertem Gate vom umgekehrten Leitfähigkeitstyp (RCIGBT) gebildet.
  • Wenn daher in dem Halbleiterelement 10d mit obigem Aufbau das Treibersignal selektiv dem ersten Gatekissen 36a in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen angelegt ist, werden die Kanäle an beiden Seiten der ersten Transistorzelle 44a in der ersten Richtung ausgebildet. Daher fließt ein Strom in der ersten Transistorzelle 44a, wie mit den durchgezogenen Pfeilen in 7 gezeigt. In dieser Situation fließt im Gegensatz zur ersten Ausführungsform kein Strom in der Diodenzelle 46a. Die erste Transistorzelle 44a kann über diesen ersten Überprüfungsprozess überprüft werden.
  • Wenn andererseits das Treibersignal selektiv dem zweiten Gatekissen 36b in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt ist, werden die Kanäle an beiden Seiten der zweiten Transistorzelle 44b in der ersten Richtung ausgebildet. Daher fließt ein Strom in der zweiten Transistorzelle 44b, wie mit den gestrichelten Pfeilen in 7 gezeigt. In dieser Situation fließt im Gegensatz zur ersten Ausführungsform kein Strom in der Diodenzelle 46a. Die zweite Transistorzelle 44b kann über diesen zweiten Überprüfungsprozess überprüft werden. Zur Veranschaulichung zeigt 7 den Strom (durchgezogene Pfeile), der im ersten Überprüfungsprozess fließt, zusammen mit dem Strom (gestrichelte Pfeile), der im zweiten Überprüfungsprozess fließt.
  • Im Ergebnis kann in sowohl der ersten Transistorzelle 44a als auch der zweiten Transistorzelle 44b die hohe Stromdichte auch mit einem Strom sichergestellt werden, der kleiner als im Stand der Technik ist. Im Fall des Erhalts einer vergleichbaren Stromdichte kann, da der Strom kleiner als im Stand der Technik sein kann, die örtliche Stromkonzentration niedrig gehalten werden.
  • In dieser Ausführungsform bildet die Zelle 42, welche von der ersten Gateelektrode 26a und der zweiten Gateelektrode 26b definiert ist, die Diodenzelle 46a als die Trennzelle 46. Selbst wenn daher beim ersten Überprüfungsprozess das Treibersignal den ersten Gateelektroden 26a zugeführt wird, wird kein Kanal auf Seiten der ersten Gateelektrode 26a gebildet. Selbst wenn im zweiten Überprüfungsprozess das Treibersignal den zweiten Gateelektroden 26b zugeführt wird, wird kein Kanal auf Seiten der zweiten Gateelektrode 26b gebildet. Daher fließt in den Zellen 42, die durch die ersten Gateelektroden 26a und die zweiten Gateelektroden 26b definiert sind, kein Strom durch jede der Seiten. Daher können alle Transistorzellen 44 in einem Zustand überprüft werden, in welchem die Kanäle gleichzeitig an beiden Seiten ausgebildet sind. Zusätzlich kann der gleiche Strom sämtlichen ersten Transistorzellen 44a und zweiten Transistorzellen 44b zugeführt werden.
  • (Zweite Ausführungsform)
  • In der zweiten Ausführungsform ist die Trennzelle 46 beispielhaft durch die Diodenzelle 46a ausgebildet. Die Trennzelle 46 kann jedoch auch durch die Zelle 42 gebildet werden, welche nicht als Transistor arbeitet, mit anderen Worten, von jeder Zelle 42, in welche kein Strom fließt, auch wenn das Treibersignal an die Gatekissen 36 angelegt wird. Wie beispielsweise in 8 gezeigt, kann die Trennzelle 46 durch eine potenzialfreie Zelle 46b gebildet werden, die in einem elektrischen Schwebezustand ist und nicht elektrisch mit dem ersten Kissen 32 verbunden ist. In diesem Fall können die gleichen Vorteile wie diejenigen gemäß der obigen Ausführungsform erhalten werden.
  • Zur Veranschaulichung zeigt 8 den Strom (durchgezogene Pfeile), der im ersten Überprüfungsprozess fließt, zusammen mit dem Strom (gestrichelte Pfeile), der im zweiten Überprüfungsprozess fließt.
  • (Dritte Ausführungsform)
  • Bei dieser Ausführungsform sind Teile identisch zu den obigen Ausführungsformen nicht noch einmal beschrieben.
  • In dieser Ausführungsform enthalten gemäß den 9 und 10 die Gatekissen 36 zusätzlich zu dem ersten Gatekissen 36a und dem zweiten Gatekissen 36b ein drittes Gatekissen 36c. Die Gateverdrahtungen 38 enthalten zusätzlich zur ersten Gateverdrahtung 38a und zur zweiten Gateverdrahtung 38b eine dritte Gateverdrahtung 38c, die mit dem dritten Gatekissen 36c verbunden ist. Die Gateelektroden 26 enthalten zusätzlich zu den ersten Gateelektroden 26a und den zweiten Gateelektroden 26b eine dritte Gateelektrode 26c, die elektrisch mit dem dritten Gatekissen 36c verbunden ist.
  • Jede Gateelektrode 26 vom unterschiedlichen Typ, welche benachbart der ersten Gateelektrode 26a liegt, ist durch die zweite Gateelektrode 26b in der ersten Richtung gebildet. Andererseits ist jede Gateelektrode 26 vom unterschiedlichen Typ, welche benachbart der dritten Gateelektrode 26c liegt, von der zweiten Gateelektrode 26b gebildet. Mit anderen Worten, die erste Gateelektrode 26a liegt nicht unmittelbar benachbart der dritten Gateelektrode 26c.
  • Die Transistorzellen 44 enthalten die dritte Transistorzelle 44c, welche von der ersten Gateelektrode 26a und der zweiten Gateelektrode 26b definiert ist, die einander benachbart sind, sowie eine vierte Transistorzelle 44d, definiert von der zweiten Gateelektrode 26b und der dritten Gateelektrode 26c, die einander benachbart sind. Der verbleibende Aufbau ist identisch zur ersten Ausführungsform.
  • In dem in den 9 und 10 gezeigten Beispiel enthalten die Transistorzellen 44 die erste Transistorzelle 44a sowie eine sechste Transistorzelle 44f, die definiert ist durch ein Paar von einander benachbarten dritten Gateelektroden 26c zusätzlich zu der dritten Transistorzelle 44c und der vierten Transistorzelle 44d. Die entsprechenden Transistorzellen 44a, 44c, 44d und 44f sind periodisch angeordnet, so dass die Anzahl der jeweiligen Transistorzellen 44a, 44c, 44d und 44f jeweils gleich ist. Im Detail sind zwei erste Transistorzellen 44a, eine dritte Transistorzelle 44c, eine vierte Transistorzelle 44d, zwei sechste Transistorzellen 44f, eine vierte Transistorzelle 44d und eine dritte Transistorzelle 44c in der ersten Richtung in dieser Reihenfolge angeordnet, um einen Satz zu konfigurieren. Mit anderen Worten, drei erste Gateelektroden 26a, eine zweite Gateelektrode 26b, drei dritte Gateelektroden 26c und eine zweite Gateelektrode 26b bilden einen Satz in der ersten Richtung.
  • Wenn das Treibersignal selektiv dem ersten Gatekissen 36a und dem zweiten Gatekissen 36b in einem Zustand eingegeben wird, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 anliegt, werden Kanäle im Nahbereich der ersten Gateelektrode 26a und der zweiten Gateelektrode 26b gebildet. Insbesondere und wie in 10 gezeigt, werden die Kanäle an beiden Seiten der ersten Transistorzelle 44a, beiden Seiten der dritten Transistorzelle 44c und auf Seiten der zweiten Gateelektrode 26b der vierten Transistorzelle 44d in der ersten Richtung gebildet. Daher fließt ein Strom, wie in 10 mit den durchgezogenen Pfeilen dargestellt. Die erste Transistorzelle 44a, die dritte Transistorzelle 44c und die Hälfte der vierten Transistorzelle 44d können über diesen ersten Überprüfungsprozess überprüft werden.
  • Wenn andererseits das Treibersignal selektiv dem zweiten Gatekissen 36a und dem dritten Gatekissen 36c in einem Zustand eingegeben wird, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 anliegt, werden Kanäle im Nahbereich der zweiten Gateelektrode 26b und der dritten Gateelektrode 26c gebildet. Insbesondere werden gemäß 10 die Kanäle an beiden Seiten der vierten Transistorzelle 44d, beiden Seiten der sechsten Transistorzelle 44f und auf Seiten der zweiten Gateelektrode 26b der dritten Transistorzelle 44c in der ersten Richtung gebildet. Daher fließt ein Strom, wie in 10 mit den gestrichelten Pfeilen dargestellt. Die vierte Transistorzelle 44d, die sechste Transistorzelle 44f und die Hälfte der dritten Transistorzelle 44c können über diesen zweiten Überprüfungsprozess überprüft werden. Zur Veranschaulichung zeigt 10 den Strom (durchgezogene Pfeile), der im ersten Überprüfungsprozess fließt, zusammen mit dem Strom (gestrichelte Pfeile), der im zweiten Überprüfungsprozess fließt.
  • Wie oben beschrieben, kann auch bei dieser Ausführungsform, da die Mehrzahl von Gatekissen vorgesehen ist und die Überprüfung von beiden Seiten der dritten Transistorzelle 44c und der vierten Transistorzelle 44d gleichzeitig in den jeweiligen unterschiedlichen Prozessen durchgeführt werden kann, eine hohe Stromdichte sichergestellt werden, auch wenn der Strom niedriger als im Stand der Technik ist. Im Fall des Erhalts einer vergleichbaren Stromdichte kann, da der Strom kleiner als im Stand der Technik sein kann, die örtliche Stromkonzentration niedrig gehalten werden.
  • Da sämtliche Transistorzellen 44 (44a, 44c, 44d, 44f) mittels zweier Überprüfungen überprüft werden können, obgleich drei Typen von Gatekissen 36a, 36b und 36c vorliegen, kann die Überprüfungszeit verringert werden.
  • Zusätzlich können sämtliche dritten Transistorzellen 44c und vierten Transistorzellen 44d, welche von den Gateelektroden 26 definiert werden, welche zueinander unterschiedlich sind, in einem Zustand überprüft werden, wo die Kanäle gleichzeitig an beiden Seiten hiervon gebildet werden. Daher können alle Transistorzellen 44 einschließlich der ersten Transistorzelle 44a und der sechsten Transistorzelle 44f, welche durch den gleichen Typ von Gateelektroden 26 definiert sind, in einem Zustand überprüft werden, in welchem die Kanäle gleichzeitig an beiden Seiten hiervon ausgebildet werden.
  • Weiterhin kann der gleiche Strom allen dritten Transistorzellen 44c und vierten Transistorzellen 44d zugeführt werden.
  • Bei dieser Ausführungsform ist die Anzahl von Transistorzellen 44 aller Typen gleich zueinander gemacht, jedoch ist die Kombination der Anzahlen nicht hierauf beschränkt. Die Transistorzelle 44, welche vom gleichen Typ der Gateelektrode 26 definiert ist, kann die zweite Transistorzelle 44b enthalten.
  • (Dritte Abwandlung)
  • In der dritten Ausführungsform sind die Transistorzellen 44 enthalten, welche vom gleichen Typ von Gateelektroden 26 definiert sind, beispielsweise die erste Transistorzelle 44a und die sechste Transistorzelle 44f. Wie jedoch in den 11 und 12 gezeigt, kann nur die dritte Transistorzelle 44c und die vierte Transistorzelle 44d als Transistorzellen 44 enthalten sein. In dem in den 11 und 12 gezeigten Beispiel sind die jeweiligen Transistorzellen 44c und 44d periodisch so angeordnet, dass die Anzahl der jeweiligen Transistorzellen 44c und 44d einander gleich ist. Genauer gesagt, eine erste Gateelektrode 26a, eine zweite Gateelektrode 26b, eine dritte Gateelektrode 26c und eine zweite Gateelektrode 26b konfigurieren in der ersten Richtung einen Satz, und diese Konfiguration wird periodisch wiederholt. Im Ergebnis sind eine dritte Transistorzelle 44c, eine vierte Transistorzelle 44c, eine vierte Transistorzelle 44d und eine dritte Transistorzelle 44c in der angegebenen Reihenfolge in der ersten Richtung angeordnet, um einen Satz zu konfigurieren.
  • Wenn das Treibersignal dem ersten Gatekissen 36a und dem zweiten Gatekissen 36b in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 anliegt, werden Kanäle an beiden Seiten der dritten Transistorzelle 44c und auf Seiten der zweiten Gateelektrode 26b der vierten Transistorzelle 44d gebildet. Daher fließt ein Strom, wie in 12 mit den durchgezogenen Pfeilen gezeigt, und die dritte Transistorzelle 44c und die Hälfte der vierten Transistorzelle 44d können mit diesem ersten Überprüfungsprozess überprüft werden.
  • Wenn andererseits das Treibersignal dem zweiten Gatekissen 36b und dem dritten Gatekissen 36c in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 anliegt, werden Kanäle an beiden Seiten der vierten Transistorzelle 44d und auf Seiten der zweiten Gateelektrode 26b der dritten Transistorzelle 44c gebildet. Daher fließt ein Strom, wie in 12 mit den gestrichelten Pfeilen gezeigt, und die vierte Transistorzelle 44d und die Hälfte der dritten Transistorzelle 44c können mit diesem zweiten Überprüfungsprozess überprüft werden. Zur Veranschaulichung zeigt 12 den Strom (durchgezogene Pfeile), der im ersten Überprüfungsprozess fließt, gleichzeitig mit dem Strom (gestrichelte Pfeile), der im zweiten Überprüfungsprozess fließt.
  • Mit obiger Konfiguration kann der gleiche Strom sämtlichen Transistorzellen 44 zugeführt werden.
  • (Vierte Ausführungsform)
  • In dieser Ausführungsform sind Teile, die gleich zu den obigen Ausführungsformen sind, in der Beschreibung weggelassen.
  • Bei dieser Ausführungsform sind wie bei der dritten Ausführungsform drei Typen von Gatekissen 36a, 36b, 36c, drei Typen von Gateverdrahtungen 38a, 38b, 38c und drei Typen von Gateelektroden 26a, 26b, 26c vorgesehen. Wie in den 13 und 14 gezeigt, enthalten die Transistorzellen 44 eine fünfte Transistorzelle 44e, definiert durch die dritte Gateelektrode 26c und die erste Gateelektrode 26a, welche einander benachbart sind, zusätzlich zur dritten Transistorzelle 44c und zur vierten Transistorzelle 44d. Mit anderen Worten, die Transistorzellen 44 enthalten nur die dritte Transistorzelle 44c, die vierte Transistorzelle 44d und die fünfte Transistorzelle 44e. Der verbleibende Aufbau ist gleich wie bei der ersten Ausführungsform.
  • Genauer gesagt, die jeweiligen Transistorzellen 44c, 44d und 44e sind periodisch so angeordnet, dass die Anzahl der jeweiligen Transistorzellen 44c, 44d und 44e zueinander gleich ist. Eine erste Gateelektrode 26a, eine zweite Gateelektrode 26b und eine dritte Gateelektrode 26c sind in der genannten Reihenfolge angeordnet, um in der ersten Richtung einen Satz zu bilden, und diese Konfiguration wird periodisch wiederholt. Im Ergebnis sind eine dritte Transistorzelle 44c, eine vierte Transistorzelle 44c und eine fünfte Transistorzelle 44e in der genannten Reihenfolge in der ersten Richtung angeordnet, um einen Satz zu bilden.
  • Das Treibersignal wird dem ersten Gatekissen 36a und dem zweiten Gatekissen 36b in einem Zustand eingegeben, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt ist. Sodann werden die Kanäle an beiden Seiten der dritten Transistorzelle 44c, auf Seiten der zweiten Gateelektrode 26b der vierten Transistorzelle 44d und auf Seiten der ersten Gateelektrode 26a der fünften Transistorzelle 44e gebildet. Somit fließt ein Strom, wie in 14 mit den durchgezogenen Pfeilen gezeigt. Die dritte Transistorzelle 44c, die Hälfte der vierten Transistorzelle 44d und die Hälfte der fünften Transistorzelle 44e können mit diesem ersten Überprüfungsprozess überprüft werden.
  • Das Treibersignal wird dem zweiten Gatekissen 36b und dem dritten Gatekissen 36c in einem Zustand eingegeben, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt ist. Sodann werden die Kanäle an beiden Seiten der vierten Transistorzelle 44d, auf Seiten der zweiten Gateelektrode 26b der dritten Transistorzelle 44c und auf Seiten der dritten Gateelektrode 26c der fünften Transistorzelle 44e gebildet. Daher fließt ein Strom, wie er in 14 mit den gestrichelten Pfeilen gezeigt ist. Die vierte Transistorzelle 44d, die Hälfte der dritten Transistorzelle 44c und die Hälfte der fünften Transistorzelle 44e können mit diesem zweiten Überprüfungsprozess überprüft werden.
  • Weiterhin wird das Treibersignal dem dritten Gatekissen 36c und dem ersten Gatekissen 36a in einem Zustand eingegeben, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt ist. Sodann werden Kanäle an beiden Seiten der fünften Transistorzelle 44e, auf Seiten der ersten Gateelektrode 26a der dritten Transistorzelle 44c und auf Seiten der dritten Gateelektrode 26c der vierten Transistorzelle 44d gebildet. Daher fließt ein Strom, wie er in 14 durch die strichpunktierten Pfeile gezeigt ist. Die fünfte Transistorzelle 44e, die Hälfte der dritten Transistorzelle 44c und die Hälfte der vierten Transistorzelle 44d können über diesen dritten Überprüfungsprozess überprüft werden. Zur Veranschaulichung zeigt 14 den Strom (durchgezogene Pfeile), der im ersten Überprüfungsprozess fließt, den Strom (gestrichelte Pfeile), der im zweiten Überprüfungsprozess fließt, und den Strom (strichpunktierte Pfeile), der im dritten Überprüfungsprozess fließt, gemeinsam.
  • Im Ergebnis kann sowohl in der dritten Transistorzelle als auch der vierten Transistorzelle als auch der fünften Transistorzelle eine hohe Stromdichte sichergestellt werden, auch mit einem Strom, der kleiner als im Stand der Technik ist. Zusätzlich können sowohl die dritte Transistorzelle als auch die vierte Transistorzelle als auch die fünfte Transistorzelle, welche durch die unterschiedlichen Gateelektroden 26 definiert sind, in einem Zustand überprüft werden, in welchem die Kanäle gleichzeitig an beiden Seiten hiervon gebildet werden. Weiterhin kann der gleich Strom sowohl an die dritte Transistorzelle als auch die vierte Transistorzelle als auch die fünfte Transistorzelle angelegt werden.
  • Wie oben beschrieben, ist bei dieser Ausführungsform die Mehrzahl von Gatekissen 36 vorgesehen, und die gleichzeitige Überprüfung beider Seiten der dritten Transistorzelle 44c, der vierten Transistorzelle 44d und der fünften Transistorzelle 44e kann in den jeweiligen unterschiedlichen Prozessen durchgeführt werden. Daher kann eine hohe Stromdichte auch dann sichergestellt werden, wenn der Strom kleiner als im Stand der Technik ist. Im Fall des Erhalts einer vergleichbaren Stromdichte kann, da der Strom selbst kleiner als im Stand der Technik gemacht werden kann, die örtliche Stromkonzentration niedrig gehalten werden.
  • Weiterhin können sowohl die dritte Transistorzelle 44c als auch die vierte Transistorzelle 44d als auch die fünfte Transistorzelle 44e, welche durch die Gateelektroden 26 definiert sind, die unterschiedlich zueinander sind, in einem Zustand überprüft werden, in welchem die Kanäle gleichzeitig an beiden Seiten hiervon ausgebildet sind. Daher können alle Transistorzellen 44 gleichzeitig in einem Zustand überprüft werden, in welchem die Kanäle an beiden Seiten ausgebildet sind.
  • Weiterhin kann der gleiche Strom sowohl an die dritte Transistorzelle 44c als auch die vierte Transistorzelle 44d als auch die fünfte Transistorzelle 44e angelegt werden.
  • (Vierte Abwandlung)
  • In der obigen Ausführungsform sind sämtliche Zellen 42 von den Transistorzellen 44 gebildet und werden auch über die drei Gatekissen 36a, 36b und 36c dreimal mit Energie versorgt, um beide Seiten aller Transistorzellen 44 gleichzeitig zu überprüfen, welche von den unterschiedlichen Gateelektroden 26 definiert sind. Wie jedoch in 15 gezeigt, kann bei einer Konfiguration, bei der die Transistorzellen 44 und Trennzellen 46c abwechselnd angeordnet sind, die Energieversorgung durch die drei Gatekissen 36a, 36b und 36c dreimal erfolgen, und alle Transistorzellen 44, welche von den unterschiedlichen Gateelektroden 26 definiert sind, können gleichzeitig an beiden Seiten hiervon überprüft werden. In 15 sind die Trennzellen 46c als potenzialfreie Zellen ausgelegt.
  • In 15 hat wie bei der ersten Ausführungsform jede der Gateelektroden 26 eine Ringform, und die ersten Gateelektroden 26a, die zweiten Gateelektroden 26b und die dritten Gateelektroden 26c sind in der ersten Richtung in dieser Reihenfolge periodisch angeordnet. Die Zellen 42, welche von den jeweiligen Gateelektroden 26 definiert sind, mit anderen Worten, die Zellen 42 innerhalb der ringförmigen Gateelektroden 26, bilden die Trennzellen 46c. Die Transistorzellen 44 enthalten die dritte Transistorzelle 44c, die vierte Transistorzelle 44d und die fünfte Transistorzelle 44e. Richtet man seine Aufmerksamkeit auf die Transistorzellen 44, so sind die dritte Transistorzelle 44c, die vierte Transistorzelle 44d und die fünfte Transistorzelle 44e periodisch in der ersten Richtung in dieser Reihenfolge angeordnet.
  • Wie bei der vierten Ausführungsform wird das Treibersignal dem ersten Gatekissen 36a und dem zweiten Gatekissen 36b in einem Zustand eingegeben, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt ist. Sodann fließt ein Strom, wie mit den durchgezogenen Pfeilen in 15 gezeigt, und die dritte Transistorzelle 44c, die Hälfte der vierten Transistorzelle 44d und die Hälfte der fünften Transistorzelle 44e können mit diesem ersten Überprüfungsprozess überprüft werden.
  • Das Treibersignal wird dem zweiten Gatekissen 36b und dem dritten Gatekissen 36c in einem Zustand eingegeben, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt ist. Sodann fließt ein Strom, wie er mit den gestrichelten Pfeilen in 15 dargestellt ist, und die vierte Transistorzelle 44d, die Hälfte der dritten Transistorzelle 44c und die Hälfte der fünften Transistorzelle 44e können mit diesem zweiten Überprüfungsprozess überprüft werden.
  • Weiterhin wird das Treibersignal dem dritten Gatekissen 36c und dem ersten Gatekissen 36a in einem Zustand eingegeben, in welchem die bestimmte Spannung zwischen dem ersten Kissen 32 und dem zweiten Kissen 40 angelegt ist. Sodann fließt ein Strom, wie er durch die strichpunktierten Pfeile in 15 dargestellt ist, und die fünfte Transistorzelle 44e, die Hälfte der dritten Transistorzelle 44c und die Hälfte der vierten Transistorzelle 44d können mit diesem dritten Überprüfungsprozess überprüft werden. Zur Veranschaulichung zeigt 15 den Strom (durchgezogene Pfeile), der im ersten Überprüfungsprozess fließt, den Strom (gestrichelte Pfeile), der im zweiten Überprüfungsprozess fließt, und den Strom (strichpunktierte Pfeile), der im dritten Überprüfungsprozess fließt, gemeinsam.
  • (Fünfte Ausführungsform)
  • In dieser Ausführungsform sind Teile, die gleich zu den obigen Ausführungsformen sind, aus der Beschreibung weggelassen.
  • Das Merkmal dieser Ausführungsform liegt darin, dass die Mehrzahl von Gatekissen 36 nach der Untersuchung untereinander kurzgeschlossen wird. Der verbleibende Aufbau ist identisch zur ersten Ausführungsform.
  • Wie in 16 gezeigt, ist bei dieser Ausführungsform das Halbleiterelement 10d gemäß der ersten Ausführungsform mit einem Anschluss (Leiter) 54 zur externen Verbindung verbunden, um eine Halbleiterpackung 10p zu bilden. Die Halbleiterpackung 10p entspricht einer Halbleitervorrichtung.
  • Die Anschlüsse 54 sind elektrisch mit entsprechenden Kissen über Bonddrähte 56 verbunden. Die Anschlüsse 54 enthalten wenigstens einen Gateanschluss 54a. In dieser Ausführungsform ist ein Ende des Gateanschlusses 54a auf Seiten des Halbleitersubstrats 12 T-förmig. Eine Seite der T-Form ist über den Bonddraht 56 mit dem ersten Gatekissen 36a verbunden und die andere Seite hiervon ist mit dem zweiten Gatekissen 36b über den Bonddraht 56 verbunden.
  • In dem in 16 gezeigten Beispiel sind Temperaturfühlerkissen 58, ein Stromfühlerkissen 60 und ein Emitterfühlerkissen 62 zusätzlich zu den Gatekissen 36 vorgesehen, und diese Kissen 58, 60 und 62 sind über die Bonddrähte 56 ebenfalls mit den entsprechenden Anschlüssen 54 verbunden.
  • In der Halbleiterpackung 10p gemäß obigem Aufbau hat das Halbleiterelement 10d die Konfiguration gemäß der ersten Ausführungsform. Aus diesem Grund kann die obige Untersuchung an dem Halbleiterelement 10d durchgeführt werden, bevor die Halbleiterpackung 10p gebildet wird. Da weiterhin die Gatekissen 36a und 36b im Zustand der Halbleiterpackung 10p mit dem gemeinsamen Gateanschluss 54a verbunden sind, können die jeweiligen Transistorzellen 44 gemeinsam arbeiten.
  • Die gleiche Konfiguration kann nicht nur bei dem Halbleiterelement 10d gemäß der ersten Ausführungsform angewendet werden, sondern auch bei den Halbleiterelementen 10d gemäß den anderen oben beschriebenen Ausführungsformen und Abwandlungen. Im obigen Beispiel enthält die Halbleiterpackung 10p das Halbleiterelement 10d und die Anschlüsse 54. Die Halbleiterpackung 10p kann weiterhin ein Vergussharz oder eine Abstrahlplatte enthalten.
  • (Fünfte Abwandlung)
  • Weiterhin kann eine Halbleitereinheit 10u konfiguriert werden, wobei eine Mehrzahl der oben beschriebenen Halbleiterpackungen 10p eingeschlossen wird. In diesem Fall entspricht die Halbleitereinheit 10u der Halbleitervorrichtung.
  • Die Halbleitereinheit 10u gemäß 17 weist sechs Halbleiterpackungen 10p (sechs Halbleitervorrichtungen 10) auf. Die Halbleitereinheit 10u hat sechs Diodenchips 64 mit jeweils einer Freilaufdiode (FWD). Wie in 18 dargestellt, sind dreiphasige Inverter konfiguriert.
  • Drei Sätze von Halbleiterpackungen 10p und Diodenchips 64 auf einer hochseitigen Seite sind an einem P-Anschluss 66 einer hohen Potenzialseite angeordnet. Die zweiten Kissen 40 der jeweiligen Halbleiterelemente 10d und Anodenelektroden der jeweiligen Diodenchips 64 sind elektrisch mit dem P-Anschluss 66 verbunden. Ein Relaisbauteil 68 ist für jeden Satz aus Halbleiterpackung 10p und Diodenchip 64 vorgesehen. Ein Ende des Relaisbauteils 68 ist elektrisch mit dem ersten Kissen 32 des Halbleiterelements 10d und einer Kathodenelektrode des Diodenchips 64 verbunden.
  • Demgegenüber sind drei Sätze von Halbleiterpackungen 10p und Diodenchips 64 an einer niedrigseitigen Seite an Ausgangsanschlüssen 70u, 70v und 70w angeordnet. Die zweiten Kissen 40 der jeweiligen Halbleiterelemente 10d und Anodenelektroden der jeweiligen Diodenchips 64 sind elektrisch mit den entsprechenden Ausgangsanschlüssen 70u, 70v und 70w verbunden. Die anderen Enden der obigen Relaisbauteile 68 sind elektrisch mit den entsprechenden Ausgangsanschlüssen 70u, 70v und 70w verbunden. Ein N-Anschluss 72 an einer Niedrigpotenzialseite ist so angeordnet, dass er die ersten Kissen 32 aller Halbleiterelement 10d und die Kathodenelektroden aller Diodenchips 64 auf der niedrigseitigen Seite abdeckt. Der N-Anschluss 72 ist elektrisch mit den ersten Kissen 32 der Halbleiterelemente 10d und den Kathodenelektroden der Diodenchips 64 in drei Sätzen verbunden. Bezugszeichen 74 bezeichnet ein Vergussharz
  • Wie oben beschrieben, verlaufen die drei oberen und unteren Zweige, in welchen ein Satz von Halbleiterelementen 10d (IGBT) angeordnet ist, seriell zwischen dem P-Anschluss 66 und dem N-Anschluss 72, und die Diodenchips 64 (FWD) sind antiparallel mit den jeweiligen Halbleiterelementen 10d verbunden. Die Mittelpunkte der oberen und unteren Zweige sind mit den entsprechenden Ausgangsanschlüssen 70u, 70v und 70w verbunden.
  • In der Halbleitereinheit 10u mit obiger Konfiguration hat das Halbleiterelement 10d beispielsweise die Konfiguration gemäß der ersten Ausführungsform. Aus diesem Grund kann die obige Untersuchung an dem Halbleiterelement 10d umgesetzt werden, bevor die Halbleiterpackung 10p gebildet wird. Da die Gatekissen 36a und 36b mit dem gemeinsamen Gateanschluss 54a verbunden sind, können die jeweiligen Transistorzellen 44 gemeinsam arbeiten. Wenn das Halbleiterelement 10d durch einen RCIGBT gebildet ist, ist der Diodenchip 64 unnötig.
  • (Sechste Ausführungsform)
  • In dieser Ausführungsform sind Teile gemeinsam mit den obigen Ausführungsformen in der Beschreibung weggelassen
  • Wie in 19 gezeigt, ist auch bei dieser Ausführungsform das Halbleiterelement 10d gemäß der ersten Ausführungsform mit dem Anschluss 54 verbunden, um die Halbleiterpackung 10p zu bilden. Die Halbleiterpackung 10p entspricht einer Halbleitervorrichtung. Ein Unterschied zu der Halbleiterpackung 10p gemäß der fünften Ausführungsform liegt darin, dass die Mehrzahl von Gatekissen 36 elektrisch voneinander auch nach der Untersuchung getrennt ist. Das heißt, in der Halbleiterpackung 10p sind das erste Gatekissen 36a und das zweite Gatekissen 36b mit den jeweiligen unterschiedlichen Gateanschlüssen 54a verbunden. Der verbleibende Aufbau ist identisch zur fünften Ausführungsform.
  • In der Halbleiterpackung 10p mit obiger Konfiguration hat das Halbleiterelement 10d den Aufbau gemäß der ersten Ausführungsform. Aus diesem Grund kann die obige Untersuchung an dem Halbleiterelement 10d durchgeführt werden, bevor die Halbleiterpackung 10p gebildet wird.
  • Die Gatekissen 36a und 36b sind mit den Gateanschlüssen 54a verbunden, die auch im Zustand der Halbleiterpackung 10p unterschiedlich zueinander sind. Somit kann die hohe Stromdichte bei der Inspektion auch mit einem Strom kleiner als im bisherigen Stand der Technik bei der Halbleiterpackung 10p durchgeführt werden. Weiterhin kann im Fall des Erhalts einer vergleichbaren Stromdichte, da der Strom schwächer als im Stand der Technik sein kann, die örtliche Stromkonzentration niedrig gehalten werden.
  • Die gleiche Konfiguration kann nicht nur bei dem Halbleiterelement 10d gemäß der ersten Ausführungsform, sondern auch bei den Halbleiterelementen 10d gemäß den anderen oben beschriebenen Ausführungsformen und Abwandlungen angewendet werden. In dem obigen Beispiel enthält die Halbleiterpackung 10p das Halbleiterelement 10d und die Anschlüsse 54. Die Halbleiterpackung 10p kann weiterhin ein Gussharz oder eine Abstrahlplatte enthalten.
  • Wie in der fünften Abwandlung beschrieben, kann die Halbleitereinheit 10u unter Verwendung der Halbleiterpackung 10p gebildet werden, welche in dieser Ausführungsform dargestellt ist. In diesem Fall sind die Gatekissen 36a und 36b mit den Gateanschlüssen 54a verbunden, die auch im Zustand der Halbleitereinheit 10 unterschiedlich zueinander sind. Somit wird ein identisches Treibersignal dem ersten Gatekissen 36a und dem zweiten Gatekissen 36b über die unterschiedlichen Gateanschlüsse 54a eingegeben, und die jeweiligen Transistorzellen 44 können gemeinsam arbeiten. Beispielsweise kann der Betrieb der ersten Transistorzelle 44a gegenüber demjenigen der zweiten Transistorzelle 44b mit unterschiedlichen Treibersignalen zu beliebigen Zeitpunkten verschoben werden.
  • (Sechste Abwandlung)
  • Eine sechste Abwandlung ist eine Abwandlung, bei der die Mehrzahl von Gatekissen 36 mit Gateanschlüssen 54a verbunden ist, welche zueinander unterschiedlich sind.
  • Beispielsweise sind bei einer herkömmlichen Halbleitereinheit, welche nur ein Gatekissen 36 hat und alle Transistorzellen 44 gleichzeitig einschaltet, ein Kollektorstrom Ic und eine Kollektor-Emitter-Spannung Vce zum Zeitpunkt des Abschaltens wie in 20 gezeigt dargestellt, wenn einer der oberen und unteren Zweige, in welchen die Halbleiterelemente 10d serienverbunden sind, kurzgeschaltet wird. Wenn ein Aus-Signal als Treibersignal eingegeben wird, nimmt der Kollektorstrom Ic rasch ab und die Spannung Vce springt scharf nach oben. Das heißt, eine hohe Aus-Stoßspannung wird erzeugt. In 20 ist der Kollektorstrom Ic mit einer durchgezogenen Linie dargestellt und die Spannung Vce mit einer gestrichelten Linie.
  • Es sei ein Fall angenommen, bei dem die Halbleitereinheit 10u (Inverterschaltung) gemäß 21 durch das Halbleiterelement 10d konfiguriert ist, welches beispielsweise in der vierten Abwandlung (siehe 15) dargestellt ist, wobei die Seite des oberen Zweigs der oberen und unteren Zweige der U-Phase kurzgeschlossen ist. In der Inverterschaltung hat das Halbleiterelement 10d, welches jeden der Zweige konfiguriert, einen bekannten Stromfühler 76 in einem Erfassungsbereich, der in einem Teil des äußeren Umfangsbereichs 12s vorgesehen ist. Der Stromfühler 76 hat den gleichen Aufbau wie die Transistorzellen 44, und die Fläche des Erfassungsbereichs beträgt beispielsweise einige Tausendstel der Fläche des Hauptbereichs 12m. Ein Strom, der im Stromfühler 76 fließt, fließt in einen nicht gezeigten Erfassungswiderstand, um eine erzeugte Spannung erkennbar zu machen und um zu erkennen, ob oder ob nicht ein Kurzschluss vorhanden ist. In 21 bezeichnet Bezugszeichen 102 einen Motorgenerator und Bezugszeichen 104 eine Energieversorgung.
  • Wie in 22 gezeigt, hat das Halbleiterelement 10d drei Typen von Transistorzellen 44c, 44d und 44e. Wie in der vierten Abwandlung gezeigt, wird die dritte Transistorzelle 44c hauptsächlich durch Treibersignale gesteuert, welche dem ersten Gatekissen 36a und dem zweiten Gatekissen 36b eingegeben werden. Die vierte Transistorzelle 44d wird hauptsächlich durch Treibersignale gesteuert, welche dem zweiten Gatekissen 36b und dem dritten Gatekissen 36c eingegeben werden. Die fünfte Transistorzelle 44e wird hauptsächlich durch Treibersignale gesteuert, welche dem dritten Gatekissen 36c und dem ersten Gatekissen 36a eingegeben werden. Weiterhin sind die jeweiligen Gatekissen 36a, 36b und 36c mit den zueinander unterschiedlichen Gateanschlüssen 54a verbunden. In 22 ist der Stromfühler 76 in Entsprechung zu der dritten Transistorzelle 44c gebildet.
  • Ein nicht gezeigter Gatetreiber gibt ein Aus-Signal an die drei Gatekissen 36a, 36b und 36c Schritt für Schritt (mit einer Zeitverschiebung), wie in 23 gezeigt, und zwar nur dann, wenn der Kurzschluss auf der Grundlage der Spannung am Erfassungswiderstand gemäß obiger Beschreibung erkannt wird. Im Ergebnis kann ein Sprung der Spannung Vce verringert werden und die Kurzschlussenergie kann niedrig gehalten werden. Folglich können sowohl der obere als auch der untere Zweig vor einem Kurzschluss bewahrt werden. Zu einer Zeit außerhalb der Kurzschlusszeit arbeiten die jeweiligen Transistorzellen 44 gemeinsam. Auch in 23 ist der Kollektorstrom Ic mit einer durchgezogenen Linie dargestellt und die Spannung Vce mit einer gestrichelten Linie.
  • In dem obigen Beispiel sind der Stromfühler 76 und der Erfassungswiderstand vorgesehen, es kann jedoch auch ein Shunt-Widerstand verwendet werden. Auch kann die obige Konfiguration bei den Halbleiterelementen 10d angewendet werden, welche in den Abwandlungen – mit Ausnahme der vierten Abwandlung – und den jeweiligen Ausführungsformen dargestellt sind.
  • (Siebte Abwandlung)
  • In einer siebten Abwandlung ist die Mehrzahl von Gatekissen 36 mit den jeweiligen Gateanschlüssen 54a verbunden, die zueinander unterschiedlich sind.
  • In der sechsten Abwandlung wird die Gatesteuerung zum Zeitpunkt des Abschaltens der Konfiguration, wo die Mehrzahl von Gatekissen 36 elektrisch voneinander in der Halbleitereinheit 10u getrennt ist, beschrieben. Bei dieser Abwandlung gibt der Gatetreiber zum Zeitpunkt des Abschaltens ein Ein-Signal als Treibersignal nur an einen Teil der Mehrzahl von Gatekissen 36, um damit zu erkennen, ob der Kurzschluss vorhanden ist oder nicht. Der Gatetreiber gibt auch das Ein-Signal an die verbleibenden Gatekissen 36 nur dann, wenn bestätigt wird, dass kein Kurzschluss auftritt.
  • In diesem Fall sei ein Fall angenommen, bei dem die Halbleitereinheit 10u (Inverterschaltung) durch das Halbleiterelement 10d konfiguriert ist, wie es beispielsweise in der zweiten Abwandlung (siehe 8) beschrieben ist. Das Halbleiterelement 10d eines jeden Zweigs hat die erste Transistorzelle 44a und die zweite Transistorzelle 44b. Jedes der Halbleiterelemente 10d hat den Stromfühler 76. Wie in 24 gezeigt, ist der Stromfühler 76 seriell mit dem Erfassungswiderstand 78 verbunden.
  • Der Gatetreiber gibt zunächst das Ein-Signal zum Zeitpunkt des Abschaltens nur an das erste Gatekissen 36a. Im Ergebnis werden die erste Transistorzelle 44a und der IGBT des Stromfühlers 76 eingeschaltet. In diesem Fall ändern sich der Strom Ic, die Spannung Vce und eine Gatespannung Vg, wie durch die Wellenformen in 25 dargestellt. Der Gatetreiber bestimmt, ob der Kurzschluss auftritt oder nicht, auf der Grundlage einer Spannung Vs zwischen beiden Enden des Erfassungswiderstands 78. Wenn kein Kurzschluss auftritt, gibt der Gatetreiber das Ein-Signal auch an das zweite Gatekissen 36b. Im Ergebnis wird die zweite Transistorzelle 44b, d. h. alle Transistorzellen 44, eingeschaltet. Wie durch die Wellenformen in 25 gezeigt, ändern sich der Strom Ic, die Spannung Vce und die Gatespannung Vg.
  • Wie oben beschrieben, kann, da die Transistorzellen 44 Schritt für Schritt im Gegensatz zu einem Fall eingeschaltet werden, bei dem alle Transistorzellen 44 gleichzeitig eingeschaltet werden, die Menge an elektrischer Ladung zum Laden der Gateelektroden 26 zu einem Zeitpunkt verringert werden. Im Ergebnis kann die Energiezufuhr an die ersten Gateelektroden 26a verringert werden. Da weiterhin das Einschalten in einem Zustand durchgeführt werden kann, in welchem die Gatekapazität klein ist, ist die Einschaltzeit verkürzt und Einschaltverluste können verringert werden.
  • Wenn weiterhin auf der Grundlage der Spannung Vs zwischen beiden Enden des Erfassungswiderstands 78 bestimmt wird, dass ein Kurzschluss auftritt, kann die zweite Gateelektrode 26, die mit dem zweiten Gatekissen 36b verbunden ist, von dem Aus-Zustand blockiert werden. Somit kann ein Aus-Stoß und die Energiezufuhr unterdrückt werden.
  • Wie in 24 gezeigt, wird die Spannung Vs zwischen beiden Enden des Erfassungswiderstands 78 abhängig von einem Shunt-Strom zu dem Stromfühler 76 und dem Erfassungswiderstand 78 bestimmt und erreicht auch nicht die Spannung Vce der Transistorzellen 44, welche parallel zueinander sind, oder übersteigt diese. Wenn somit die Spannung Vce zum Erkennungszeitpunkt zu niedrig ist, steigt, selbst wenn ein hoher Strom in die Transistorzellen 44 des Hauptbereichs 12m fließt, die Spannung Vs zwischen beiden Enden hiervon nicht an, was zu der Möglichkeit führt, dass der Kurzschluss nicht erkannt werden kann. Im Gegensatz hierzu wird bei der obigen Konfiguration der Stromfühler 76 nur entsprechend dem ersten Gatekissen 36a gesteuert, in welches das Ein-Signal vorab eingegeben wird. Aus diesem Grund ist gemäß 25 die Spannung Vs zwischen beiden Enden hiervon in einem Zustand erkennbar, in welchem die Spannung Vce höher ist als in einem Zustand, bei dem alle Transistorzellen 44 ein sind. Daher kann mit hoher Genauigkeit erkannt werden, ob ein Kurzschluss vorhanden ist oder nicht.
  • Die obige Konfiguration kann auch bei den Halbleiterelementen 10d gemäß den Abwandlungen – mit Ausnahme der zweiten Abwandlung – und den jeweiligen Ausführungsformen angewendet werden.
  • (Achte Abwandlung)
  • In einer achten Abwandlung ist die Mehrzahl von Gatekissen 36 mit den jeweiligen Gateanschlüssen 54a verbunden, die zueinander unterschiedlich sind.
  • In diesem Beispiel ist gemäß 26 die Mehrzahl von Halbleiterelementen 10d parallel miteinander verbunden, um einen Zweig (beispielsweise den Zweig an der niedrigen Seite zur Konfiguration einer U-Phase) zu bilden.
  • Bei einem herkömmlichen Halbleiterelement 10d, das nur ein Gatekissen 36 hat und das alle Transistorzellen 44 gleichzeitig einschaltet, wie beispielsweise in 27 gezeigt, ergibt sich ein Problem, wenn die Mehrzahl von Halbleiterelementen 10d, welche einen Zweig bilden, durch eine Mehrzahl von Steuer-ICs gesteuert wird. 27 zeigt ein Beispiel, bei dem zwei Halbleiterelemente 10d von zwei Steuer-ICs gesteuert werden. Die Arbeitsweise des IGBT schwankt zwischen den zwei Halbleiterelementen 10d, die parallel verbunden sind, aufgrund unterschiedlicher Eigenschaften des Steuer-IC.
  • Im Gegensatz hierzu sind bei dieser Abwandlung gemäß 28 in zwei Halbleiterelementen 10d die jeweiligen Gatekissen 36a und 36b mit den Gateanschlüssen 54a verbunden, die unterschiedlich sind. Weiterhin ist einer der zwei Gateanschlüsse 54a mit dem ersten Gatekissen 36a eines jeden Halbleiterelements 10d verbunden und der andere der Gateanschlüsse 54a ist mit dem zweiten Gatekissen 36b eines jeden Halbleiterelements 10d verbunden. Selbst wenn daher ein Charakteristikunterschied zwischen den beiden Steuer-ICs vorliegt, ist der Einfluss des Charakteristikunterschieds auf die beiden Halbleiterelement 10d, welche parallel miteinander verbunden sind, im Wesentlichen gleich. Somit lassen sich Schwankungen im Betrieb des IGBT unterdrücken.
  • Die obige Konfiguration kann auch bei einem Halbleiterelement 10d angewendet werden, das drei oder mehr Gatekissen 36 hat.
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung wurden beschrieben. Die vorliegende Erfindung ist jedoch nicht auf die oben beschriebenen Ausführungsformen und Abwandlungen beschränkt, und eine Vielzahl von Abwandlungen kann gemacht werden, ohne vom Wesen der vorliegenden Erfindung abzuweichen.
  • Das auf dem Halbleitersubstrat 12 ausgebildete Element ist als IGBT beschrieben. Ein Transistor mit Gateelektrode 26 anders als ein IGBT, beispielsweise ein MOFFET, kann ebenfalls als Element verwendet werden.
  • Es wurde ein IGBT mit Grabengatestruktur beschrieben. Der Aufbau der Gateelektroden 26 ist jedoch nicht auf das obige Beispiel beschränkt und kann auch bei einem IGBT mit Planarstruktur angewendet werden.
  • Es wurde ein IGBT vom N-Kanal-Typ beschrieben; es versteht sich, dass als IGBT auch ein IGBT vom P-Kanal-Typ verwendet werden kann.
  • Die Mehrzahl von Typen von Transistorzellen 44 sind periodisch in der ersten Richtung angeordnet. Diese Anordnung muss jedoch nicht periodisch sein.
  • Es wurde ein Beispiel dargestellt, bei dem das zweite Kissen 40 auf der zweiten Oberfläche 12b des Halbleitersubstrats 12 ausgebildet ist, das heißt, das Beispiel eines vertikalen IGBT. Das zweite Kissen 40 kann jedoch auf der gleichen ersten Oberfläche 12a wie das erste Kissen 32 ausgebildet sein. Das heißt, es kann auch ein horizontaler IGBT oder MOSFET verwendet werden.

Claims (13)

  1. Eine Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat (12) mit einer ersten Oberfläche (12a) und einer zweiten Oberfläche (12b), welche in Dickenrichtung gesehen der ersten Oberfläche (12a) entgegengesetzt liegt, und mit einer Mehrzahl von Gateelektroden (26), die in einer ersten Richtung senkrecht zur Dickenrichtung nebeneinanderliegend sind, wobei die benachbarten Gateelektroden (26) eine Mehrzahl von Zellen (42) definieren und die Mehrzahl von Zellen eine Mehrzahl von Transistorzellen (44) enthalten; eine Mehrzahl von Gateverdrahtungen (38), die auf der ersten Oberfläche (12a) des Halbleitersubstrats (12) ausgebildet ist und elektrisch mit der Mehrzahl von Gateelektroden (26) verbunden ist; eine Mehrzahl von Gatekissen (36), die auf der ersten Oberfläche (12a) des Halbleitersubstrats (12) ausgebildet ist und elektrisch über eine Mehrzahl von Gateverdrahtungen (38) mit der Mehrzahl von Gateelektroden (26) verbunden ist; ein erstes Kissen (32), das auf der ersten Oberfläche (12a) des Halbleitersubstrats (12) ausgebildet ist und der Mehrzahl von Transistorzellen (44) gemeinsam ist; und ein zweites Kissen (40), das auf entweder der ersten Oberfläche (12a) oder der zweiten Oberfläche (12b) des Halbleitersubstrats (12) ausgebildet ist und der Mehrzahl von Transistorzellen (44) gemeinsam ist, wobei die Mehrzahl von Gateverdrahtungen (38) elektrisch voneinander getrennt ist und mit dem jeweiligen Gatekissen (36) verbunden ist, die Mehrzahl von Gateelektroden (26) entsprechend der Mehrzahl von Gateverdrahtungen (38) elektrisch in eine Mehrzahl von Typen unterteilt ist, und die Mehrzahl von Transistorzellen (44) durch eine Kombination der definierten Gateelektroden (26) in eine Mehrzahl von Typen unterteilt ist.
  2. Die Halbleitervorrichtung nach Anspruch 1, wobei die Mehrzahl von Transistorzellen (44), welche in die Mehrzahl von Typen unterteilt ist, periodisch in der ersten Richtung angeordnet ist.
  3. Die Halbleitervorrichtung nach Anspruch 2, wobei die Mehrzahl von Gatekissen (36) ein erstes Gatekissen (36a) und ein zweites Gatekissen (36b) aufweist, die Mehrzahl von Gateelektroden (26) erste Gateelektroden (26a), welche elektrisch mit den ersten Gatekissen (36a) verbunden ist, und zweite Gateelektroden (26b) aufweist, welche elektrisch mit den zweiten Gatekissen (36b) verbunden sind, die Mehrzahl von Transistorzellen (44) eine erste Transistorzelle (44a), die durch ein Paar der ersten Gateelektroden (26a) definiert ist, und eine zweite Transistorzelle (44b) aufweist, die durch ein Paar der zweiten Gateelektroden (26b) definiert ist, und die Mehrzahl von Zellen (42) eine Trennzelle (46) aufweist, die durch die erste Gateelektrode (26a) und die zweite Gateelektrode (26b) definiert ist, welche einander benachbart sind und nicht als ein Transistor arbeiten.
  4. Die Halbleitervorrichtung nach Anspruch 3, wobei die Trennzelle (46) eine Diodenzelle (46a) bildet, welche elektrisch mit dem ersten Kissen (32) und dem zweiten Kissen (40) verbunden ist.
  5. Die Halbleitervorrichtung nach Anspruch 3, wobei die Trennzelle (46) eine Zelle (46b) bildet, welche in einem potenzialfreien Zustand ist und elektrisch nicht mit dem ersten Kissen (32) verbunden ist.
  6. Die Halbleitervorrichtung nach Anspruch 2, wobei die Mehrzahl von Gatekissen (36) das erste Gatekissen (36a), das zweite Gatekissen (36b) und ein drittes Gatekissen (36c) aufweist, die Mehrzahl von Gateelektroden (26) die erste Gateelektrode (26a), die elektrisch mit dem ersten Gatekissen (36a) verbunden ist, die zweite Gateelektrode (26b), die elektrisch mit dem zweiten Gatekissen (36b) verbunden ist, und eine dritte Gateelektrode (26c) aufweist, die elektrisch mit dem dritten Gatekissen (36c) verbunden ist, in der ersten Richtung die zweite Gateelektrode (26b) benachbart der ersten Gateelektrode (26a) und die zweite Gateelektrode (26b) benachbart der dritten Gateelektrode (26c) angeordnet ist, und die Mehrzahl von Transistorzellen (44) eine dritte Transistorzelle (44c) beinhaltet, welche von der ersten Gateelektrode (26a) und der zweiten Gateelektrode (26b) definiert ist, die einander benachbart sind, sowie eine vierte Transistorzelle (44d) aufweist, welche von der zweiten Gateelektrode (26b) und der dritten Gateelektrode (26c) definiert ist, die einander benachbart sind.
  7. Die Halbleitervorrichtung nach Anspruch 2, wobei die Mehrzahl von Gatekissen (36) das erste Gatekissen (36a), das zweite Gatekissen (36b) und das dritte Gatekissen (36c) beinhaltet, die Mehrzahl von Gateelektroden (26) die erste Gateelektrode (26a), die elektrisch mit dem ersten Gatekissen (36a) verbunden ist, die zweite Gateelektrode (26b), die elektrisch mit dem zweiten Gatekissen (36b) verbunden ist, und die dritte Gateelektrode (26c) aufweist, die elektrisch mit dem dritten Gatekissen (36c) verbunden ist, und die Mehrzahl von Transistorzellen (44) die dritte Transistorzelle (44c), welche von der ersten Gateelektrode (26a) und der zweiten Gateelektrode (26b) definiert ist, die einander benachbart sind, die vierte Transistorzelle (44d), die von der zweiten Gateelektrode (26b) und der dritten Gateelektrode (26c) definiert ist, die einander benachbart sind, und eine fünfte Transistorzelle (44e) aufweist, welche von der dritten Gateelektrode (26c) und der ersten Gateelektrode (26a) definiert ist, die einander benachbart sind.
  8. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die Mehrzahl von Gatekissen (36) nach der Untersuchung untereinander kurzgeschlossen wird.
  9. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die Mehrzahl von Gatekissen (36) nach der Untersuchung elektrisch voneinander getrennt wird.
  10. Ein Verfahren zur Überprüfung der Halbleitervorrichtung nach Anspruch 1, wobei ein Treibersignal selektiv der Mehrzahl von Gatekissen (36) in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen (32) und dem zweiten Kissen (40) angelegt ist, um sequenziell die Mehrzahl von Transistorzellen (44) zu untersuchen, welche in die Mehrzahl von Typen unterteilt sind.
  11. Ein Verfahren zur Überprüfung der Halbleitervorrichtung nach Anspruch 3, wobei ein Treibersignal selektiv den ersten Gatekissen (36a) in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen (32) und dem zweiten Kissen (40) angelegt ist, um die erste Transistorzelle (44a) zu untersuchen, und nach Abschluss der Überprüfung der ersten Transistorzelle (44a) das Treibersignal selektiv dem zweiten Gatekissen (36b) in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen (32) und dem zweiten Kissen (40) angelegt ist, um die zweite Transistorzelle (44b) zu untersuchen.
  12. Ein Verfahren zur Überprüfung der Halbleitervorrichtung nach Anspruch 6, wobei ein Treibersignal selektiv dem ersten Gatekissen (36a) und dem zweiten Gatekissen (36b) in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen (32) und dem zweiten Kissen (40) angelegt ist, um die dritte Transistorzelle (44c) zu untersuchen, und nach Abschluss der Überprüfung der dritten Transistorzelle (44c) das Treibersignal selektiv dem zweiten Gatekissen (36b) und dem dritten Gatekissen (36c) in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen (32) und dem zweiten Kissen (40) angelegt ist, um die vierte Transistorzelle (44d) zu untersuchen.
  13. Ein Verfahren zur Überprüfung der Halbleitervorrichtung nach Anspruch 7, wobei ein Treibersignal selektiv dem ersten Gatekissen (36a) und dem zweiten Gatekissen (36b) in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen (32) und dem zweiten Kissen (40) angelegt ist, um, die dritte Transistorzelle (44c) zu untersuchen, nach Abschluss der Überprüfung der dritten Transistorzelle (44c) das Treibersignal selektiv dem zweiten Gatekissen (36b) und dem dritten Gatekissen (36c) in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen (32) und dem zweiten Kissen (40) angelegt ist, um die vierte Transistorzelle (44d) zu untersuchen, und nach Abschluss der Überprüfung der vierten Transistorzelle (44e) das Treibersignal selektiv dem dritten Gatekissen (36c) und dem ersten Gatekissen (36a) in einem Zustand eingegeben wird, in welchem eine bestimmte Spannung zwischen dem ersten Kissen (32) und dem zweiten Kissen (40) angelegt ist, um die fünfte Transistorzelle (44e) zu untersuchen.
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