JPH0563027B2

JPH0563027B2 -

Info

Publication number: JPH0563027B2
Application number: JP463587A
Authority: JP
Inventors: Yutaka Hayashi
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1987-01-12
Filing date: 1987-01-12
Publication date: 1993-09-09
Also published as: JPS63172471A

Description

【発明の詳細な説明】＜産業上の利用分野＞本発明は、電源を切つても情報を保持し得る単
位の不揮発性メモリ素子（メモリセル）を複数
個、マトリツクス状に集積して成る不揮発性メモ
リへの書き込み方法に関する。

＜従来の技術＞従来からも不揮発性メモリ素子自体としては、
MAOS型、FAMOS型、MIOS型を始め、各種各
様の構成が提案されてきた。

それらを構造上の観点から個々に対比した場合
には当然、相違があり、例えば電荷に化体した論
理情報を不揮発的に蓄積するための電荷蓄積機構
として、絶縁膜中に埋設された導電性物質（いわ
ゆるフローテイング・ゲート）を使うものがある
一方、絶縁性の多層膜を使うものや強誘電体薄膜
を使うもの等があり、また当該電荷蓄積機構への
選択的な電荷注入の仕方にも、雪崩注入やトンネ
ル注入によるものの外、チヤネル注入によるもの
等もある。

さらに、こうした電荷注入法を適当に組合せる
等により、ある電荷を蓄積している電荷蓄積機構
に対し、異種電荷を蓄積し直すことにより、電気
的に記憶内容の消去ないし書き換えを可能とした
もの、すなわちEAROMとかE²PROM等と呼ば
れるものもある。

しかしこうした各種の不揮発性メモリ素子も、
その基本構成に鑑みれば、表面を有する半導体領域と、該半導体領域表面に臨んで配され、該半導体領
域から供給される電荷を不揮発的に保持し得る電
荷蓄積機構と、書き込み指令に応じて上記半導体領域内から上
記電荷蓄積機構内へ電荷を上記供給するため、該
電荷蓄積機構に電気的に結合し、該電荷蓄積機構
を介して上記半導体表面に至る不揮発書き込み用
の電界を生起し得る絶縁ゲート手段と、をそれぞれ個々に有して成るものと一括すること
ができる。

そしてまた、こうした包括的な観点に立つて見
ると、それら不揮発性メモリ素子を複数個、マト
リツクス状に集積したメモリアレイにおいても、
所定のメモリパターンを不揮発的に書き込もうと
する手順は、やはりほぼ同様となつていた。

端的に言うならば、従来においては、書き込む
べき情報内容の供給と、上記電界の生起による電
荷蓄積機構への不揮発的な書き込み指令とは、各
メモリ素子に関し、実質的に同一の時点において
なされていた。

すなわち、例べば論理“１”の記憶が電荷蓄積
機構中に電荷が蓄積、保持されている状態、論理
“０”は逆に蓄積されていない状態とし、かつ、
論理“１”を電荷蓄積機構中に不揮発的に書き込
むときには、絶縁ゲートへの電圧印加に伴う不揮
発書き込み用の電界生起時に、電界蓄積機構下の
半導体表面に第一の電位を与え、論理“０”を書
き込むときには第二の電位を与えるものとする
と、各素子に所定の論理値を不揮発的に書き込む
ときには、絶縁ゲートに所定の電圧を印加して不
揮発的書き込みを生起すると同時に、書き込むべ
き論理値に応じ、半導体表面に当該第一、第二電
位のいずれか一方を同時に与えるようにしていた
のである。

＜発明が解決しようとする問題点＞上記のように、従来法においては、各不揮発性
メモリ素子への特定情報の不揮発書き込みに際
し、当該不揮発書き込み動作と、これによつて書
き込むべき情報の供与とが実質的に同時ないしほ
ぼ同時になされており、実際上は、それぞれ複数
個の不揮発性メモリ素子が接続されたアドレス線
の一本ごとにそうした操作がなされていた。

一方、こうした不揮発性メモリ素子に対し、当
該不揮発書き込みをなすに要する時間は、一般に
ミリセカンドオーダ程度と、結構長く掛けること
も知られている。

したがつて、結局、上記のような従来法におい
ては、メモリアレイないしメモリフイールド全体
として見た場合、所定のメモリパターンの不揮発
書き込みには、初期の全不揮発性メモリ素子に対
する一括消去動作を考えに入れなくとも、各素子
の不揮発書き込みに要する時間のアドレス線数倍
は掛かることになり、実際上、これは相当に長い
時間になり、しかも集積密度が増す程、長くなる
という問題を有する。

例えば、8Kアドレスライン構成程度でも、各
素子ないし一本のアドレス線あたりに要する不揮
発書き込み時間が例えば10ｍＳであれば、全メモ
リフイールドの不揮発書き込みに要する時間は、
結局、10×10^-3×８×10³＝80（秒）も掛かること
になる。

本発明はこの点にかんがみて成されたもので、
各不揮発性メモリ素子への情報の不揮発的な書き
込みに要する時間そのものは従来と変わらなくと
も、ないし変えることができなくとも、メモリフ
イールド全体的として見た場合、十分合理的に時
間短縮を図れる書き込み方法を提供せんとするも
のである。

＜問題点を解決するための手段＞本発明は、上記目的を達成するため、各ビツト
（個々の不揮発性メモリ素子）への情報の不揮発
的な書き込みに関し、最終的に当該情報を不揮発
性に書き込む前に、あらかじめ当該ビツトへ書き
込むべき情報を仮に揮発的に書き込んで置く方法
を提案する。

そして、所定の時間ごとにとか、あるいはまた
所定の個数の素子への仮書き込みがなされるたび
ごと等に、当該揮発的であるが仮書き込みのなさ
れている全ビツトに対し、一度に最終的な不揮発
書き込み指令をする。

したがつて本発明は、次のような構成により定
義することができる。

表面を有する半導体領域、該半導体領域表面に
臨んで配され、該半導体領域から供給される電荷
を不揮発的に保持し得る電荷蓄積機構と、書き込
み指令に応じて上記半導体領域内から上記電荷蓄
積機構内へ電荷を上記供給するため、該電荷蓄積
機構に電気的に結合し、該電荷蓄積機構を介して
上記半導体表面に至る不揮発書き込み用の電界を
生起し得る絶縁ゲート手段と、をそれぞれ個々に
有してなる単位の半導体揮発性メモリ素子を複数
個、マトリツクス状に配した不揮発性メモリへの
書き込み方法であつて；各不揮発性メモリ素子へ不揮発的に書き込むべ
きそれぞれの情報内容に応じ、当該各不揮発性メ
モリ素子の上記半導体領域の表面を、上記不揮発
書き込み用の電界印加に先立ち、該電界により上
記電荷を上記電荷蓄積機構に供給できる第一電位
と、該供給を抑制する第二電位のいずれか一方あ
ての電位に付けることにより上記半導体領域表面
内のバンドの曲りの大小に設定して、揮発的な仮
書き込みを行なつた後；上記書き込み指令に応じ、書き込むべき全ての
不揮発性メモリ素子にて上記不揮発書き込み用の
電界を一度に生起させ、上記第一電位と第二電位
によつて形成されたバンドの曲りの大小に従つて
上記仮書き込みされた情報を上記電荷蓄積機構に
不揮発的に書き込むこと；を特徴とする不揮発性メモリへの書き込み方法。

＜作用および効果＞本発明は、要旨構成中の前段部分にて規定され
るような不揮発性メモリアレイに対し、新たなる
書き込み方法を提供するもので、従来は同一時点
視されていた各素子への情報の供与と不揮発書き
込み動作とを明確に弁別して捕え、当該不揮発性
メモリアレイを構成する各不揮発性メモリ素子に
は随時、ないし所定のタイミングであらかじめ揮
発的な仮書き込みを行なつておき、その後に一遍
に本書き込み、すなわち不揮発書き込みを行なわ
せるものである。

例えば既に従来例に即して述べたのと同様、論
理“１”を電荷蓄積機構に不揮発書き込みすると
きには半導体領域表面に第一電位を、論理“０”
を不揮発書き込みするときには第二電位を与える
ものとすると、当該不揮発書き込みに先んずる仮
書き込み位相にいて、各不揮発性メモリ素子にそ
れぞれ書き込みべき情報内容に応じ、そうした電
位を半導体領域の表面にあらかじめ選択的に与え
て置くのである。

換言すれば、将来不揮発的に各不揮発性メモリ
素子に書き込まれる情報は、当該素子の半導体領
域表面の電位のいかんという形であらかじめ揮発
的に供与されるのであり、論理“１”を将来不揮
発的に書き込む場合には、当該将来の不揮発書き
込み位相において絶縁ゲートに印加される電圧に
より発生する電界によつて、半導体領域表面から
電荷蓄積機構への電荷の移送を許す第一電位を与
え、逆に論理“０”を不揮発的に書き込み場合に
は、当該将来の不揮発書き込み電界の発生によつ
ても電気蓄積機構への電荷移送を阻止ないし少な
くとも抑制する第二電位を与えるのである。

ただし、こうした仮書き込みに用いられる半導
体領域表面の電位情報は、構造のいかんにかかわ
らず、この種の半導体不揮発性メモリ素子では揮
発的であり、したがつて、書き込みをなすべき全
ビツトへの不揮発書き込み指令が下されるまで
は、少なくともそうした電位を維持すべく、用い
た素子に応じ、当該半導体領域表面電位（正負所
定の有意電位値はもちろん、場合により一方の論
理情報に対応する零電位を含む）を生成し得る端
子等と当該半導体領域表面との通電経路（チヤネ
ル）を閉ざすとか、半導体表面に所定の電荷を与
えた後にはその流出経路（チヤネル）を閉ざす手
段を設けるようにする。

このようにして、当該仮書き込み位相において
メモリアレイの全ビツトないし所定個数のビツト
に仮書き込みを終えたなら、次いでそれら仮書き
込みを終えた全不揮発性メモリ素子を一括的に不
揮発書き込み位相に付け、仮書き込み情報を本格
的に不揮発書き込みする。

こうした本発明方法によると、メモリアレイ全
体として見た場合のプログラムに要する時間は著
しく短縮でき、しかも従来法に比し、その短縮効
果は集積密度が増す程顕著になる。

何とならば、従来においても、電荷蓄積機構下
の半導体領域表面に、記憶させるべき論理情報に
対応した所定の電位を与える作業に要する時間自
体は、数ナノ秒から長くても数十ナノ秒程度であ
る。

ということは、本発明の書き込み方法に変えた
場合、メモリアレイ内の全不揮発性メモリ素子に
仮書き込みする時間は、総和でもそれ程には長く
ならず、一方、例えば全ビツト一度に不揮発書き
込みをするならば、既述のように短くてもミリセ
カンドオーダという長い時間を要する不揮発書き
込みも、集積密度のいかんによらず、一回で済む
ため、結局、全体として見た場合のメモリプログ
ラム時間は相当に短縮されるのである。

例えば先の従来例と同様、8Kアドレスライン
構成を考え、一アドレス線あたり８ビツトとし、
仮書き込み時間を10nS、不揮発書き込み時間を
10ｍＳとすると、本発明を適用した場合に要する
メモリアレイ全体のプログラム時間は、全素子の
仮書き込みに要する時間８×８×10³×10×10^-9
（秒）と、最終的に一回で済む不揮発書き込み時
間としての本書き込み時間10×10^-3（秒）の和で
足り、実質的に前者の仮書き込み時間は後者に比
し二桁も小さなオーダであることから無視し得、
結局は不揮発書き込み時間そのものに近い、大体
10^-2秒オーダで良いことになる。従来法に即した
場合、既述のように80秒も掛かつていたのとは大
違いである。

また、本発明に従えば、各ビツトへの各論理情
報は、原理的には何の順序付けも必要なく、文字
通り随時、必要が生じた時にその時点、時点であ
らかじめ行なつて置くこともできる。幾つかの素
子において同時に情報の仮書き込みが生起してい
ても何等差支えない。

さらに、揮発的な仮書き込み動作のみで一種、
ランダムアクセスメモリに近い動作とさせること
もできる。

なお、本発明の適用されるメモリアレイないし
そうしたメモリアレイを構成する個々の不揮発性
メモリ素子には、後述の実施例において本出願人
の手により適当なる改変を施された素子の外、要
旨構成中の前段部分にての定義を満足するもので
あれば従来構成のものも同様に使用することがで
き、実際上、本発明は、既存のほとんどの構成の
ものに適用可能である。本発明は、メモリアレイ
の構成自体には要すれば簡単な変更を加えるだけ
で、従来長い時間掛かつていたプログラムを短時
間に変えることが可能なのである。

＜実施例＞第１図には本発明の書き込み方法を実現するに
適当な不揮発性メモリ素子の素子構造の一例が示
されている。これには従来構造の素子に比し、本
出願人による工夫が加えられている。

まずこの素子自体の構成から説明すると、半導
体基板として構成されるか、または別途な基板上
に形成された半導体領域１の内部には、当該半導
体領域１と整流性接合を形成する材料製の第二領
域２が設けられている。

したがつてこの第二領域は、逆導電形の不純物
領域であつても良いし、半導体領域１がｎ型半導
体の場合にはシリサイド等であつても良い。

図示の場合、第二領域２は第一の半導体領域１
の表面領域にまでその一端部を伸び出しており、
当該露出表面には端子２Ｅが形成されている。

第一の半導体領域１の表面には、概念的に示さ
れる絶縁膜３が形成され、さらにその上には電荷
蓄積機構の一例としてフローテイング・ゲート４
が形成されており、そのフローテイング・ゲート
４の上方には第二の絶縁膜５を介し、絶縁ゲート
６が形成されている。

絶縁ゲート６は絶縁膜３の電界および第一の半
導体領域１の表面電位を制御するものである。

第２図は上記第１図に示されたような不揮発性
メモリ素子に対して施される本発明書き込み方法
を説明するエネルギ・バンド・ダイアグラムであ
る。

同図Ａ中の実線は第一の半導体領域１の表面に
仮書き込みを行ない、例えば論理“１”に相当す
る第一の高いポテンシヤルを書き込んだ場合、同
図Ｂの実線は第一の半導体領域１の表面に例えば
論理“０”に相当する絶対値として低いポテンシ
ヤルを書き込んだ場合を示している。

実際上、同図Ａに示される状態は、第一の絶縁
ゲート６に例えば5Vの電位を与えることにより
得られ、同図Ｂの状態は、このときに半導体領域
１と第二領域２との間を順バイアスし、半導体領
域内にキヤリアを注入すること等によつて表面ポ
テンシヤルをほぼ2φ_F程度に制御することにより
得られる。なおφ_Fは第一の半導体領域１のミツ
ドギヤツプから測定したフエルミレベルである。

このようにして本発明における揮発的な仮書き
込みはなされるが、仮書き込みされた情報を素子
内に本格的に格納させようとする場合、つまり本
書き込みないし不揮発書き込み位相では、絶縁ゲ
ート６に例えば10V程度の相対的な高電圧を印加
する。

このとき、その前に仮書き込みされている情報
が第２図Ａにて示されている情報“１”であつた
とすると、半導体表面に既に仮書き込みされてい
た表面電位に更に絶縁ゲート６への電圧印加に伴
う電位が同方向に付加されるため、そのバンドの
曲がりは同図仮想線で示されるように大きくな
り、一方、第２図Ｂにて示されているように、仮
書き込みされている情報が論理“０”であり、絶
対値においての低電位に付けられていると、絶縁
ゲートへの電圧印加に伴う表面電位の増加はそれ
程でもなく、ために大したバンドの曲がりは生起
しない。

そのため、同図Ａに示されている場合にのみ、
空乏層がさらに奥まで広がつて第二領域との間に
いわゆるパンチスルーが生起し、図中、矢印で示
すように、半導体領域１へのキヤリア注入が起こ
つてそこで加速され、電荷蓄積機構へ注入されて
所定の論理情報の不揮発記憶がなされる。

こうしたパンチスルーは、絶縁膜３，４の厚さ
や第一の半導体領域１の厚味、不純物濃度に関し
ての適当なる設計により、十分満足に生起させる
ことができる。

一方、第２図Ｂに示されているように、論理
“０”の仮書き込みがなされていた場合には、不
揮発書き込み動作時におけるパンチスルーは生起
せず、したがつて電荷蓄積機構への有意電荷の注
入もない。しかしもちろん、その後の素子状態に
おいて電荷蓄積機構に電荷が蓄積されていないと
いう事実によつて、結局は所定の論理“０”が不
揮発的に書き込まれたことになる。

こうしたことから、第１図に示される不揮発性
メモリ素子をマトリツクス状に組んだメモリにお
いては、その全体のプログラム時間を大幅に短縮
することができ、逆に言えば単位素子あたりの等
価的な書き込み時間は極めて短くすることができ
る。各メモリ素子への仮書き込みを終えた時点
で、ただ一度、本書き込みとしての不揮発書き込
みを行なえば良いからである。

実際上、本発明の書き込み方法を適用した場合
には、先に作用の項においても例を挙げて説明し
た通り、単一の素子への不揮発書き込みに要する
時間とほぼ変わらないオーダで、全メモリフイー
ルドへのプログラムが可能である。

また、この短縮効果は、集積密度が増す程大き
くなり、したがつて将来的にも極めて有望であ
る。

その外、各素子への情報書き込みのタイミング
には原則として制限はなから、要すればそれこそ
随時の仮書き込みも可能であるし、仮書き込み位
相下ではランダムアクセスメモリ的な動作とする
こともできる。

第１図に示される構造から第２図領域２を省い
た構造、したがつて実質的には既存のFAMOS
型、MIOS型等の不揮発性メモリ素子の基本構造
と同様の構造であつても、本発明の書き込み方法
は実現することができる。仮書き込み時に書き込
むべき情報に合せて半導体領域１の表面電位を制
御することは既述した場合と同様である。ただ
し、本書き込み時には当然、絶縁ゲート６へ第二
の高電圧を印加する等して、電荷蓄積機構への電
荷注入に雪崩降伏、ツエナ降伏を用いる。

このような場合にはまた、半導体領域１の表面
は高不純物濃度として置くのが望ましい。もちろ
ん、半導体領域１は半導体基板そのものであつて
も良いし、適当なる半導体基板または絶縁基板上
に形成された薄膜であつても良い。

さらに、図示されていないが、例えば公知のこ
の種不揮発性メモリ素子に見られるように、半導
体領域の表面部分にあつて電荷蓄積機構の両側位
置には、例えばソース、ドレイン等と呼称される
情報読み出し領域を別途、設けても良い。

また、電荷蓄積機構は、これも既述のように、
図示されたフローテイング・ゲートに限らず、適
当なる構成で良いため、用いた電荷蓄積機構が絶
縁性であるならば、絶縁ゲート６は絶縁膜５を介
することなく、直接に当該電荷蓄積機構の上に形
成することもできる。

第３図は本発明の書き込み方法を適用できる不
揮発性メモリ素子として、本出願人により工夫さ
れたさらに他の構造例を示している。

第１図中と同一の符号は同一ないし同様の構成
子を示しており、したがつて半導体領域１、ゲー
ト絶縁膜３、電荷蓄積機構４、第二絶縁膜５、絶
縁ゲート６を有している。ただし、電荷蓄積機構
が前記したように絶縁性に構成されている場合に
は、第二絶縁膜５は不要となる。

この素子においては、不揮発書き込みに雪崩降
伏を用いるように設計されており、そのため、第
１図示実施例における別途な第二領域２はなく、
当該雪崩降伏による不揮発書き込み時にキヤリア
を供給する領域２は、言つてみれば半導体領域１
そのものとなつている。

半導体領域１に連通し、かつ表面部分に沿つて
選択的にチヤネルを形成できるチヤネル形成領域
１１が設けられ、さらにこのチヤネル形成領域１
１に接して情報の書き込み読み出し領域１２が設
けられている。

この情報書き込み読み出し領域１２は、半導体
領域１と逆導電型であるか、適当なる金属とかシ
リサイド等、半導体領域１と整流性の接合を形成
し得る材料で構成されている。

チヤネル形成領域１１内に選択的にチヤネルを
形成すため、絶縁膜部分１５を介して第二の絶縁
ゲート１６が設けられており、もちろん、情報書
き込み読み出し領域１２、第二絶縁ゲート１６、
第一絶縁ゲート６にはそれぞれ外部引き出し端子
が備えられている。

半導体領域１がｐ型であるとして本発明の書き
込み方法を適用した場合の動作につき説明する
と、まず、仮書き込み位相において、第一の絶縁
ゲート６および第二の絶縁ゲート１６に第一の高
い電圧（例えば5V）を印加し、情報内容にした
がつて情報書き込み読み出し領域１２に相対的に
高い電圧または低い電圧（例えば0V）を印加す
る。例えば相対的に高い電圧は論理“１”に対応
させ、相対的に低い電圧は論理“０”に対応させ
ることができる。

次に、第二の絶縁ゲート１６を低い電圧、例え
ば0Vとし、チヤネル形成領域１１の表面のチヤ
ネルをオフとする。

実際に本発明の適用されるメモリにおいては、
こうした素子を多数、マトリツクス状に配するか
ら、これまでの仮書き込み位相における手続は、
当該メモリアレイを構成する各素子において随時
または所定のシーケンスで行なつて置く。

ただし、先にも述べたが、こうした仮書き込み
に要する時間は、長くても素子あたり数十ナノ秒
で足り、したがつて相当に集積密度の高いメモリ
アレイにおいても、各素子への不揮発書き込み時
間に比せばほとんど無視可能な程に短い時間で済
む。

全素子、ないし一遍に不揮発書き込みを行なう
べき素子についての仮書き込みを終えたなら、本
書き込みないし不揮発書き込み位相において第一
の絶縁ゲート６を第二の高い電圧（例えば12V）
につける。

したがつて仮書き込み時に論理“１”に応じて
半導体領域表面に相対的に高い電位が書き込まれ
ていたら、半導体領域１の表面で雪崩降伏が生起
し、半導体領域表面から電荷が電荷蓄積機構４内
に注入され、そこで不揮発的に保持され、逆に論
理“０”が書き込まれていた場合には上記の雪崩
降伏は生起せず、電荷蓄積機構の電荷蓄積機構蓄
積状態に変化はないため、そのことによつて論理
“０”の不揮発書き込み完了を表す。

このようにして不揮発書き込みされた情報の読
み出しは、この実施例に用いられる素子の場合、
書き込み読み出し領域１２に相対的に低い電圧を
与え、同時に第二の絶縁ゲート１６に先と同程度
の相対的に高い電圧を、また第一の絶縁ゲート６
に先と高低電圧値の中間の値（不揮発書き込み後
のゲート閾値電圧と同程度）を与えることによ
り、なすことができる。

もし、論理“１”が書き込まれていれば（電荷
が電荷蓄積機構４内に蓄積されていれば）、第一
の絶縁ゲート６の下の半導体領域表面には電子電
荷が読み出されないが、論理“０”が書き込まれ
ていれば（電荷蓄積機構に電荷が蓄積されていな
ければ）、隣接するチヤネルを介して電子が誘起
されてくる。

したがつて、この電子の有無を書き込み読み出
し領域１２を介して反転し、弁別的に読み取るこ
とにより、不揮発書き込みされていた情報内容を
知ることができる。

この第３図に示される素子は、図中、Ａ−Ａ線
に対して対称に構成し直し、図中の右手にも情報
書き込み読み出し領域１２や第二絶縁ゲート１６
を設ければ、それによつて構成された一対の情報
書き込み読み出し領域１２，１２をソース、ドレ
インとする電界効果トランジスタとして情報のセ
ンシングを行なうこともできる。

さらに、第１図に関して説明したパンチスルー
現象を情報の不揮発書き込みに利用したい場合に
は、第４図に示されるように、第１図の構成中に
見られる第二領域２を第３図の構成に付加した構
造を考えることもできる。

この場合、合理的なことに、当該第二領域２の
表面端子領域２Ｅは、情報書き込み読み出し領域
１２と共通の領域として構成することができる。

もちろん、この第４図に示された不揮発性メモ
リ素子を多数、集積して成るメモリアレイにおい
ても、これまで説明してきた本発明の書き込み方
法は全く同様に適用できるものである。

これら第３図および第４図に示された素子にお
いても、半導体領域１は適当なる半導体領域に連
続した領域に限らず、半導体基板ないし絶縁基板
上に形成された薄膜領域として与えられても良
い。

また、既に何度か述べてきたように、本発明
は、第１図から第４図に掛けて図示された不揮発
性メモリ素子によるメモリアレイに限らず、既存
の各種不揮発性メモリ素子を用いたメモリアレイ
のほとんど全てに適用できるものである。それら
の不揮発性メモリ素子においても、少なくとも書
き込むべき情報内容に応じて電荷蓄積機構下の半
導体領域表面部分の電位を制御する端子構造は等
しく有しているからである。

ただし、以上の実施例に見られるように、本発
明を適用するメモリ素子として、電荷蓄積機構下
の半導体領域内またはその表面ないし近傍に電荷
供給手段（第１，４図示素子においては独立の領
域２、第３図示実施例においては領域１と共通の
領域２）を設けたものを用いた上で、半導体領域
の表面電位をあらかじめ仮書き込みにより設定し
た後、書き込むべき情報に従つて上記電荷蓄積機
構に書き込むべきキヤリア電荷を半導体表面から
加速注入するようにすると、上記のような電荷供
給手段を有さない、より単純な構造のメモリ素子
に本発明を適用する場合に比べ、より確実にキヤ
リア電荷の注入が可能であるという点で望まし
い。

なお、これまでの実施例に即して述べてきたよ
うな電気的に書き換えは不能なROMに限らず、
EAROMやE²PROM等、電気的に情報の書き換
え可能なメモリ類についても、二種の電荷の選択
的な不揮発書き込みの各々に関し、本発明を同様
に適用することができる。

【図面の簡単な説明】

第１図は本発明の不揮発性メモリ書き込み方法
を適用可能な不揮発性メモリ素子の第一の構造例
の概略構成図、第２図は第１図に示された素子に
関して本発明の書き込み方法を適用した場合の説
明図、第３図および第４図は本発明の書き込み方
法を適用可能なさらに他の不揮発性メモリ素子構
造例の概略構成図、である。図中、１は半導体領域、２は第二領域、３はゲ
ート絶縁膜、４は電荷蓄積機構、６は絶縁ゲー
ト、１１はチヤネル形成領域、１２は情報化き込
み読み出し領域、１６は第二の絶縁ゲート、であ
る。

Claims

【特許請求の範囲】１表面を有する半導体領域、該半導体領域表面
に臨んで配され、該半導体領域から供給される電
荷を不揮発的に保持し得る電荷蓄積機構と、書き
込み指令に応じて上記半導体領域内から上記電荷
蓄積機構内へ電荷を上記供給するため、該電荷蓄
積機構に電気的に結合し、該電荷蓄積機構を介し
て上記半導体表面に至る不揮発書き込み用の電界
を生起し得る絶縁ゲート手段と、をそれぞれ個々
に有してなる単位の半導体不揮発性メモリ素子を
複数個、マトリツクス状に配した不揮発性メモリ
への書き込み方法であつて；各不揮発性メモリ素子へ不揮発的に書き込むべ
きそれぞれの情報内容に応じ、当該各不揮発性メ
モリ素子の上記半導体領域の表面を、上記不揮発
書き込み用の電界印加に先立ち、該電界により上
記電荷を上記電荷蓄積機構に供給できる第一電位
と、該供給を抑制する第二電位のいずれか一方あ
ての電位に付けることにより上記半導体領域表面
内のバンドの曲りの大小に設定して、揮発的な仮
書き込みを行なつた後；上記書き込み指令に応じ、書き込むべき全ての
不揮発性メモリ素子にて上記不揮発書き込み用の
電界を一度に生起させ、上記第一電位と第二電位
によつて形成されたバンドの曲りの大小に従つて
上記仮書き込みされた情報を上記電荷蓄積機構に
不揮発的に書き込むこと；を特徴とする不揮発性メモリへの書き込み方法。