CN113841240A - 具有延伸穿过交替材料的堆叠的导电柱的集成组合件 - Google Patents

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Abstract

一些实施例包含一种在导电节点上方具有导电宽阔区的集成组合件。所述导电节点包含第一组合物。所述导电宽阔区的底部表面包含是不同于所述第一组合物的组合物的第二组合物。堆叠位于所述导电宽阔区上方。所述堆叠包含交替的第一层级及第二层级。支柱结构垂直地延伸穿过所述堆叠。所述支柱结构中的每一者包含由绝缘衬里横向环绕的导电材料柱。所述柱中的至少一者延伸穿过所述导电宽阔区以直接接触所述导电节点中的一者。一些实施例包含形成集成组合件的方法。

Description

具有延伸穿过交替材料的堆叠的导电柱的集成组合件
相关专利数据
本申请案主张2019年5月24日提出申请的序列号为16/422,150的美国临时专利申请案的优先权及权益，所述临时专利申请案的揭示内容以引用的方式并入本文中。
技术领域
本发明揭示具有延伸穿过交替材料的堆叠(例如，交替的字线材料层级及绝缘材料层级)的导电柱的集成组合件(例如，NAND组合件)。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍地在固态驱动器中利用快闪存储器来替换常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中较流行，因为其使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且能够提供使装置远程升级以增强特征的能力。
NAND可为快闪存储器的基本架构，且可经配置以包括垂直堆叠的存储器胞元。
在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可为有帮助的。图1展示现有技术装置1000的框图，所述现有技术装置包含具有布置成行及列的多个存储器胞元1003以及存取线1004(例如，用以传导信号的字线WL0到WLm)及第一数据线1006(例如，用以传导信号的位线BL0到BLn)的存储器阵列1002。可使用存取线1004及第一数据线1006来将信息传送到存储器胞元1003及从所述存储器胞元传送信息。行解码器1007及列解码器1008对地址线1009上的地址信号A0到AX进行解码以确定将存取存储器胞元1003中的哪些存储器胞元。感测放大器电路1015操作以确定从存储器胞元1003读取的信息值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息值。I/O线1005上的信号DQ0到DQN可表示从存储器胞元1003读取或待写入到所述存储器胞元中的信息值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制待对存储器胞元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别在第一供应线1030及第二供应线1032上接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn做出响应以选择第一数据线1006及第二数据线1013上的信号，所述信号可表示待从存储器胞元1003读取或待编程到所述存储器胞元中的信息值。列解码器1008可基于地址线1009上的A0到AX地址信号而选择性地激活CSEL1到CSELn信号。选择电路1040可在读取及编程操作期间选择第一数据线1006及第二数据线1013上的信号以提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多个电荷存储装置串。在第一方向(Z-Z’)上，每一电荷存储装置串可包括例如彼此上下地堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二个层次(例如，层次0到层次31)中的一者。相应串的所述电荷存储装置可共享共同沟道区域，例如形成于相应半导体材料(例如，多晶硅)支柱中的共同沟道区域，在所述相应半导体材料支柱周围形成所述电荷存储装置串。在第二方向(X-X’)上，所述多个串的例如十六个第一群组中的每一第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也称为字线WL)的八个串。所述存取线中的每一者可耦合在一层次内的电荷存储装置。当每一电荷存储装置包括能够存储两个位的信息的胞元时，由同一存取线(且因此对应于同一层次)耦合的电荷存储装置可在逻辑上分组成例如两个页，例如P0/P32、P1/P33、P2/P34，以此类推。在第三方向(Y-Y’)上，所述多个串的例如八个第二群组中的每一第二群组可包括由八个数据线中的对应一者耦合的十六个串。存储器块的大小可包括1,024个页且总共大约16MB(例如，16个WL×32个层次×2个位＝1,024个页/块，块大小＝1,024个页×16KB/页＝16MB)。所述串、层次、存取线、数据线、第一群组、第二群组及/或页的数目可大于或小于图2中所展示的那些。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X’方向上的横截面图，所述存储器块包含关于图2所描述的串的十六个第一群组中的一者中的十五个电荷存储装置串。存储器块300的所述多个串可分组成多个子组310、320、330(例如，方块列(tilecolumn))，例如方块列I、方块列j及方块列K，其中每一子组(例如，方块列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到所述多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应一者耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子组(例如，方块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，方块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到所述多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子组(例如，方块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如，方块列)的串的SGS。全局存取线(例如，全局CG线)350可耦合与所述多个串中的每一者的相应层次对应的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应一者耦合到多个子存取线(例如，子CG线)352、354、356。所述子串驱动器中的每一者可独立于其它部分块及/或其它层次的那些电荷存储装置而同时耦合或切断对应于相应部分块及/或层次的电荷存储装置。对应于相应子组(例如，部分块)及相应层次的电荷存储装置可包括电荷存储装置的“部分层次”(例如，单个“方块”)。对应于相应子组(例如，部分块)的串可耦合到子源极372、374及376(例如，“方块源极”)中的对应一者，其中每一子源极耦合到相应电源。
替代地，参考图4的示意性图解说明来描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。所述电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷陷捕材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器胞元。每一NAND串206的电荷存储晶体管208源极到漏极地串联连接于源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGD)212之间。每一源极选择装置210位于串206与源极选择线214的交叉点处，而每一漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210及212可为任何适合存取装置，且一般在图4中用框来图解说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区域234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的那些晶体管。
期望开发经改善NAND架构及用于制作NAND架构的经改善方法。
附图说明
图1展示具有包含存储器胞元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X’方向上的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5到11是集成组合件的区域在用于形成实例性存储器阵列的实例性方法的实例性顺序过程阶段处的图解横截面侧视图。
图11A是沿着图11的线A-A的图解横截面图。
图12是图5的集成组合件的区域在用于形成实例性存储器阵列的实例性方法的继图11的过程阶段之后的实例性过程阶段处的图解横截面侧视图。
图12A是沿着图12的线A-A的图解横截面图。
图13到15是图5的集成组合件的区域在用于形成实例性存储器阵列的实例性方法的实例性顺序过程阶段处的图解横截面侧视图。图13的过程阶段可跟在图12的过程阶段之后。
图16是图15的集成组合件的区域“D”的放大视图。
图16A是沿着图16的线A-A的图解横截面图。
图17及18是图5的集成组合件的区域在用于形成实例性存储器阵列的实例性方法的实例性顺序过程阶段处的图解横截面侧视图。图17的过程阶段可跟在图15的过程阶段之后。
图19到24是集成组合件的区域在用于形成实例性存储器阵列的实例性方法的实例性顺序过程阶段处的图解横截面侧视图。图19的过程阶段可跟在图5的过程阶段之后。
图25到32是集成组合件的区域在用于形成实例性存储器阵列的实例性方法的实例性顺序过程阶段处的图解横截面侧视图。
图33是集成组合件的区域在替代图32的过程阶段的过程阶段处的图解横截面侧视图。
图34是包括多个层次的集成组合件的区域的图解横截面侧视图。
具体实施方式
一些实施例包含形成穿过交替层级的堆叠的支柱结构的方法。可最终用导电材料替换所述堆叠的每隔一个层级以形成NAND组合件的字线层级。所述堆叠的部分可由存储器区域、在所述存储器阵列区域外围的阶梯区域及在所述存储器阵列区域外围的另一区域构成。所述支柱结构中的每一者可包含导电柱。延伸穿过所述堆叠的所述阶梯区域的所述支柱结构可为用于支撑而非用于电连接性，然而延伸穿过所述堆叠的其它区域的所述支柱结构可为用于电连接性。一些实施例包含如下的方法：使所述柱形成为具有与所述堆叠下方的导电节点相同的高度导电材料；及使所述柱形成为直接接触此些导电节点从而针对在为电连接性所提供的支柱结构中利用的那些柱实现从所述节点到所述柱的低电阻(即，高导电率)。一些实施例包含如下的方法：保护所述导电柱以免使在主要提供为结构支撑件的支柱结构中利用的那些柱过度穿透到下伏材料中。参考图5到34描述实例性实施例。
图5到18描述用于制作第一实例性集成组合件的第一实例性过程的过程阶段。
参考图5，构造(即，结构、组合件等)10包含存储器阵列区域12、邻近于所述存储器阵列区域的阶梯区域16及也邻近于存储器区域的外围区域14。
第一组导电节点18在存储器阵列区域12内，第二组导电节点20在外围区域14内，且第三组导电节点22在阶梯区域16内。导电节点18、20及22包括导电材料24。导电材料24可为任何适合导电材料，且在一些实施例中可为含金属材料。例如，含金属材料24可包括钨，基本上由钨组成，或由钨组成。在一些实施例中，导电材料24可被视为包括第一组合物。
导电节点18、20及22在绝缘支撑材料26内。绝缘支撑材料26可包括任何适合组合物；且在一些实施例中可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
导电节点18与电路系统28电耦合，且导电节点20与电路系统30电耦合。电路系统28及30可在节点18及20下面(如所展示)，或可在相对于所述节点的任一其它适合位置处。在一些实施例中，节点18、20及22在第一层次内，且电路系统28及30在所述第一层次下面的另一层次内。电路系统28及30可包括任何适合配置；且在一些实施例中可包括CMOS(互补金属氧化物半导体)。
导电节点18及20可被视为是“带电的”，因为其用于形成与电路系统(具体来说，在所展示实施例中与电路系统28及30)的电连接。相比来说，导电节点22并非是“带电的”，而是在所展示实施例中替代地是电浮动的。在其它实施例中，导电节点22可与参考电压耦合；但如果导电节点22不与有源电路系统耦合，那么在导电节点18及20是“带电的”相同意义上，导电节点22仍可并非是“带电的”。
参考图6，使导电节点18、20及22的上表面相对于绝缘支撑材料26的上表面凹陷。
参考图7，在绝缘支撑材料26上方且跨越导电节点18、20及22的凹陷上表面形成材料32层。材料32可包括任何适合组合物；且在一些实施例中可包括金属硅化物、金属碳化物及金属氮化物中的一或多者。例如，材料32可包括氮化钛，基本上由氮化钛组成，或由氮化钛组成。在一些实施例中，材料32可称为第三组合物以将其与其它材料区分开；且在一些实施例中，材料32可称为第五组合物以将其与其它材料区分开。而且，在一些实施例中，材料32最终用于制作卡圈；且在此些实施例中，材料32可称为卡圈材料或卡圈组合物。
参考图8，构造10经受平面化(例如，化学机械抛光)以从绝缘支撑材料26上方移除材料32同时在节点18、20及22的凹陷上表面上方留下材料32的区域。所述平面化形成延伸跨越绝缘支撑材料26及材料32的剩余区域的经平面化表面33。
参考图9，在经平面化表面33上形成导电宽阔区34。所述导电宽阔区包含两种材料36及38。在一些实施例中，材料36及38可分别称为第二材料及第三材料以将其与导电节点18、20及22的第一材料24区分开。
材料36可包括任何适合导电组合物；且在一些实施例中可包括金属硅化物。例如，材料36可包括硅化钨(WSix，其中x大于0)，基本上由硅化钨组成，或由硅化钨组成。在所展示实施例中，导电宽阔区34的底部表面35包括材料36；且因此可包括硅化钨，基本上由硅化钨组成，或由硅化钨组成。
材料38可包括任何适合导电组合物；且在一些实施例中可包括经导电掺杂半导体材料，基本上由经导电掺杂半导体材料组成，或由经导电掺杂半导体材料组成。例如，材料38可包括经导电掺杂硅(例如，n型多晶硅)，基本上由经导电掺杂硅组成，或由经导电掺杂硅组成。
在一些实施例中，第二材料36及第三材料38可被视为分别包括第二组合物及第三组合物。在一些实施例中，材料36可被视为界定导电宽阔区34的第一区域40，且材料38可被视为定位导电宽阔区34的第二区域42；其中所述第二区域在所述第一区域上方。
参考图10，在导电宽阔区34上方形成堆叠44。堆叠44包含彼此交替的第一层级46及第二层级48。第一层级46及第二层级48分别包括第一材料50及第二材料52。在一些实施例中，第一材料50可包括氮化硅，基本上由氮化硅组成，由氮化硅组成；且第二材料52可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。在一些实施例中，第一材料50可对应于牺牲材料(即，最终被移除且用其它物体替换的材料)，且第二材料52可对应于绝缘材料。
堆叠44的部分在存储器阵列区域12、外围区域14及阶梯区域16内。此些部分可被视为分别对应于堆叠的存储器阵列区域、堆叠的外围区域及堆叠的阶梯区域。导电节点18在堆叠44的存储器阵列区域12下方，导电节点20在堆叠44的外围区域14下方，且导电节点22在堆叠44的阶梯区域16下方。
在堆叠44上方形成额外绝缘材料54。绝缘材料54可包括任何适合组合物；且在一些实施例中可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。因此，在一些实施例中，材料54可包括与堆叠44的材料52相同的组合物。
参考图11，形成延伸穿过堆叠44且延伸到导电宽阔区34中的开口56、58及60。开口56是延伸穿过堆叠44的存储器阵列区域12的第一组开口，开口58是延伸穿过堆叠44的外围区域14的第二组开口，且开口60是延伸穿过堆叠44的阶梯区域16的第三组开口。
在所展示实施例中，开口56、58及60延伸穿过导电宽阔区34的上部区域42且延伸到所述导电宽阔区的下部区域40中。换句话说，开口56、58及60延伸穿过导电宽阔区34的经导电掺杂半导体材料38且延伸到所述导电宽阔区的金属硅化物(例如，硅化钛)36中。
图11A展示沿着图11的横截面A-A的视图，且展示在沿着水平横截面观看时开口56、58及60可为圆形的(即，圆的)。在其它实施例中，所述开口可沿着所述水平横截面具有其它形状；例如，椭圆形状、矩形形状、正方形形状、多边形形状等。
参考图12，用绝缘材料62给开口56、58及60加衬。绝缘材料62可包括任何适合组合物；且在一些实施例中可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
图12A展示沿着图12的横截面A-A的视图，且展示环绕所图解说明开口60的内横向外围的衬里材料62。
参考图13，利用各向异性蚀刻来穿通经加衬开口56、58及60的底部，且借此在所述开口的所述底部处暴露金属硅化物36。
参考图14，使开口56、58及60延伸到节点18、20及22的导电材料24中。在一些实施例中，图14的处理可被视为是图13的“穿通”步骤的继续，且因此可被视为图解说明穿通经加衬开口56、58及60的底部以暴露导电节点18、20及22的导电第一材料24。
经延伸开口56、58及60穿过材料32，且使材料32成形为卡圈64。此些卡圈紧邻宽阔区34的底部表面35，且直接接触此底部表面。在一些实施例中，卡圈64可被视为包括沿着第一组导电节点(即，导电节点18)的第一组卡圈64a、沿着第二组导电节点(即，导电节点20)的第二组卡圈64b及沿着第三组导电节点(即，导电节点22)的第三组卡圈64c。
参考图15，在开口56、58及60内形成导电材料66。导电材料66可称为第四材料以将其与第一材料24、第二材料36及第三材料38区分开。导电材料66可包括任何适合组合物；且优选地包括与导电材料24相同的组合物。因此，导电材料24及66可共同形成具有从导电节点18、20及22延伸到开口56、58及60的顶部的连续单一组合物的电连接。在一些实施例中，此连续单一组合物可包括钨，基本上由钨组成，或由钨组成。所述连续单一组合物可具有低电阻(高导电率)；且具体来说，可具有比具有两种或多于两种不同组合物的电连接低的电阻。
导电材料66在开口56、58及60内形成导电柱(或支柱)68。在一些实施例中，在存储器阵列区域12内的柱可被视为对应于第一组柱68a，在外围区域14内的柱可被视为对应于第二组柱68b，且在阶梯区域16内的柱可被视为对应于第三组柱68c。在一些实施例中，柱68a、68b及68c可被视为分别延伸穿过堆叠44的存储器阵列区域12、外围区域14及阶梯区域16。
柱68a、68b及68c分别直接接触导电节点18、20及22。
柱68以及环绕此些柱的绝缘材料62可被视为是支柱结构70。此些支柱结构可包含在存储器阵列区域12内的第一组支柱结构70a、在外围区域14内的第二组支柱结构70b及在阶梯区域16内的第三组支柱结构70c。
关于常规处理的问题可为：形成与图15的柱68类似的柱除沿着开口56、58及60暴露金属硅化物36之外，还可暴露多晶硅材料38。因此，来自含硅材料38的硅可不利地并入到柱68中而增加所述柱的一些部分的电阻。此外，硅向柱中的并入可能从导电宽阔区34的邻近区域移除硅，这导致导电宽阔区内的空隙及/或其它缺陷。本文中所描述的处理有利地仅沿着开口56、58及60的侧壁暴露金属硅化物36，且因此来自宽阔区34的材料38的硅未不利地并入到柱68中。
应注意，阶梯区域16的柱68c可仅用于结构支撑，且因此不需要延伸到导电节点22。在常规处理中，与阶梯区域相关联的柱一般不延伸到导电节点。然而，与常规处理相关联的问题可为：形成于阶梯区域内的开口60过度穿透导电宽阔区34，且接着形成于此些开口内的柱有问题地形成与导电宽阔区34下面的组件的电连接。图5到15的处理有利地利用额外导电节点22来陷留与阶梯区域16相关联的柱68c，且可借此避免与延伸到阶梯区域下面太深处的此些柱相关联的问题。
沟道材料72经展示为延伸穿过存储器阵列区域12内的堆叠44。沟道材料72由区域74横向环绕。区域74可包含电荷阻挡材料、电荷存储材料及穿隧材料(即，栅极介电材料)。沟道材料72及周围区域74可共同被视为是沟道材料结构76。
沟道材料72可包含任何适合半导体组合物；且在一些实施例中可包含硅。沟道材料72直接接触导电宽阔区34。在所展示实施例中，沟道材料72经展示为包括在界面73处结合的两个部分。此用以指示堆叠44可包含彼此上下地堆叠的两个叠组78a及78b。所述叠组可相对于彼此单独被处理，使得在第一叠组78a内形成字线层级(下文所描述)，且接着形成及处理堆叠44的第二叠组78b以在所述第二叠组内形成字线层级。本文中所描述的处理通过展示同时经处理的整个堆叠44而简化；但应理解，在一些实施例中，可在顺序地经处理的两个或多于两个叠组当中细分所述堆叠。
图16展示来自图15的构造10的放大区域“D”。图16的区域“D”包含材料32的卡圈64a。图16A展示沿着图16的线A-A的横截面，且展示环绕柱68a的区域80的卡圈64a。图15的其它卡圈类似地环绕相关联柱68的区域。
参考图17，移除第一材料50(图15)以沿着第一层级46留下空隙82。支柱结构70以及沟道材料结构76可在沿着层级46形成空隙之后支撑层级48的绝缘材料52。结构70c是阶梯区域16内的仅有支撑结构。在一些实施例中，阶梯区域16内的结构70c的主要作用是在图17的处理阶段处为层级48提供支撑。在此些实施例中，结构70c可在最终组合件中不具有电功能。
参考图18，在空隙82(图17)内形成导电字线材料84。层级46因此成为导电字线层级，且堆叠44成为交替的绝缘层级48及导电字线层级46的堆叠。在一些实施例中，字线层级46可为NAND字线层级。因此，图18的构造10可为在存储器阵列区域12内包括NAND存储器阵列的集成组合件。此存储器阵列可类似于上文参考图1到4所描述的NAND存储器阵列。可在NAND存储器阵列中利用任何适合数目个字线层级46；举例来说，包含8个层级、16个层级、32个层级、64个层级、128个层级、256个层级、512个层级、1024个层级等。NAND串可沿着沟道材料结构76，其中此些NAND串与对应于导电宽阔区34的源极结构耦合。
在一些实施例中，可省略卡圈64。参考图19到24描述此些实施例的实例。
参考图19，在其中省略卡圈材料32的实施例中，构造10展示为处于继图5的处理阶段之后且与图10的处理阶段类似的处理阶段。
参考图20，利用与上文参考图11所描述的处理类似的处理形成开口56、58及60。所述开口延伸到导电宽阔区34的金属硅化物36中。
参考图21，利用与上文参考图12所描述的处理类似的处理用衬里材料62给开口56、58及60加衬。
参考图22，利用与上文参考图13所描述的处理类似的处理移除衬里材料62的底部区域。
参考图23，使开口56、58及60延伸到节点18、20及22的导电材料24中。由于所述开口的底部在金属硅化物36内，且由于所述开口的侧壁受衬里62保护，因此导电宽阔区34的半导体材料38(例如，硅)未沿着所述开口暴露。在一些实施例中，图22及23的步骤可被视为穿通经加衬开口56、58及60的底部，使其穿通第二材料40，且进入第一材料24。
参考图24，在开口56、58及60(图23)内形成导电材料66以形成支柱结构70的导电支柱68。由于半导体材料38未沿着开口56、58及60暴露(如上文参考图23所描述)，因此支柱68的导电材料66不会被半导体材料改质。因此，导电支柱68直接接触导体节点18、20及22的导电材料24；且在一些实施例中，可为与导电材料24相同的材料，使得单一连续材料从导电节点18、20及22延伸到支柱68的上表面。与包括两种或多于两种不同组合物的材料相比较，此单一连续材料可具有低电阻(高导电率)，这对于与存储器阵列区域12及外围区域14相关联的“带电”连接可为有利的。
图24还展示沿着层级46形成的导电字线材料84及形成于存储器阵列区域12内的沟道材料结构76。因此，图24的构造10可包括与上文参考图18所描述的NAND组合件类似的NAND组合件。
如上文所论述，可存在利用上文所描述的形成支柱结构70的方法解决的两个不同问题。所述问题中的一者与阶梯区域相关联，在于常规架构的柱可在形成所述柱期间有问题地穿通导电宽阔区34。所述问题中的另一者与存储器阵列区域12及外围区域14相关联，在于常规架构的柱可具有高于期望的电阻。所述第一问题可通过在导电宽阔区34下方设置导电节点22以“接住”柱68a且阻止其过度穿透到下伏导电材料中来解决。所述第二问题可通过使柱68a及68b的导电材料66形成为包括与导电节点18及20相同的材料来解决，其中柱68a及68b的此材料直接抵靠导电节点的材料。
在一些实施例中，用以“接住”阶梯区域12的柱68c的结构可设置于导电宽阔区34内，而非设置于导电宽阔区下面。参考图25到32描述此些实施例的实例。
参考图25，构造10经展示处于与上文参考图5所描述的过程阶段类似的过程阶段。然而，与图5的过程阶段不同，不存在设置于阶梯区域16内的导电节点。
参考图26，构造10经展示处于与上文参考图9所描述的过程阶段类似的过程阶段。在区域12及14内在节点18及20上方形成卡圈材料32。然后在节点18及20上方形成宽阔区34。宽阔区34包括金属硅化物材料36及在所述金属硅化物材料上方的半导体材料38。图26的实施例进一步包含在半导体材料38内的止挡结构90。在一些实施例中，结构90可为导电结构，且可称为导电节点(尽管结构90一般将不用于形成“带电”连接)。节点90可被称为第三组节点以与第一组节点18及第二组节点20区分开。
止挡结构90包括止挡材料92。此材料可包括任何适合组合物；且在一些实施例中可包括金属(例如，钨)，基本上由金属(例如，钨)组成，或由金属(例如，钨)组成。因此，在一些实施例中，止挡结构90的材料92可包括与节点18及20的材料24相同的组合物。
参考图27，利用与上文参考图10所描述的处理类似的处理在宽阔区34上方形成堆叠44。
参考图28，利用与上文参考图11所描述的处理类似的处理形成开口56、58及60。开口56及58延伸到导电宽阔区34的金属硅化物36中。开口60延伸到止挡结构90中。
参考图29，利用与上文参考图12所描述的处理类似的处理用衬里材料62给开口56、58及60加衬。
参考图30，利用与上文参考图13所描述的处理类似的处理移除衬里材料62的底部区域。
参考图31，开口56、58及60延伸到节点18及20的导电材料24中，且延伸到止挡材料92中。在所图解说明实施例中，开口60向止挡材料92中延伸的距离比开口56及58向材料36、32及24中延伸的距离短。在其它实施例中，开口60向止挡材料92中延伸的距离可与开口56及58向材料36、32及34中延伸的距离相同；或者开口60向止挡材料92中延伸可比开口56及58向材料36、32及24中延伸地更远。可通过选择用于止挡材料92的适当组合物来调节开口向止挡材料92中延伸的量。同样，可调节止挡材料92的厚度来适应开口60将向所述止挡材料中延伸的距离。
参考图32，在开口56、58及60(图31)内形成导电材料66以形成支柱结构70的导电支柱68。图32还展示沿着层级46形成导电字线材料84，且在存储器阵列区域12内形成沟道材料结构76。因此，图32的构造10可包括NAND组合件。
图32的实施例具有在支柱68a及68b的下部区域周围的卡圈64a及64b。在其它实施例中，可省略所述卡圈。例如，图33展示与图32的构造类似但缺乏卡圈64的构造10。
如先前所论述，在一些实施例中，上文所描述的NAND组合件可在第一层次内，且电路系统28及30可在第二层次内。图34以图解方式图解说明具有彼此上下地垂直堆叠的两个层次的实例性配置。NAND存储器阵列在上部层次100内，且CMOS电路系统在下部层次102内。导电节点18及20在上部层次100内，且与在下部层次内的电路系统28及30电耦合。除两个所展示层次以外，垂直堆叠布置还可包含额外层次。所图解说明层次100及102可在不同半导体裸片(晶片)内，或可在同一半导体裸片内。
上文所论述的组合件及结构可在集成电路内利用(其中术语“集成电路”意味由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块以及专用模块中，且可包含多层、多芯片模块。所述电子系统可为广泛范围的系统(例如，相机、无线装置、显示器、芯片集、机顶盒、游戏、光照、交通工具、时钟、电视、移动电话、个人计算机、汽车、工业控制系统、飞机等)中的任一者。
除非另有规定，否则本文中所描述的各种材料、物质、组合物等可利用现在已知或尚有待于开发的任何适合方法(包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)而形成。
术语“介电”及“绝缘”可用以描述具有绝缘电性质的材料。在本发明中所述术语被视为是同义的。在一些例子中利用术语“介电”且在其它例子中利用术语“绝缘”(或“电绝缘”)可为用以在本发明内提供语言变化，从而在所附权利要求书内简化前置基础，且并非用以指示任何显著化学或电差异。
在本发明中可以利用术语“电连接”及“电耦合”两者。所述术语被视为是同义的。在一些例子中利用一个术语且在其它例子中利用另一术语可为用以在本发明内提供语言变化，从而在所附权利要求书内简化前置基础。
图式中的各个实施例的特定定向仅出于说明性目的，且可在一些应用中相对于所展示的定向旋转所述实施例。本文中所提供的说明及所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，而不管所述结构是处于图式的特定定向中还是相对于此定向被旋转。
所附图解说明的横截面图仅展示在横截面的平面内的特征，且为了简化图式而不展示在横截面的平面背后的材料，除非另有指示。
当结构在上文中被称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可直接在所述另一结构上或者还可存在介入结构。相比来说，当结构被称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在介入结构。术语“直接在…下方”、“直接在…上方”等并不指示直接的物理接触(除非另有明确陈述)，而是指示竖直对准。
结构(例如，层、材料等)可称为“垂直地延伸”以指示所述结构一般从下伏基底(例如，衬底)向上延伸。垂直延伸结构可相对于基底的上表面大体上正交地延伸，或不相对于基底的上表面大体上正交地延伸。
一些实施例包含一种在导电节点上方具有导电宽阔区的集成组合件。所述导电节点包含第一组合物。所述导电宽阔区的底部表面包含是不同于所述第一组合物的组合物的第二组合物。堆叠位于所述导电宽阔区上方。所述堆叠包含交替的第一层级及第二层级。支柱结构垂直地延伸穿过所述堆叠。所述支柱结构中的每一者包含由绝缘衬里横向环绕的导电材料柱。所述导电材料包含所述第一组合物。所述柱中的一或多者延伸穿过所述导电宽阔区以直接接触所述导电节点中的一或多者。
一些实施例包含一种在导电节点上方具有导电宽阔区的集成组合件。所述导电节点包括第一组合物。所述导电宽阔区的底部表面包括不同于所述第一组合物的第二组合物。堆叠位于所述导电宽阔区上方。所述堆叠包括交替的第一层级及第二层级。所述堆叠包含存储器阵列区域、邻近所述存储器阵列区域的阶梯区域及邻近所述存储器阵列区域的外围区域。所述导电节点中的第一组位于所述存储器阵列区域下方。支柱结构垂直地延伸穿过所述堆叠。所述支柱结构中的每一者包括由绝缘衬里横向环绕的导电材料柱。所述支柱结构中的第一组延伸穿过所述存储器阵列区域。所述支柱结构中的第二组延伸穿过所述外围区域。所述支柱结构中的第三组延伸穿过所述阶梯区域。所述支柱结构中的所述第一组的所述柱延伸穿过所述导电宽阔区以直接接触所述导电节点中的所述第一组。
一些实施例包含一种形成组合件的方法。将一构造形成为在导电节点上方具有导电宽阔区。所述导电节点包括导电第一材料。所述导电宽阔区包括在导电第二材料上方的导电第三材料。所述第一材料、所述第二材料及所述第三材料在组成上彼此不同。在所述导电宽阔区上方形成交替的第一层级及第二层级的堆叠。所述第一层级包括氮化硅，且所述第二层级包括二氧化硅。所述堆叠包含存储器阵列区域、邻近所述存储器阵列区域的阶梯区域及邻近所述存储器阵列区域的外围区域。所述导电节点中的第一组位于所述存储器阵列区域下方。将开口形成为延伸穿过所述堆叠且延伸到所述导电宽阔区中。所述开口中的第一组延伸穿过所述存储器阵列区域。所述开口中的第二组延伸穿过所述外围区域。所述开口中的第三组延伸穿过所述阶梯区域。用绝缘材料给所述开口加衬。穿通所述经加衬开口的底部。所述穿通所述经加衬开口的所述底部包含穿通所述第一组的所述开口的所述底部以暴露所述第一组的所述导电节点的所述导电第一材料。在穿通所述经加衬开口的所述底部之后，在所述经加衬开口内形成导电第四材料。在所述经加衬开口内的所述第四材料被配置为导电柱。所述导电柱中的第一组延伸穿过所述存储器阵列区域。所述导电柱中的第二组延伸穿过所述外围区域。所述导电柱中的第三组延伸穿过所述阶梯区域。所述第一组的所述导电柱直接接触所述第一组的所述导电节点。移除所述第一层级的所述氮化硅以留下空隙。在所述空隙内形成导电字线材料。
按照条例，已在语言上关于结构及方法特征较特定或较不特定地描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的手段包括实例性实施例，因此权利要求书不限于所展示及所描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。

Claims (35)

1.一种集成组合件，其包括：
导电宽阔区，其在导电节点上方；所述导电节点包括第一组合物；所述导电宽阔区的底部表面包括是不同于所述第一组合物的组合物的第二组合物；
堆叠，其在所述导电宽阔区上方；所述堆叠包括交替的第一层级及第二层级；以及
支柱结构，其垂直地延伸穿过所述堆叠；所述支柱结构中的每一者包括由绝缘衬里横向环绕的导电材料柱；所述导电材料包括所述第一组合物；所述柱中的一或多者延伸穿过所述导电宽阔区以直接接触所述导电节点中的一或多者。
2.根据权利要求1所述的集成组合件，其中所述第一层级是NAND字线层级，且其中所述第二层级是绝缘层级。
3.根据权利要求2所述的集成组合件，其中所述NAND字线层级包含金属，且其中所述绝缘层级包含二氧化硅。
4.根据权利要求1所述的集成组合件，其中所述导电宽阔区及所述堆叠是在第一层次内；且其中直接接触的所述导电节点中的至少一者与在所述第一层次下方的第二层次的电路系统耦合。
5.根据权利要求4所述的集成组合件，其中所述第二层次的所述电路系统包含CMOS电路系统。
6.根据权利要求1所述的集成组合件，其中所述堆叠包含存储器阵列区域、邻近所述存储器阵列区域的阶梯区域及邻近所述存储器阵列区域的外围区域；其中所述支柱结构中的第一组延伸穿过所述存储器阵列区域，所述支柱结构中的第二组延伸穿过所述外围区域，且所述支柱结构中的第三组延伸穿过所述阶梯区域。
7.根据权利要求6所述的集成组合件，其中所述存储器阵列区域包含彼此上下地堆叠的存储器层级的至少两个叠组。
8.根据权利要求6所述的集成组合件，其中来自所述支柱结构中的所述第一组的所述柱、来自所述支柱结构中的所述第二组的所述柱及来自所述支柱结构中的所述第三组的所述柱在延伸穿过所述导电宽阔区的所述柱中的所述一或多者当中。
9.根据权利要求6所述的集成组合件，其中仅来自所述支柱结构中的所述第一组及所述第二组的所述柱在延伸穿过所述导电宽阔区的所述柱中的所述一或多者当中。
10.根据权利要求1所述的集成组合件，其进一步包括环绕延伸穿过所述导电宽阔区的所述柱中的所述一或多者的区域的卡圈；所述区域紧接在所述导电宽阔区的所述底部表面下面。
11.根据权利要求10所述的集成组合件，其中所述卡圈包括不同于所述第一组合物及所述第二组合物的第三组合物。
12.根据权利要求11所述的集成组合件，其中：
所述第一组合物基本上由钨组成；
所述第二组合物包括硅化钨；且
所述第三组合物包括金属硅化物、金属碳化物及金属氮化物中的一或多者。
13.根据权利要求12所述的集成组合件，其中所述第三组合物包括氮化钛。
14.一种集成组合件，其包括：
导电宽阔区，其在导电节点上方；所述导电节点包括第一组合物；所述导电宽阔区的底部表面包括不同于所述第一组合物的第二组合物；
堆叠，其在所述导电宽阔区上方；所述堆叠包括交替的第一层级及第二层级；所述堆叠包含存储器阵列区域、邻近所述存储器阵列区域的阶梯区域及邻近所述存储器阵列区域的外围区域；所述导电节点中的第一组位于所述存储器阵列区域下方；以及
支柱结构，其垂直地延伸穿过所述堆叠；所述支柱结构中的每一者包括由绝缘衬里横向环绕的导电材料柱；所述支柱结构中的第一组延伸穿过所述存储器阵列区域，所述支柱结构中的第二组延伸穿过所述外围区域，且所述支柱结构中的第三组延伸穿过所述阶梯区域；所述支柱结构的所述第一组的所述柱延伸穿过所述导电宽阔区以直接接触所述导电节点中的所述第一组。
15.根据权利要求14所述的集成组合件，其中所述第一层级包括导电字线材料，且所述第二层级是绝缘层级。
16.根据权利要求14所述的集成组合件，其进一步包括在所述外围区域下方的所述导电节点中的第二组；且其中所述支柱结构中的所述第二组的所述柱延伸穿过所述导电宽阔区以直接接触所述导电节点中的所述第二组。
17.根据权利要求16所述的集成组合件，其进一步包括在所述阶梯区域下方的所述导电节点中的第三组；且其中所述支柱结构中的所述第三组的所述柱延伸穿过所述导电宽阔区以直接接触所述导电节点中的所述第三组。
18.根据权利要求14所述的集成组合件，其中所述存储器阵列区域是NAND存储器阵列区域。
19.根据权利要求14所述的集成组合件，其中所述柱的所述导电材料包括所述第一组合物。
20.根据权利要求14所述的集成组合件，其进一步包括环绕所述支柱结构中的所述第一组的所述柱的区域的第一组卡圈；所述区域紧接在所述导电宽阔区的所述底部表面下面。
21.根据权利要求20所述的集成组合件，其包括在所述外围区域下方的所述导电节点中的第二组；所述支柱结构中的所述第二组的所述柱延伸穿过所述导电宽阔区以直接接触所述导电节点中的所述第二组；第二组所述卡圈环绕所述支柱结构中的所述第二组的所述柱的区域；所述支柱结构中的所述第二组的所述柱的所述区域紧接在所述导电宽阔区的所述底部表面下面。
22.根据权利要求21所述的集成组合件，其中所述导电宽阔区包括在第一区域上方的第二区域，其中所述第一区域包括所述第二组合物，且所述第二区域包括第三组合物；其中第三组导电节点在所述第二区域内；且其中所述支柱结构中的所述第三组的所述柱端接在所述第三组的所述导电节点处。
23.根据权利要求22所述的集成组合件，其中：
所述第二组合物包括硅化钨；
所述第三组合物包括经导电掺杂硅；且
所述第三组的所述导电节点包括钨。
24.根据权利要求21所述的集成组合件，其包括在所述阶梯区域下方的所述导电节点中的第三组；所述支柱结构中的所述第三组的所述柱延伸穿过所述导电宽阔区以直接接触所述导电节点中的所述第三组；第三组所述卡圈环绕所述支柱结构中的所述第三组的所述柱的区域；所述支柱结构中的所述第三组的所述柱的所述区域紧接在所述导电宽阔区的所述底部表面下面。
25.一种形成组合件的方法，其包括：
形成在导电节点上方具有导电宽阔区的构造；所述导电节点包括导电第一材料；所述导电宽阔区包括在导电第二材料上方的导电第三材料；所述第一材料、所述第二材料及所述第三材料在组成上彼此不同；
在所述导电宽阔区上方形成交替的第一层级及第二层级的堆叠；所述第一层级包括氮化硅，且所述第二层级包括二氧化硅；所述堆叠包含存储器阵列区域、邻近所述存储器阵列区域的阶梯区域及邻近所述存储器阵列区域的外围区域；所述导电节点中的第一组在所述存储器阵列区域下方；
将开口形成为延伸穿过所述堆叠且延伸到所述导电宽阔区中；所述开口中的第一组延伸穿过所述存储器阵列区域，所述开口中的第二组延伸穿过所述外围区域，且所述开口中的第三组延伸穿过所述阶梯区域；
用绝缘材料给所述开口加衬；
穿通所述经加衬开口的底部；所述穿通所述经加衬开口的所述底部包含穿通所述第一组的所述开口的所述底部以暴露所述第一组的所述导电节点的所述导电第一材料；
在所述穿通所述经加衬开口的所述底部之后，在所述经加衬开口内形成导电第四材料；在所述经加衬开口内的所述第四材料被配置为导电柱；所述导电柱中的第一组延伸穿过所述存储器阵列区域，所述导电柱中的第二组延伸穿过所述外围区域，且所述导电柱中的第三组延伸穿过所述阶梯区域；
所述第一组的所述导电柱直接接触所述第一组的所述导电节点；
移除所述第一层级的所述氮化硅以留下空隙；及
在所述空隙内形成导电字线材料。
26.根据权利要求25所述的方法，其中所述第四材料是与所述第一材料相同的组合物。
27.根据权利要求26所述的方法，其中所述第一材料及所述第四材料两者均由钨组成。
28.根据权利要求25所述的方法，其包括：
在形成所述导电宽阔区之前在所述第一组的所述导电节点上方形成第五材料，且直接抵靠所述第五材料形成所述导电宽阔区的所述第一材料；所述第五材料是不同于所述第一材料、所述第二材料、所述第三材料及所述第四材料的组合物；
在所述暴露所述第一组的所述导电节点的所述第一导电材料期间使所述第一组的所述开口延伸穿过所述第五材料；所述第五材料作为沿着所述第一组的所述开口的下部区域的卡圈而保留；且
其中所述第一组的所述导电柱具有由所述卡圈横向环绕的区域。
29.根据权利要求28所述的方法，其中所述导电节点中的第二组在所述外围区域下方，且所述方法包括：
与所述在所述导电节点中的所述第一组上方形成所述第五材料同时地在所述第三组的所述导电节点上方形成所述第五材料；
使所述第二组的所述开口延伸穿过所述第五材料以暴露所述第二组的所述导电节点的所述第一导电材料；所述第五材料作为沿着所述第二组的所述开口的下部区域的所述卡圈中的第二组而保留；且
其中所述第二组的所述导电柱具有由所述第二组的所述卡圈横向环绕的区域。
30.根据权利要求29所述的方法，其中所述导电节点中的第三组在所述阶梯区域下方，且所述方法包括：
与所述在所述导电节点的所述第一组及所述第二组上方形成所述第五材料同时地在所述第三组的所述导电节点上方形成所述第五材料；
使所述第三组的所述开口延伸穿过所述第五材料以暴露所述第三组的所述导电节点的所述第一导电材料；所述第五材料作为沿着所述第三组的所述开口的下部区域的所述卡圈中的第三组而保留；且
其中所述第三组的所述导电柱具有由所述第三组的所述卡圈横向环绕的区域。
31.根据权利要求30所述的方法，其中所述在所述第一组、所述第二组及所述第三组的所述导电节点上方形成所述第五材料包括：
使所述第一组、所述第二组及所述第三组的所述导电节点的上表面相对于邻近所述导电节点的绝缘支撑材料的上表面凹陷；
在所述绝缘支撑材料上方且跨越所述凹陷上表面形成所述第五材料的层；
利用平面化工艺来从所述绝缘支撑材料上方移除器所述第五材料，同时在所述凹陷上表面上方留下所述第五材料的剩余区域；所述平面化工艺形成延伸跨越所述绝缘支撑材料及所述第五材料的所述剩余区域的经平面化表面；及
在所述经平面化表面上形成所述导电宽阔区。
32.根据权利要求31所述的方法，其中：
所述第一材料基本上由钨组成；
所述第二材料包括硅化钨；
所述第三材料包括经导电掺杂硅；
所述第四材料基本上由钨组成；且
所述第五材料包括氮化钛。
33.根据权利要求25所述的方法，其中所述穿通所述第一组的所述开口的所述底部会穿孔到所述第一组的所述导电节点的所述导电第一材料中。
34.根据权利要求25所述的方法，其中将所述开口形成为延伸到所述第二材料中，且接着用所述绝缘材料给所述开口加衬。
35.根据权利要求34所述的方法，其中：
所述导电节点中的第二组在所述外围区域下方；
所述导电节点中的第三组在所述阶梯区域下方；
所述导电节点中的所述第二组在所述导电宽阔区下方；
所述导电节点中的所述第三组在所述导电宽阔区的所述第二材料内；
所述导电节点中的所述第二组及所述第三组包括所述第一材料；
所述第二组的所述导电柱直接接触所述第二组的所述导电节点；且
所述第三组的所述导电柱直接接触所述第三组的所述导电节点。
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