IT8319579A1 - Memoria a semiconduttori - Google Patents

Description

DOCUMENTAZIONE

RILEGATA

" MEMORIA A SEMICONDUTTORI "

RIASSUNTO

In una memoria a semiconduttori di sola lettura ? accoppiata a linee di segnali come ad esempio linee di dati, una capacit? parassita indesiderata la quale limita la frequenza di variazione dei segnali. La capacit? parassita prevista per essere comandata mediante una cella di memoria diverr? relativamente pi? grande quando la capacit? di memoria ? resa maggiore. Secondo la presente invenzione,,? impiegato un amplificatore sensore differenziale per amplificare i segnali di dati che vengono letti dalla cella di memoria. Al tempo stesso viene impiegata una cella fittizia per generare un potenziale di riferimento previsto per costituire il ri.fe rimento dell?amplificatore sensore differenziale. Mediante l?impiego della cella fittizia appropriata, l?amplificatore sensore differenziale ? abilitato per amplificare i segnali di dati con una temporizzazione relativamente veloce. Di conseguenza ? possibile realizzare una memoria a semiconduttore/i in grado di funzionare ad alta velocit?

DESCRIZIONE

La presente invenzione rigurada una memoria a semiconduttori la quale ? costituita da un circuito integrato a semi conduttori monolitico e, pi? particolarmente da una cosiddetta memoria di sola lettura (Read Only Memory)?

In questi ultimi anni la richiesta relativa ad una memoria a semiconduttori avente grande capacit? ? aumentata di molto col progresso nella tecnologia dei semiconduttori e nel lo sviluppo delle tecniche applicative dei dispositivi a semiconduttori .

Nel caso debba essere fabbricata una ROM (cio? la memoria di sola lettura) avente una grande capacit?, si devono risolvere dei problemi.

Ad esempio, il numero di celle di memoria da accoppiare alle linee dei dati risulta aumentato con l?aumento della capacit? di memoria. Inoltre, con l'aumento del numero delle celle di memoria aumenta la capacit? parassita indesiderata, suscettibile di accoppiamento alle linee dei dati. Di conseguenza, durante una operazione di lettura dei dati, la veloci t? o frequenza di variazione dei segnali dei dati, che sono alimentati alle linee di dati tramite una cella di memoria se lezionata, ? limitata dalla capacit? relativamente grande del le linee di dati. In altre parole, la capacit? di pilotaggio delle linee di dati tramite la cella di memoria selezionata subisce relativo deterioramento

? Le linee dei segnali come ad esempio le linee di dati subiscono frequentemente allungamento quando si desidera aumentare la capacit? di memoria. In questo caso, poich? le linee di segnale stesse hanno resistenza non trascurabile e poi ch? capacit? indesiderate aventi valori relativamente grandi sono accoppiate alle linee dei segnali , tali linee subiscono ritardi dei segnali relativamente lunghi .

Nel caso in cui si desideri fabbricare un dispositivo a circuito integrato a semiconduttori avente una grande capacit?, ? considerato di ridurre gli elementi circuitali o stra ti di cablaggio o collegamento costituenti il dispositivo a circuito integrato a semi conduttori al fine di ottenere una variet? di scopi , per impedire la riduzione nella resa di fabbricazione provocata da difetti cri stallini di un substra to di semiconduttore, per impedire di aumentare notevolmente l 'area di tale substrato di semiconduttore, e per impedire un eccessivo assorbimento di potenza

Le linee di segnale cos? "ridotte" hanno di per s? stesse resistenze relativamente elevate, cos? . da subire grandi ri tardi dei segnali ?

Al fine di rendere la corrispondente velocit? di una ROM di alta capacit? uguale o superiore a quella di una ROM di bassa capacit?, ? necessario eliminare gli effetti nocivi pr? vocati dalla riduzione relativa della capacit? di pilotaggio delle linee di dati da parte della cella di memoria e dall 'au mento nei periodi di tempo di ritardo delle linee di segnale ? E* desiderabile da vari punti di vista che l' assorb? mento di potenza della ROM abbia ad essere inferiore?

D'altro canto, i di fetti delle celle di memoria determi nano particolari problemi in una ROM di alta capacit??

Nella tecnica precedente, ? ben noto in qualit? di una delle teorie sull informazione, un codice di correzione degli errori il quale sar? in breve chiamato ECO?

Gli inventori della presente invenzione hanno previsto di introdurre in una memoria a semi conduttori un circuito per correggere errori mediante l 'impiego del summenzionato ECO

(il quale circuito sar? in breve chiamato " circuito ECC')?

Perci? uno scopo della presente invenzione ? quello di fornire una memoria a semiconduttori in grado di funzionare ad alta velocit?*

Un altro scopo della presente invenzione ? quello di fornire una memoria a semiconduttori avente un basso consumo di potenza o energia?

Ancora un altro scopo della presente invenzione ? quel-?

lo di fornire una memoria a semiconduttori prevista per miglio rare la resa di fabbricazione?

Un ulteriore scopo della presente invenzione ? quello

; di fornire una memoria a semiconduttori prevista per migliora re la funzione sostanziale del circuito ECC inserito e sempli fi care la struttura del circuito stesso?

Altri scopi della presente invenzione risulteranno chiari dalla descri zione che segue, con riferimento ai disegni Icclusi nei quali :

la figura 1 ? uno schema circuitale a blocchi illui C? strante una ROM secondo una forma di realizzazione della presente invenzione;

le figure 2A, 2B e 2C sono schemi circuitali specifici illu stranti i blocchi circuitali LSA^ , M-ARY-j? ???^ , SA, MPX^ e LSA^ di figura 1;

la fi gura 3 ? uno schema circuitale illustrante un decodificatore di indiri zzi X;

la figura 4 ? uno schema circuitale illustrante un decodificatore di indirizzi Y;

la figura 5 ? vino schema circui tale illustrante un cir cuito ECO;

la figura 6 ? uno schema circuitale illustrante un cir culto OR esclusiva; e

la figura 7 ? un diagramma illustrante le forme d*onda operative dei circuiti delle figure da 2A a 20.

La presente invenzione sar? descri tta dettagliatamente in quanto segue con riferimento a forme di reali zzazione di essa?

La figura 1 ? uno schema a blocchi illustrante una for ma di reali zzazione del caso in cui la presente invenzione sia applicata ad una ROM a maschera.

La ROM rappresentata nella medesima figura ? dotata di quattro matrice di memoria da M-ARY a M-ARY., bench? non si sia limitati a ci?, e ha una capacit? di memoria complessiva di circa 1 megabit. Ciascuna delle matrici di memoria da

M-ARY, a M-ARY. ? costituita da matrici di memoria che sono configurate a 51 2 righe x 608 colonne, e ha una capacit? di memoria d? 31 1 * 296 bit. I blocchi circuitali rappresentati sono ri spettivamente formati in un substrato di semiconduttori tramite la tecnica di integrazione dei circuiti MOS ben nota. In figura 1 , la disposizione dei blocchi circuitali principali ? fatta corrispondere con la disposi zione geometrica effettiva sul substrato di semiconduttore.

I transistor a effetto di campo' a porta isolata (che saranno brevemente chiamati "MOSFET" ) per reali zzare ciascuno dei blocchi circuitali sono del tipo a canale N nel modo ad arricchimento, a meno che non sia diversamente indicato .

Le rispettive matrici di memoria <3a M-ARY^ a M-ARY^ hanno i loro indiri.zzi di riga selezionati tramite decodificato ri degli indiri zzi X indicati da X-DCR^ e X-DCR^ e i loro indiri zzi di colonna selezionati mediante un decodifi catore di indirizzo Y, indicato da Y-DCR ?

I due decodificatori dell ?indiri zzo X, X-DCR^ e X-DCR^, hanno elementi di pilotaggio o driver delle parole , che ri sul teranno evidenti dalla descrizione che segue, e generano 2^ (= 1024) segnali di uscita codifi cati tramite decodificazione dei segnali da AQ a A^ di indiri zzo di ri ga. Il decodi fi catore-X, X-DCR . . ? di sposto ira le due matrici di memoria M-ARY? e

M-ARY^ che sono disposte in corrispondenza del lato sinistro dei disegni , mentre il decodi fi catore-X, indi cato da X-DCR ^ ? disposto tra le matrici di memoria M-ARY^ e M-ARY^ che sono disposte sul lato destro dei disegni . I 51 2 segnali di uscita decodificati generati mediante il decodi fi catore-X, indicato da X-ECR? sono applicati in comune alle matrici di raemoria Jfr-ARY e M-ARY ? Analogamente, i 512 segnali di uscita d_e codi ficati , generati mediante il decodi fi catore-X, X-DCR ^ sono applicati in comune alle matrici di memoria M-ARY^ e M-ARY^?

Il decodificatore di indiri zzo Y, Y-DCR^ , genera 32 sei gnali di uscita decodificati tramite decodificazi one di segnali di indirizzo di colonna da a di cinque hit. Alle matrici di memoria da K-ARY^ a M-ARY^ sono rispettivamente accoppiati multi piatoli da MPX^ a ?.???^ che sono resi operativi per fungere da commutatori o interruttori delle colonne.

Ciascuno dei multiplatori da MPX^ a MPX^ ? alimentato con i 32 segnali decodificati . del decodificatore Y, indi cato da

Y-DCR^ ? Uno ? selezionato da 32 colonne mediante ciascuno dei multi datori da LtPX,, a MPX . ? Poich? ciascuna delle matrici di memoria da K-ARY^ a M-ARY^^a 608 colonne, 19 colonne sono simultaneamente selezionate da ciascuna matrice di memoria in risposta ad un segnale di uscita decodi fi cato-Y.

Secondo la struttura sinora descritta, 38 celle di memoria sono selezionate simultaneamente in risposta ad un segnale di uscita decodifi cato nell 'indirizzo X e ad un segnale di usci ta- decodificato nell 'indiri zzo Y.

In questa forma di : reali zzazione , l'amplificatore sensore SA per amplificare il segnale di informazione (od il segnale di dati ) che ? generato dalla cella di memoria selezionata ? costituito da un circuito differenziale. L'amplificatore sensore SA ? reso operativo per amplificare la differenza di tensione fra il segnale di dati , che ? letto dalla cella di memoria, ed una tensione di riferimento predeterminata. Per far s? che la differenza di tensione, che deve essere ampli f i cata , abbia a corrispondere con precisione ?? contenuto del segnale di dati letto dalla c.ella di memoria e raggiungere un livello desiderato entro un periodo di tempo relativamente breve, la tensione di riferimento non viene impostata ad un livello assolutamente costante .ma ad un livello relativo. In altre parole, la tensione di riferimento vi ene impostata ad un valor? tale da corrispondere al potenziale in corrispondenza della- colonna a cui la cella di memoria selezionata ? accoppiata.

Secondo questa forma di realizzazione, le linee di colonna della matrice di memoria sono alimentate con la tensione di riferimento , bench? ci? non sia limitativo. Al fine di impostare la tensione di riferimento ad un livello appropriato, sono previste matrici di celle fittizie da LSA^ a DSA^ le quali corri spondono rispettivamente alle matrici di memoria da M-ARY* a M-ARY. ? Le matrici di celle fittizie da DSA a DSA . sono accopiate alle linee delle colonne delle corrispondenti matrici di memoria. Le matrici di celle fittizie DSA^ e DSA^ son'o rispettivamente selezionate .tramite i decodificatori di indirizzo X, X-DCR e X-LCR^.

Le matrici di celle fittizie DSA? e DSA_ che sono disposte sul lato sinistro di figura 1 , e le matrici di celle fitti zie DSA^ e 1JSA che sono disposte sul lato destro , sono selezionate alternativamente in risposta al segnale di hit pi? alto A^ dei segnali di indirizzo da AQ a Ag, di 10 bit, bench? non si sia specificatamente a ci? limitati * Le matrici di celle fittizi e DSA^ e DSA^ che sono accoppiate alle ma tri ci di memoria M-ARY ^ e M-ARY^ sono selezionate quando le ri spettive linee di riga delle matri ci di memoria M-ARY^ e M-ARY vengono selezionate tramite il decodificatore-X,

X-DCR^. Viceversa, le matrici di celle fitti zie DSA^ e DSA^ che sono accoppiate alle celle di memoria M-ARY^ e M-ARY^ sono selezionate quando vengono selezionate le rispettive linee ?di riga delle matrici di memoria M-ARY ^ e M-ARY^?

Le rispettive linee di colonne della matrice di memoria K-ARY di figura 1 sono appaiate con le rispettive linee delle colonne della matrice di memoria M-ARY^ ? D'altro canto, il multi platore ?.???^ ? appaiato con il multiplatore MPX^ .

Nell 'operazione di lettura di dati , il medesimo segnale che ? alimentato dal decodi fi catore-Y, Y-DCR^ , al multiplatore ??PX^ ? pure alimentato al multiplatore ????^? Di conseguenza, 1* amplificatore sensore SA ? alimentato con il segnale di da ti che deve essere amplificato tramite uno dei multiplatori MPXL e MPX.,. e con la tensione di riferimento mediante l 'altro multiplatore. Analogamente , le linee delle colonne della ma tri ce di memoria M-ARY^ sono appaiate con le linee delle colonne della matrice di memoria M-ARY^, e i multiplatori MFX^ e HPX^ sono appaiati l 'uno con l'altro. I segnali di dati di 38 "bit, che sono letti dalle 38 celle di memoria selezionate in risposta a uno dei segnali di usci ta decodificati nell 'in dirizzo X e uno dei segnali di uscita decodifi cati nell 'indirizzo Y sono amplificati tramite l 'amplificatore di rivelazione SAe sono alimentati ad un circuito . ECO in modo tale che i loro errori sono corretti tramite il circuito ECC. Nei segnali di 38 bit alimentati al circuito ECC, i 32 bit sono impiegati come segnali di dati mentre i rimanenti sei bit sono impiegati come segnali di parit?. In risposta a ci?, il circuito ECC genera i segnali di dati di 32 bit che hanno i loro errori corretti .

I segnali di informazione (o i dati di uscita) di 32 bit aventi i loro errori corretti tramite il circuito ECC sono alimentati ad un multiplatore LIPXQ, che ? previsto per ridurre il numero dei terminali esterni della ROL?!. I rispettivi 8 bit dei segnali di. dati di uscita di 32 bit sono selezionati tramite l 'azione del rnultiplatore MPXQ. 1 seg

di dati di 8 bit sono alimentati attraverso un buffer di u? scita DOB ai terminali esterni da JDOQ a DO della ROM. Come ri sultato , i segnali di dati di 32 bit del circuito ECC sono trasferiti sequenzialmente quattro volte ai terminali esterni da DOQ a DO^. Per queste operazioni di uscita sequenziali., sono impi egati segnali di indirizzo e A^. La ROM mostra-ta ? dotata di un decodificatore Y, Y-DCR^, per decodifi care i segnali di indirizzo A . e A bench? non si sia specifocatamente limitati- a ci?. Il rnultiplatore MPXQ ha le sue ? perazioni controllate mediante i segnali decodificati che sono generati tramite il decodificatore di indiri zzo Y, Y? DCR^? Di conseguenza, i segnali di dati di 32 bit sono alimentati consecutivamente ai terminali esterni da DOQ <a >in conformit? con il fatto che gli stati dei segnali di indirizzo A? ,_ e

A , di 2 bit sono variati consecutivamente. ?

La ROM rappresentata in figura 1 ? dotata di un buffer di indirizzi ADB. Questo buffer di indirizzi ADB riceve i segnali di indirizzo esterni dajj^ a A^g attraverso i termina li esterni cos? da generare le coppie di segnali di indirizzo interni daan , a0_ a a.1,6,. ??,-a16_ ai livelli vero e falso, che devono essere alimentati ai decodificatori. Il buffer di indirizzi ADB ha il suo funzionamento controllato mediante il segnale

Ce di selezione di tessera che ? alimentato da un circuito di controllo CNT.

Questo circuito di controllo CNT genera il segnale Ce di selezione di piastrina o tessera in risposta ad un segnale di selezione di piastrina esterno CE il quale deve ebsere alimentato ai terminali esterni ? Il circuito di con trollo CNT ? dotato di~an' generatore di segnali , non mostrato, per generare impulsi di precaricamento fi e di generatori di segnali /^-Gen e fi - Gen come risulter? evidente dalle ?. figure

I segnali di indirizzo che sono richiesti dai generatori di segnali interni del circuito di controllo CNT sono alimentati dal buffer di indirizzi ADB.

II generatore di segnali non mostrato per genera re gli impulsi di precari camento fi pu? essere costituito da un circuito per rivelare la variazione del livello di almeno uno dei segnali di indirizzo da A? a k . r e un circuito adat U 1 o

to come ad esempio un circuito generatore di impulsi . Gli impulsi di precaricamento fi Q sono impostati ad un livello alto per un periodo di tempo predeterminato quando i segnali di s_e lezione di piastrina sono alimentati al terminale CE e quando almeno uno dei segnali da AQ a A^ dei segnali di indirizzo da a viene ' variato mentre i segnali di selezione di pia-1 o

strina sono alimentati.

Alle matrici di memoria sono rispettivamente accoppiati elementi di precari camento e risulteranno chiariti dalla descrizione successiva. Le linee di dati (cio? le linee di colonna) delle rispettive matrici di memoria sono ri_ pristinate grazi e al fatto che gli elementi di precaricamento sono attivati mediante gli impulsi di pr e caricamento ? pc . I dati possono essere letti velocemente grazie al fatto che le rispettive linee di dati sono ripristinate forzatamente indipendentemente dai loro livelli precedenti. Gli impulsi di precari camento $ pc sono pure impiegati per ripristinare l'amrplificatore di rileva zi one o sensore.

La ROM secondo tale forma di reali zzazione viene impi egata come un generatore di Caratteri per produrre earat teri cinesi , bench? non si. sia specificatamente limitati a ci?. La configurazione di un carattere viene visualizzata con punti di vi suali zzazione che sono disposti in forma matricia le di 32 righe x 32 colonne, ad esempio. Poich? una lettera richi ede segnali di dati di 32 bit x 32 bit, la ROM di tale forma di reali zzazione pu? memori zzare configurazioni di 1024 caratteri .

Le figure da 2A a 2C rappresentano circuiti specifici delle summenzionate matrici di memoria e dell 'amplificatore sensore

Le matrici di memoria M-ARY? e M-ARY, sono realizzate in modo da avere una struttura sostanzialmente identica? La matrice di memoria M-ARY ha 51 2 linee di parole ^a W_ a V/ ? che sono allungate nella direzione verticale dei di 0 51 1 0

segni * Le 512 linee di parole della matrice di memoria M-ARY ^ sono rese comuni con le 512 linee di parole della matri ce di memoria n-ARY che ? rappresentata nella figura 1 . Analoga -mente, la matrice di memoria M-ARY ha 512 linee' di parole che sono allungate nella direzione verticale dei disegni . Le 512 linee di parole della matrice di memoria I/T-ARY^ sono pure rese comuni con le 512 linee di parole che sono previste nella matrice di memoria MHARY rappresentata nella figura 1 . le rispettive linee di parola sono considerate linee di riga. La matrice di memoria M-ARY ? ha una linea di massa e una linea di dati che sono allungate nella direzione orizzontale dei disegni e che sono disposte alternativamente* Come rappresen tato, la prima linea G?Q ? la linea di massa mentre la seconda linea D&Q ? la linea dei dati. Nei disegni, le rispettive li_ nee di massa sono contrassegnate con il suffisso G mentre le rispettive linee dei dati sono contrassegnate con il suffisso D.

Le linee dei dati possano essere ritenute come co stituenti rispettivamente le linee delle colonne. La matrice di memoria Mr-ARY-]di figura 1 ha le 600 linee delle colonne, come ? stato descritto precedentemente. Nella matrice di memoria KhARY^ di figura 2A, tuttavia, una linea di dati ? fatta corrispondere sostanzialmente a due linee delle colonne, come risulter? evidente dalla descrizione che segue. Di conseguenza il numero delle linee di dati appartenenti alla matrice di memoria Ivl-ARY^ viene impostato non a 608 ma a met?, cio? 304? La ROM pu? essere altamente integrata ri ducendo il numero delle linee di dati ? Le rispettive linee di dati della matrice di memoria M-AHY sono accoppiate attraverso il mul tiplatore MPX a linee di dati comuni CD^ e CD^ e cos? via. Poich? sostanzialmente una sola linea di dati costi tuisce le due linee di colonne, 16 ( cio? 32/2) linee di dati da DaQ a sono fatte corrispondere ad una linea di dati comune, ad esempio CD^?

Nella matrice di memoria M-ARY., MOSFET di memoria da MQ a M sono formati per corrispondere rispettivamente ai nodi delle summenzionate linee di parole e di dati? Ciascuno dei MOSFET di memoria ha la sua porta collegata con la corrispondente linea di parola, il suo pozzo collegato con la cor rispondente linea dei dati e la sua sorgente collegata con la corrispondente linea di massa. Con le linee di dati rispetti ve e le rispettive linee di massa, tranne la linea di massa G&Q che ? disposta in corrispondenza della porzione di estre? mit? della matrice di memoria M-ARY^, sono collegati in comune i pozzi e le sorgenti dei rispettivi MOSFET di memoria, MQ, e cos? via, che sono collegati con una linea di parole identica. Bench? non sia specificatamente a ci? limitati, le linee di massa e le linee dei dati sono costituite da regioni di semiconduttore che sono formate integralmente con le regio, ni di semiconduttore costituenti le sorgenti e i pozzi dei MOSFET di memoria. Ciascuno di questi MOSFET di memoria ha la sua tensione di soglia predeterminata in risposta all ?infor ma zikne "O" o "1"?

Secondo la presente forma di realizzazione, il mulljiplatore I,IPX1 ? costituito da: MOSFET a porta di trasmis sione che sono sostanzialmente frapposti fra le linee dei da ti e la linea dei dati comune; e.MOSFET di.commutazione che sono frapposti fra le rispettive linee di massa e una linea di massa comune CGa? Ad esempio, le linee dei dati da D&Q a ^a-j^ sono accoppiate ad una linea dei dati comune CDQ attraverso MOSFET a Porta ditrasmissione da a S che costituiscono il multiplatore. La linea di dati comune CDQ ? collegata con uno dei terminali di ingresso dell?amplificatore sensore.

D?altro canto, le linee di massa da G _ a G sono collegate con la linea di massa comune Cg& attraverso MOSFET di commutazione da Q ? a Q che agiscono come commututori delle colonne

I MOSFET da S3<U. a SQi] hanno le loro porte rispettivamente alimentate con i segnali decodificatidaCL0 a <?? ?. che sono generati mediante il decodificatore Y-DCR^ dell?indirijs zo Y rappresentato nella figura 1. I segnali decodificati da CQ a sono generati decodificando i segnali di indirizzo da A?_ a AH..? I MOSFET da Q _ a Q ?? hanno le loro porte ali mentate con i segnali decodificati da a ed i segnali decodificati da CL. a C che sono generati da circuiti logici, non mostrati, che sono resi ricettori del segnale di indirizzo A Ef necessario commutare' in modo

il MOSFET di commutazione che e accoppiato alla linea di ma;s sa disposta su un lato della linea di dati che deve essere selezionata, e il MOSFET di commutazione che ? accoppiato al la linea di massa disposta in corrispondenza dell'altro lato di detta linea di dati? E' pure necessario rendere conduttore il MOSFET di commutazione come ad esempio il MOSFET Q - che ? accoppiato alla linea di massa frapposta fra le due linee di dati, quando il MOSFET di memoria frapposto fra detta linea di massa e una delle linee di dati -deve essere selezionato e quando il MOSFET di memoria frapposto fra detta linea di massa e l'altra linea di dati deve essere selezionato? Perci?, ad esempio, il summenzionato segnale decodificato viene preimpostato ad un valore tale da soddisfare la relazione espressa dalla seguente equazione logica (1), mentre il summenzionato segnale decodificato CQ^ ? similmente preimpostato ad.un valore tale da soddisfare la relazione espressa dalla seguente equazione logica (2):

9:n CU.a

15 14 (1);

e

<U *a C,.a

0 14 (2).

Nella figura 2A, le linee di massa che sono disposte aldisopra dellelinee didati rispettive da JJ a p sono aO ai5? selezionate mediante i segnali AND dei segnali decodifi cati da C0 a C ed il segnale di indirizzo interno a

linee di massa che sono disposte al disotto delle rispetti ve liinee di dati da D . a D sono selezionate mediante i segnali AND dei segnali decodificati da 1 a C, c e il segna le indirizzo a

Secondo la presente forma di reali zzazione, le celle fitti zi e da DS&Q a DS^.^ sono rispettivamente accoppia te alle linee di dati . Le celle fittizi e sono reali zzate per avere struttura identica. Nella figura 2A, ? specificatamente rappresentato solo il circuito della cella fittizia DS&Q CO-S? da sempli ficare l ?illustrazione. La cella fitti zia DS&Q ? costruita, bench? non si sia ci ? specificatamente limitati , da: MOSFET e Q 'che sono collegati in seri e l ?uno con l 'altro e i quali sono atti ad essere commutati tramite un segnale di indiri zzo interno a Si ; e da un MOSFET Q s che e collegato in serie con i MOSFET Q ._ e Q, _ e che ? atto ad essere commutato tramite il segnale decodificato CQ.

I MOSFET d1 e Qd,2? sono realizzati per avere le medesime dimensioni di quelle dei MOSFET di memoria della ma trice di memoria, bench? non si sia specificatamente a ci? limitati. Inoltre, i MOSFET e Q sono fabbricati simultaneamente con e nelle medesime dimensioni dei MOSFET di memoria che hanno una bassa tensione di soglia. Di conseguenza, la con duttanza composita di auesti MOSFET Qd,1_ e Qd2-, quando resi co ?n duttori, ? realizzata in modo da avere un valore circa met? di quello della conduttanza del MOSFET avente la bassa tensione di soglia quando quest'ultimo vi ene selezionato . Quelli dei MOSFET di memoria che hanno un'alta tensione di soglia sono mantenuti nei loro stati sostanzialmente conduttori in dipendentemente dal fatto che essi siano selezionati o no.

Di conseguenza, la conduttanza composita dei MOSFET e Qn ^ delle celle fitti zie e realizzata in modo da avere un a

valore maggiore di quella del MOSFET di memoria avente un'alta tensione di soglia quando quest'ultimo vi ene selezionato . In altre parole, la conduttanza composita dei MOSFET Q e ^d2 assume valore intermedio compreso fra la conduttanza del MOSFET di memoria avente la bassa tensione di soglia e la conduttanza del MOSFET di memoria avente l'alta tensione di soglia. Il MOSFET Q della cella fittizia ? previsto per ridurre il consumo di potenza in corrispondenza delle celle fitti zi<e che non devono essere selezionate. Il MOSFET Q ha le sue dimensioni impostate in maniera tale da avere una con duttanza suffici entemente superiore a quella del MOSFET composito fra i MOSFET Q ? Q^ . conseguenza, la conduttanza della cella fittizia nello stato selezionato, cio? la conduttanza fra il nodo di uscita DN della cella fittizia e il pun to al potenziale di massa del circuito ? sostanzialmente ugua le alla conduttanza composita dei MOSFET e Q,_i

Come ? stato descritto precedentemente, i MOSFET 0,,. Q, _ e Q costituenti la cella fittizia sono formati sidi

multaneamente con i MOSFET di memoria. Di conseguenza ? possibi le evitare lraumento del numero delle fasi di fabbricazi e della ROM. Inoltre e possibile fare un tale impiego efficace di caratteristiche ben note della tecnica di fabbricazione dei dispositivi a circuiti integrati a semiconduttori che vi son? poche dispersioni delle caratteristiche fra gli elemen ti circuitali che sono formati simultaneamente* Pi? specifica tamente, nel caso in cui le caratteristiche dei MOSFET di memoria, ad esempio le conduttanze di essi, siano variate dalle dispersioni o simili nelle condizioni di fabbricazione, variazioni similari delle caratteristiche si verificano nei sum menzionati MOSFET e ^ conseguenza, la conduttanza composita dei MOSFET e pu? essere ridotta a circa met? della conduttanza dei MOSFET di memoria aventi la bassa tensione di soglia senza essere sostanzialmente influenzata dalle dispersioni o simili nelle condizioni di fabbricazione. In questo modo ? possibile fabbricare una memoria con elevata resa.

Secondo la presente forma di reazlizzazione, inol_ tre, alle linee di dati sono rispettivamente accoppiati i MO-SFET QpQ> Qp1 di precaricamento e cos? via, che sono atti ad essere commutati dagli impulsi di precaricamento $ ? Questi impulsi di precari camento fi sono generati dal circuito di controllo CNT rappresentato in figura 1 , come ? stato descrit to precedentemente. Gli impulsi di precari camento fi sono impostati , come ? stato descritto precedentemente, al livello alto per un periodo di tempo predeterminato quando i segnali di indirizzo devono essere alimentati dal buffer di indirizzo ADB. 1 circuito di controllo GNT genera pure il segnale C di selezione di piastrina che deve essere alimentato ai circuiti che sono rappresentati nelle figure 3 e 4? Il segnale Cg di selezione di piastrine,viene impostalo ad un livello al_ to in conformit? col fatto che il segnale CE di selezione di piastrina proveniente dall?esterno del circuito integrato IC e a livello alto, ad esempio. Il segnale C di selezione di piastrina cos? impostato viene alimentato al buffer di indirizzi, ai decodificatori e cos? via. Buffer di indirizzi, i decodificatori e cos? via sono attivati in risposta al livello alto del segnale Cg di selezione di piastrina e disattiva ti in risposta al livello basso del medesimo segnale. Perci?, l?eccesso di consumo di potenza della ROM nel suo complesso pu? essere ridotto tramite i controlli dei circuiti rispettivi mediante il segnale Ce di selezione di piastrina.

Nella figura 2B, un amplificatore sensore SA.^Q ? costituito da : MOSPET e di amplificazione del tipo ad aggancio aventi le loro porte e i loro pozzi collegati in croce, e MOSPET Qg e di precaricamento che sono collegati con i pozzi rispettivi dei citati MOSPET Q e Q-.

Grazie al fatto che i MOSPET Qo,- e Q_ ( di precaricamento sono realizzati per avere conduttanze relativamente elevate, i terminali di ingresso e di uscita appaiati dell*-mplificatore sensore SA^Q sono precaricati ad un livello alto tale] quando vengono generati gli impulsi di precari camento ? pc , da essere sostanzialmente uguale alla tensione Vcc di alimeptazione ? I terminali di ingresso e di uscita appaiati dell?amplificatore sensore SA^Q sono mentati con i segnali di uscita che provengono dalle corrispondenti matrici di memoria T/t-ARY^ e M-ARY^ di sinistra e destra, attraverso le linee di dati comuni CD^ e CD^.

Analogamente, l?amplificatore sensore SA^ ? ali_ mentato con i segnali di uscita che provengono dalle matrici di memoria M-ARY., e M-ARY.. attraverso le linee di dati comuni CD . e CD. ?

In ciascuna delle matrici di memoria, l ?operazio ne di scrittura della informazione nel MOSFET di memoria viene condotta, "bench? non si sia specificatamente a ci? limitati , introducendo ioni di impurit? nelle regioni previste per formare i canali dei MOSFET di memoria. In altre parole, la tensione di soglia dei MOSFET di memoria ? determinata dagli impianti degli ioni di impurit?. Nelle regioni formate a ca naie dei MOSFET di memoria che devono avere l ' elevata tensione di soglia, ad esempio, sono impiantati ioni impurit? aventi il tipo di conduttivit? invertito rispetto al tipo di conduttivit? del canale. Nessun impianto di ioni per spostare il valore di soglia viene condotto nelle regioni formate a canale dei M0-SFET di memoria che devono avere la "bassa tensione di soglia.

Di conseguenza, il segnale di "1" o "0" binario pu? essere scritto nei MOSFET di memoria. In questo caso, bench? non si ^ia a ci? specificatamente limitati , la tensione di soglia dei MOSFET di memoria, che ? determinata dagli impianti ionici, e fatta corrispondere al valore 1 del segnale binario. La bassa tensione di soglia dei MOSFET di memoria in cui non sono stati impiantati ioni, ? fatta corrispondei re al valore "0" del segnale binario.

Le operazioni di lettura vengono condotte, come sar? descritto dettagliatamente in seguito, rivelando se i MOSFET di memoria sono resi sostanziaim3nte conduttori o non conduttori, quando essi sono selezionati, mediante la tensione applicata fra le loro porte e sorgenti. In altre parole, le operazioni di lettura corrispondono alla rivelazione del fatto se la conduttanza del MOSFET di memoria selezionato sia alta oppure bassa. Il riferimento per tale rivelazione del livello ? fornito dalle summenzionate celle fittizie, come ? stato descritto precedentemente.

Qui di seguito saranno descritte le operazioni del la ROM cLe]_ tipo a maschera di tale forma di realizzazione.

Si supponga a questo punto che quei segnali fra i segnali decodi ficati generati dal decodifi catori di indirizzo X, X? DCR1 , rappresentati in fi gura 1 , che devono essere alimentati alla linea di parole ?? t ad esempio, siano impostati al livello alto assi eme a quei segnali dei segnali decodi ficati generati dal decodifi catore di indiri zzo Y, Y-DCR rappresentato nella figura 1 , mediante le combinazioni adat te dei segnali di indirizzo da a A^. Con tale presupposto, i MOSFET di trasferimento S , S e cos? via, che sono accoppiati alle linee di dati D _, D c e cos? via, sono resi conduttori mediante l?azione del segnale codificato C^? Perci?, i MOSFET IL? e M, e e M.,- di. memoria, che hanno i loro pozzi collegati alle linee D ,, e .D . *?? dei dati , e le loro porte collegate alla summenzionata linea delle parole sono portati nei loro stati in cui- essi possono essere se.lezionati ?

Mediante il segnale di indirizzo A^ ? determinato quale MOSFET MQ O di memoria deve essere selezionato e qua le fra i MOSFET o deve essere selezionato? Ad esempio, nel caso in cui il segnale di indirzzo interno a^ ? impostato a livello alto in conformit? col fatto che il segnale di indirizzo A^ ? impostato al livello alto, il segnale di uscita decodificato del decodificatore di indirizzo Y, Y-DCR.J, viene impostato in conformit? al livello alto? Di conseguenza, i MOSFET Qa^? di commutazione e cos? via sono resi conduttori per cui le linee di massa G-*, Ga e cos? via sono impostate al potenziale di massa del circuito. Di con seguenza, il potenziale sulla linea V/ delle parole ? applica to fra la porta e la sorgente del MOSFET M di memoria dei due MOSFET MQ e di memoria? In breve, viene selezionato il MOSFET ?,?^ di memoria. E il MOSFET vi ene ^analogamente selezionato dai MOSFET Ivl?^ e ?

Quando vi ene selezionata la linea W delle parole, ! per inci so , nessuno dei segnali decodificati suscettib:L li di innalzare i potenziali-delie linee da w a w arile parole della matrice di memoria. M-ARY^ al -livello alto viene generato dal decodificatore di indiri zzo X, X-DCR2, come ? stato descritto precedentemente? Di conseguenza-, non vi ene s_e lezionato nessuno dei MOSFET di memoria costituenti la matri . ce di memoria ?,?-ARY.,

Qui . di seguito sar? descritta la selezione delle celle fittizie?

Come ? stato descritto precedentemente, la matrice di memoria M-ARY? 1 viene selezionata mediante il livello basso del segnale di indiri zzo pi? alto An - dei segnali di in dirizzo' da AQ a a 10 bit, che sono alimentati al decodi fi catore X? In corrispondenza di tale momento, in conformit? con il segnale di indiri zzo An , il segnale di indiri zzo inter no a^ vi ene impostato al livello alto mentre il segnale di indirizzo a viene impostato al livello basso . Viceversa, la y

matrice di memoria M-ARY^ vi ene selezionata mediante il livello alto del segnale di indirizzo A^ pi? alto ?

Perci?, nel caso in cui i segnali di indirizzo da AQ a A^ sono impostati in modo tale che il MOSFET ?,?^ accoppiato alla linea W delle parole nella matrice di memoria M-ARY pu? essere selezionato, i MOSFET Q e Q delle rispettive celle fittizie costituenti la matrice di celle fittizie DSA^ sono resi conduttori mediante il livello alto del segnale di indirizzo interno a^. Iti. conseguenza, la matrice di celle fittizie DSA^ ? portata nel suo stato selezionabile. In corrispondenza di tale momento , la matrice DSA^ di celle fittizie non ? portata nel suo stato selezionabile poich? il segnale di indiri zzo a ? al livello basso.

Nella presente forma di realizzazione , come ? sta to descritto precedentemente, quelle predeterminate delle rispettive celle fittizie che costituiscono la matri ce di celle fittizie DSA^ nel suo stato selezionabile, sono selezionate.

Al fine di selezionare le linee di dati , pi? specificatamente, i rispettivi segnali decodificati .generati dal decodificatore di indiri zzi Y, Y-DCR^ , sono pure alimentati al MOSFET Qs di ciascuna cella fittizia. Come risultato , nel caso che siano selezionati i MOSFET .M^ , M^ r> e cosi via, collegati alla linea di parole le celle fitti zie DS.^, ES g e .cos? via, che sono accoppiate alle linee di dati D^Q , g e cos? via della matrice di memoriaM-ARY^ sono selezionate in conformit?. Le cel le fittizie accoppiate alle altre linee di dati da DS^ a DS^,. sono lasciate non selezionate. In conseguenza delle capacit? parassita non mostrate, che sono accoppiate alle rispettive linee di dati D^Q, E^-j e cos? via, precaricate attraverso i MOSFET di precaricamento , le capacit? parassite a? coppiate alle linee di dati D^Q, e cos? via non hanno le loro cariche scaricate attraverso le celle fittizie? Per ci? ? possibile eliminare-il deleterio consumo di potenza.

Il MOSFET M di memoria ?realizzato per avere una conduttanza o conduttivit? che pu? essere determinata in conformit? con lfinformazione di memoria fornita, come ? sta to descritto precedentemente. Come risultato, le cariche sul la linea di dati DaQ, che ? stata precaricata tramite il M0-SPET Q^Q di precaricamento, iniziano ad essere rilasciate, quando viene selezionato il MOSFET M di memoria, in confor mit? con l 'informazione che ? stata memori zzata in detto M0-SFET M .

La cella fitti zia DS, ~ che ? selezionata simultanearaente al MOSFET di memoria ha una conduttanza in

memori zzata 1* informazione " 1" e la conduttanza del MOSFET di memoria in cui ? memori zzata l 'informazione "0" , come ? stato descritto precedentemente. Di conseguenza, la carica sulla linea di dati DbU_ che ? stata precaricata attraverso il MOSFET di precaricamento inizia ad essere rilasciata, quando viene selezionata la cella fittizia DS^Q, in conformi t? con la conduttanza di tale cella fittizia.

La figura 7 illustra i comportamenti variabili dei potenziali e in corrispondenza delle summenzionate linee di dati appaiate D&Q e D^Q, col tempo. Nella medesima figura, una linea tratteggiata illustra la variazione di. potenziale della linea di dati D^Q a cui la cella fittizia ? collegata? D'altro canto, una linea a singoli trattini illustra la variazione di potenziale della linea di dati D^Q auando nel MOSFET di memoria viene memori zzata l 'informazione "0" , mentre una linea a doppio tratt?ho illustra la va ri azione di potenziale della linea di dati D?Q quando nel ?.??-SFET di memoria viene memori zzata 1 *inf orinazione /' 111 ?

L'amplificatore sensore SA^Q amplifica la differenza di potenziale fra quelle linee di dati appaiate D ^ e

D ^ cos? da alimentare il suo segnale amplificato a linee di dati comuni DQ ' e D^ ' .

In questo caso, le linee da Da2 a ?1 5 delle linee di dati da D ^ a E della matri ce di memoria M-ARY non hanno selezionate le loro corrispondenti linee di massa. Di conseguenza, il livello di precaricamento delle linee da D&2 a

dei dati ? mantenuto cos? corri' ? cos? da impedire qualsiasi inefficace consumo di corrente.

La linea di dati D&^ vi ene scaricata in risposta al fatto che il MOSFET di memoria ? reso conduttore median te la selezione della linea di parole ad esempio per il fatto che il MOSGET Q . ? conduttore .

Di conseguenza, il deleterio consumo di potenza, che sarebbe provocato qualora la carica della linea dei dati rimanes se non selezionata ? notevolmente ridotto, secondo tale forma di realizzazione.

Come sar? descritto dettagliatamente con riferimento alle figure 5 e 6, nella presente forma di reali zzazi? ne, il segnale binario invertito dal segnale binario che deve essere memori zzato viene scritto nei MOSFET di memoria c? stituenti le matrici di memoria M-ARY^ , al fine di ridurre sia il numero degli elementi costituenti il circuito ECO e il consumo di potenza nel circuito ECO. Pi? specificatamente, nel caso in cui il MOSFET M di memoria della matrice di memoria M-ARY^, ad esempio , deve essere memori zzato col segnale di " 1" binario, vi ene scritto con il segnale di "0" binario che ? invertito dal precedente segnale di " 1" binario . Median te tale operazione di scrittura, un livello corrispondente al segnale binario memori zzato nel MOSFET di memoria ? sempre alimentato dai terminali di ingresso e uscita di sinistra del 1 Amplificatore sensore, indipendentemente da- quale matrice di memoria M-ARY^ o M-ARY^ possa consentire la selezione del proprio MOSFET di memoria. Dai terminali di ingresso e di uscita di destra dell Amplificatore sensore, d Altro canto , ? alimentato un livello che corrisponde al segnale binario invertito da quello summenzionato.

La figura 3 ? uno schema circui tale illustrante le forme di reali zzazione dei decodificatori di indiri zzo-X X-DCR1 e X-DCR2 di figura 1 .

Il decodificatore di indiri zzo-X, X-DCR^ 5 e costatuito da -una pluralit? di decodificatori unitari da UD a UD _ i ouali sono fatti corrispondere uno-a-uno alle lin di parole da V/_ a V/ ? . mentre il decodj.fi catore X-DCRn di indiri zzo X ? costituito da una pluralit? di decodificatori unitari da "UD - a ??) che sono similmenfe fatti corx512 X1023

rispondere uno-a-uno alle linee delle par?le da ?? a ^102 I rispettivi decodificatori unitari da UD^Q a UD sono realizzati con costruzioni mutuamente adenti -che? La figura 3 illustra specificatamente solo il circuito del decodificatore unitario UD _ ?

Nella medesima figura il ? decodificatore unitari UD _ ? costituito da : MOSFET logici da Q . a che sono atti ad essere alimentati con una combinazione predetermina ta dei segnali di indiri zzo da a * aft a a,_ , a? ; un MOSFE di precaricamento che ? collegato fra il pozzo comune dei pri mi due MOSFET ed il terminale di alimentazione V . un MOSFET cc?

di taglio ed un MOSFET Q ^ di uscita che ? atto ad essere alimentato con il segnale decodificato attraverso il MOSFET Qg1 di taglio?

II MOSFET Q2Q di precari camento ha la sua porta a limentata con il segnale di controllo (cio? il segnale di sel( zione di piastrina) Ce, mentre il MOSFET di uscita ha il suo pozzo alimentato con l ?uscita del generatore di segnale ? -G-en?

Questo generatore di segnale 4 -Gen ? reso operativo per generare il suo segnale ad un livello alto in rispo sta ai segnali di indiri zzo da a , a- a a^ , a^ se anche un solo gruppo dei segnali di indiri zzo da

a^ Hanno i loro livelli variati .

L?uscita del decodificatore unitario .UD ? 'sar?

descritta in ci? che segue.

Se tutti i segnali di indirizzoda AQa alimentati ai terminali esterni, ad esempio, sono viariati al livello "basso, i segnali di indirizzo da a^ a a^ che devono essere ge nerati dal "buffer di indirizzi ADB rappresentato in figura 1 sono variati in conformit? al livello basso, mentre i segnali di indirizzo da a^ a a^ sono variati in conformit? al livello alto. Di conseguenza, tutti i MOSFET collegati in parallelo da a Q sono resi non conduttori. Il pozzo comune dei MOSFET da a Q ? impostato al livello di precaricamento, ossia il livello alto, in conseguenza del fatto che tutti tali MOSFET sono non conduttori? Il segnale di livello alto del poz zo comune ? alimentato attraverso il MOSFET Q^ alla porta del MOSFET di uscita Q^ . conseguenza, il MOSFET eli uscita ? reso conduttore.

Quel segnale di uscita del generatore di segnali -Gen che e preimpostato-al livello basso, viene portato al livello alto per un periodo di tempo predeterminato, in conformit? col fatto che i segnali di indirizzo sono variati nel modo summenzionato. Questo segnale di uscita di livello alto del generatore $ -Gen h trasmesso attraverso il MOSFET Q di uscita alla linea delle parole In altre parole, la linea delle parole ? impostata al livello di selezione. Di conseguenza ? possibile selezionare il MOSFET di memoria che ? accoppiato a detta linea delle parole WQ .

Rei decodificatore unitario UD^Q , una capacit? parassita non mostrata esiste fra la porta e la sorgente del MOSFET Q di uscita. Tale capacit? parassita vi ene caricata attraverso il MOSFET di taglio ? Quando l'uscita del generatore di segnali / -Gen viene variata al livello alto dopo che la capacit? parassita ? stata caricata, la linea Vi0 delle parole ha il^suo segnale variato in conformit? al livello alto. Poich? la capacit? parassita agisce sostanzialmente come una capacit? di elevazione, il potenziale di por-_ ta del MOSFET viene elevato per avere un livello sufficientemente elevato, in conseguenza del fatto che la linea WQ delle parole viene innalzata al livello alto. Di conseguen za, la conduttanza del MOSFET di uscita MOSFET Q ^ viene au~ menta ta ad un livello sufficientemente elevato. Il MOSFET Q21 di taglio viene reso automaticamente non conduttore mediante la tensione di elevazione alimentata dalla capacit? parassita, poich? la sua porta ? mantenuta al livello della tensione di alimentazione VCC. Di conseguenza, il MOSFET Q c. \ di taglio a gosce per impedire la scarica della carica della capacit? pa rassita.

Quando l?usci ta del generatore di segnali f$ -Gen viene riportata dal livello alto al livello basso , la linea WQ dlelle parole viene in conformit? abbassata a livello basso attraverso il MOSFET Q

Nel caso in cui almeno uno dei segnali di indirizzo da AQ a ? elevato al livello alto, almeno uno dei MO? SFET da a Q^g del decodificatore unitario UD^Q ? in tal modo reso conduttore. Il pozzo comune dei MOSFET da Q^Q a Q.~ ? mantenuto al livello basso anche se il MOSFET ? re so conduttore dagli impulsi di precaricarnaito Ce. Il MOSFET Q^2 di uscita viene reso non conduttore dal segnale di livello basso sul pozzo comune. Di conseguenza la linea delle parole ? mantenuta al livello basso.

La figura 4 rappresenta una forma di realizzazione del circuito del decodificatore di indirizzi-Y, Y-DCR^ rappresentato nella figura 1.

Questo decodificatore-Y, Y-DCR^ ? costituito da decodificatori unitari da DD y ?O a UD y j15r e da circuiti log ^ici v/vv da LG_ a LG _?

I decodificatori imi tari e i circuiti logici sono reali zzati con costruzioni rispettivamente mutuamente identiche, La figura 4 illustra speci fi catamente le costruzioni del decodificatore uni tari o UD^e del circuito logico LG^.

II decodifi catore . unitario UDyQ ? costituito da: MOSFET logici da a Q^ che sono collegati in parallelo

l 'uno con l'altro e che sono" atti ad essere alimentati con una combinazione predeterminata dei segnali di indiri zzo da ^10* a ai3 * ?13' un Q34 ^ P^ecaricamentophe ? co_l legato col pozzo comune dei primi MOSFET; un MOSFET Q^j_ di taglio e un MOSFET Q^g di uscita che ? atto ad essere alimentato con i segnali decodificati attraverso il MOSFET di taglio. Il MOSFET Q^g di uscita ha il suo pozzo collegato al terminale di uscita del generatore di segnali $ -Gen. Il generatore di segnali ? -Gen ? realizzato con una costruzione simile a quella del generatore / -Gen in modo da generare un segnale di livello alto per un periodo di tempo predeterminato se un gruppo qualsiasi dei segnali di indirizzo da a-jQ? a?_ a a?. t a?. ha il suo livello variato.

10 14 14

I segnali di uscita da CQa ^ dei decodificatori unitari rispettivi di figura 4 sono usati parzialmente come i segnali di selezione dei multiplatori rappresentati in figura 1 e parzialmente applicati alle porte dei MOSFET e Q,Q dei circuiti logici da LG- a LG.,.? I MOSFET Q.,_ e Q_Q dei rispettivi circuiti logici hanno i loro pozzi rispettiva mente alimentati con i segnali di indirizzo a Dalle sorgenti dei rispettivi MOSFET e Q^g di ciascuno dei cir cuiti logici, son? generati i segnali codificati CQ, ^1500 e cos? via, i quali agiscono come le uscite AND.

Ad esempio, se i segnali di indirizzo da a sono variati al livello basso mentre il segnale di indirizzo A"', ? variato al livello alto, allora i segnali di in? dirizzo interni da a^ a a^ e a ?alimentati dai buffer di indirizzo rappresentati in figura 1 sono variati in conformit? al livello basso, mentre i segnali di indirizzo da a a -, e a:, sono variati in conformit? al livello,alto, per cui 13 14

i MOSFET da a Q collegati in parallelo del decodificatore imitario UDy0-"sono resi non conduttori mentre il MOSFET

3o di uscita ? reso conduttore.

In corrispondenza di tale momento, il segnale di livello alto viene generato dal generatore di segnali ^ -Gen mediante le variazioni nei segnali di indirizzo? Questo segna le di livello alto del generatore $X-Gen viene trasmesso alle porte dei MOSFET e Q^g attraverso il MOSFET di uscita del decodificatore unitario UD^Q. Di conseguenza, il MOSFET Q38? reso conduttore. Il segnale di indiri zzo di livello alto alimentato al pozzo del MOSFET Q^g ? alimentato in uscita at traverso il medesimo MOSFET Qgg? In breve , il segnale di usci ta di livello alto ed il segnale decodificato di livello alto sono generati dal decodificatore Y-DGR^ ?

La figura 5 ? imo schema circuitale illustrante una forma di reali zzazione del circuito ECO di figura 1 .

Ili circui to operativo logico ELG risponde ai segnali di lettura da DO, D^* a 1 e da pQ, PQ a P^?

P_ di 38 bit dalle matrici di memoria cos? da formare le sindromi da a per designare i bit di errore da una com"binazione predeterminata di OR esclusive*

I rispettivi bit di controllo di parit? d? P 0 a P di 6 bit dell 'informazione di 38 bit scritti nelle matrici di memoria hanno i loro valori predeterminati mediante i segnali di dati di 32 bit ed una matrice di controllo ir ?

adatta.

La tabella che segue rappresenta un esempio della matrice di controllo :

Tabella 1 Matrice di controllo

\

<v

Nella Tabella 1 , ai bit sono associati identificatori 1 per scopi di riferimento.

La seguente Tabella 2 elenca un esempio specificato dei dati W scritti che devono essere scritti nelle ma tiri, ci di memoria. Nella Tabella 2, per inciso, caratteri da BQ a S31 S?n? associa_ti ai segnali, di dati , mentre caratteri da EPQ a BP^ sono associati ai segnali di parit?.

Tabella 2 ; (W)

I valori dei rispettivi bit di parit? sono determi nati dal fatto che viene fatto riferimento a quei bii dei segnali di dati di 32 bit che devono essere scritti, che sono indicati nella Tabella -1?.? bit di parit? che devono essere determinati -sonoimpostati a valori tali che i valori OR esclusivi dei segnali di bit summenzionati, e bit di parit? che de vono essere determinati assumono il valore "0". In altre parole, i rispettivi bit di parit? sono determinati in maniera tale che i valori OR esclusivi dei bit a cui deve essere fatto riferimento in vista della Tabella 1 assumono il valore

Ad esempio, il bit di parit? BPQ della Tabella 2 viene impostato nel modo seguente? Al fine di impostare il bit di parit? BP^, pi? specificatamente, ? fatto riferimento ai bit di dati da B^ a B^, da B^ a B,^ , e B^ dei bit di dati da B^ a B^'di 32 bit, in conformit? con la prima riga (cio? la sindrome SQ) della Tabella 1. L*0R esclusiva dei bit di dati a cui ? cos? fatto riferimento assume il valore "1" ? In conformit? con ci?, il bit di parit? BP^ assume il valore "1"? In altre parole, lf0R esclusiva fra i bit di dati a cui ? fatto riferimento e il bit di parit? BPQ ? indotto ad assumere il valore "0".

In ci? che segue,' ai dati ? fatto riferimento sulla base delle sindrome da a comparenti nelle righe dalla seconda alla quinta della Tabella 1, per cui i bit di parit? da T3P a BP^, sono determinati in modo da avere i loro vaio-1 . 5 .

ri OR esclusivi ridotti a "0" ?

Nel caso in cui i rispettivi Bit di dati di 32 bit siano impostati per avere i valori della Tabella 2, tutti i bit di parit? da BP_ a BP,. sono indotti ad avere il va-

0 5

lore "1" come h elencato nella medesima Tabella.

Come risulta evidente dalla Tabella 1 e dalle spiegazioni precedenti relative alla medesima Tabella, le equazioni logiche per determinare le sindromi da a S,_ sono espresse dalle seguenti equazioni da (3) a (8):

);.

^

! :

?

)?

5 ).

Per incisa, i simboli @ comparenti nelle precedenti equazioni logiche indicano l'OR esclusiva.

Il circuito operativo logico FLG rappresentato in PLg. 5 ? costituito da circuiti logici non rappresentati per formare sindromi da a S^_ che soddisfano le precedenti equa zioni da (3) a (8). Per inciso, la sequenza delle composizioni OR esclusive della pluralit? di bit pu? essere scelta liberamente. Al fine di determinare i valori OR esclusivi dei quattro bit da a B^, ad esempio, perci? l?uscita BQ ? formata mediante il primo circuito OR esclusivo, e l'uscita ?^ 0 B3 ? formata mediante il secondo circuito OR esclusivo, di modo che queste due uscite cos? formate possono essere ali meniate ad terzo circuito OR esclusivo. Come risulta evidente dai confronti mutui delle equazioni da (3) :.a (8), i vaiori OR esclusivi dei bit da a B , ad esempio , appaiono in clmune nelle equazioni (3 ) e (4) . Il valore OR ?esclusivo dei bit e appare in comune nelle equazioni (3 ) e ( 5) ? Al fine di ridurre il numero dei circuiti logici costituenti il circuito operativo lo?ico ELG, perci ?, *-11 valore OR esclusivo suddiviso fra le equazioni rispettive pu? essere forma to anti cipatamente mediante i circuiti comuni , rispettivamente.

I difetti, che sono stabiliti preliminarmente nel MOSFET di memoria, nel MOSFET di commutazione e nella linea di segnali che deve essere selezionata, e i difetti sostanzia li che sono provocati durante il funzionamento del circuito dalle variazioni indesiderate nelle condizioni operative del circuito? determinano errori nei dati letti che devono essere alimentati al circuito ECC.

Si supponga a questo punto che le celle di memoria in cui devono essere scritti i dati di scrittura W comparenti nella Tabella 2 siano selezionate e che i dati R letti in cor rispondenza di quel momento determinano gli errori che sono elencati nella seguente Tabella 3. In altre parole, si suppone che il settimo bit B^ dei dati R letti sia variato dal valore "0" al valore "1 "?

Tabella 3 (R>

Il circuito operativo logico ELG nel circuito ECO calcola logicamente le sindromi da a .in conformit? con le equazioni da (3) a (8) quando esso ? alimentato con tali dati (R) . Nelle procedure di calcolo per determinare tali sin dromi da a S^, il settimo bit ? impi egato nell ?operasi o ne logica per determinare le sindromi e come risulta evidente dalla Tabella 1 ? In conseguenza del fatto che il se_t timo bit ? variato da "0" a " 1" , le sindromi e S^, rispet? tivamente , assumono il valore 111" ? Non vi ? errore nei bit che devono essere introdotti nelle procedure di calcolo per la determinazione delle altre sindromi S_, S_, S., e S_? .Di conse-O7 2 3 5

guenza, le sindromi S_,, S?, S, e S_, rispettivamente, assumono il valore "0"

Quando i dati di lettura o letti R tabulati in Tabella 3 sono alimentati in usci ta, pi? specificatamente, le configurazioni di bit delle sindromi da a generate median te il circuito operativo logico ELG sono espresse da "010010" .

Tale configurazione di bit diviene coincidente con la configurazione di bit delle sindromi da S a S_ indi canti il set-5 u

timo bit D^ nella matrice di controllo della Tabella 1? In tale matri ce di controllo, pi? specificatamente, la configura zione delle sindromi da S_ o a u nella riga del' bit D? ( ? espressa da "010010" che ? coincidente con la configurazione di bit delle sindromi da a generate dal circuito opera tivo logico * In tale caso si riti ene che le colonne vuote nel la matrice di controllo assumano il valore "0" .

Come risulta evidente dalla Tabella 1 , i rispetti' vi segnali di 38 bit sono impostati con la pluralit? di bit di controllo* I bit di* controllo impostati per un segnale han no una configurazione la quale corrisponde solo a tale segna- . le*

In conseguenza del fatto che la matrice di controllo ? reali zzata con la struttura tabulata in Tabella 1 , la configurazione di bit, che ? costituita dalle sindromi da Sj. a alimentate dal circuito operativo logi co ELG rappresentato in figura 5, corrisponde in modo uno-a-uno alle posi^ zioni dei bit di di dati dT errore dei dati di lettura R*

Le sindromi da S. a generate tramite il circu? -

? 5

to operativo logico ELG sono alimentate o direttamente o tramite invertitori al decodifi catore DCR*

Tale decodificatore DCR ? reso operativo per decodificare le sindromi da a S , cos? da generare i segnali .decodificati indicativi delle unit? d'errore . Il decodifica tore JDCR ? costituito da porte AND? da a le quali sono fattej corrispondere in modo uno-a-uno con i segnali di dati di 32 bit bench? non si sia specificatamente limitati a ci?* Le rispettive porte AND da GQ a "G^ hanno i loro ingressi rispettivi determinati in maniera da rivelare le diverse con figurazioni di bit* Ciascuna delle porte AND genera il livello "0M , a meno che i bit di dati corrispondenti ad essi non siano erronei , e il livello " 1" se tali bit sono erronei * Per esempio, la porta AND G^ genere, il segnale di livello " 1" se il primo segnale unitario (o primo bit) dei segnali di dati di 32 bit ? erroneo, e altrimenti il segnale di livello "O" co me risulta evidente sia dalle connessioni mostrate che dalla matrice. di controllo della Tabella 1 *

Le uscite rispettive del decodifi catore DCR, cio? le uscite delle porte AND da G^ a G^ e i bit di informazione da BQ a B.^ dei dati di lettura R sono rispettivamente alimentati ai circuiti OR esclusivi da EORQ & SOR.^ Questi circu? ? ti OR esclusivi da EOR^ a' EOR^ formano i dati di uscita corretti negli errori da a D^ i quali devono essere alimenta ti al multiplatore IVIPXQ rappresentato nella figura 1 ? Se un errore esi ste nel settimo segnale di dati rappresentato nella Tabella 3, ad esempio, l 'uscita della porta AND Gg assume perci? il valore " 1 " , per cui il settimo segnale letto erroneamente come il summenzionato valore " 1" ? invertito dal valore "1" al valore n0" mediante il circuito OR esclusivo EOR^. In altre parole, il segnale di dati Dg viene corretto al giusto valore#

Per inciso, il circuito EGC secondo tale forma di realizzazione ? abilitato per correggere l?errore di un bit ma disabilitato dal correggere l?errore di due o pi? bit. Nel caso in cui si desideri prevedere tale circuito ECC in grado di correggere l?errore di due o pi? bit, la struttura diviene complessa, e il numero degli elementi aumenta# In questo caso, inoltre, i bit di parit? devono essere notevolmente aumentati.

La figura 6 rappresenta una forma di reali zza zio ne specifica dell ?interno del circuito operativo logico ELG e del circuito OR esclusivo da impiegare per la correzione dje gli errori .

Il circuito OR esclusivo ? costituito da MOSFET da Q ? a Q. . del tipo a canale p e da MOSFET da Q a Q . del tipo a canale n. I MOSFET Q ? e Q _ e i MOSFET Q ? e Q . sono rispettivamente disposti in? serie, e i MOSFET Q e Q , e i MOSFET e sono analogamente disposti in serie. Il no do fra i MOSFET Q _ e Q . e il nodo fra i MOSFET Q , e Q , so no collegati in comune per generare un?uscita OUT. I MOSFET Qn^ e Q hanno le loro porte rispettivamente alimentate con segnali di ingresso a e b e i MOSFET e hanno le loro porte rispettivegnente alimentate con segnali di ingresso a e b.

D?altro canto, i MOSFET Q ? e Q . hanno le loro porte rispettivamente alimentate con i segnali di ingresso a e b, e i MOSFET Q _ e Q ..hanno le loro porte rispettivamente alimentate con i segnali di ingressi b ea.

' Orbene, quando entrambi i segnali di ingresso a e ?b sono a livello alto ("1."), i MOSFET Qn,1 e Qnn2 sono resi conduttori per variare l'uscita.OUT al livello basso ("O")? Quando entrambi i segnali di ingresso a e b sono al livello alto, viceversa, i MOSFET Q .. e Q . sono resi conduttori per variare analogamente l'uscita OUT al livello basso.

Inoltre, quando il segnale di ingresso a (o a) ? al livello basso e il segnale di ingresso b (o b) ? al livello basso, il MOSFET Q , ( o Q .) e il MOSFET Q . ( o Q 0) sono resi conduttori per portare l 'uscita OUT al livello alto. Quando i segnali di ingresso a e b hanno i loro livelli cos? resi coincidenti , l'uscita OUT ? variata al livello basso .

Nel caso di incoerenza, viceversa, l'uscita OUT vi ene innalzata al livello alto . Il circuito OR esclusivo rappresentato ha un piccolo numero (ad esempio 8) di elementi e non consente passaggio di corrente tra la tensione di alimentazione V e il potenziale di massa per cui si pu? avere il vaiitaggio che il suo consumo di potenza ? notevolmente basso. Il circu? to operativo logico ELG del circuito ECO esegue nel suo interno le operazioni logiche che sono espresse dalle precedenti equazioni logiche da (3) a (8) in maniera da formare le sindro

mi da SQ a come ? stato descritto precedentemente? In altre parole una pluralit? delle operazioni OR esclusive sono eseguite nel circuito operativo logico.

Impiegando il circuito OR esclusivo rappresentato in figura 6, come il circuito logico costituente il circu?;

to operativo logico ELG, diviene possibile reali zzare un cir

culto operativo logico avente un numero di elementi relativa mente piccolo e ridurre il consumo di potenza ad un livello relativamente basso ?

Come ? stato descritto facendo riferimento alla

figura 2, inoltre, i dati letti dai terminali di ingresso e

di uscita di sinistra dei rispettivi amplificatori sensori divengono sempre un'uscita fase-positiva D * mentre i dati

letti dai terminali di ingresso e di uscita di destra divengono sempre un?uscita di fase negativa D ' in conseguenza

del fatto che l'informazione invertita vi ene scritta nella

matrice di memoria di destra M-ARY, e M-ARY . ? Perci?, i dati letti dagli amplificatori sensori possono essere alimentati

come essi sono ai circuiti OR esclusivi nel circuito operativo logico ELG in maniera tale che tale circuito ELQ- pu? essere ulteriormente semplificato .

Nel circuito secondo questa forma di reali zzazione, e come ? stato descritto precedentemente,! rispettivi segnali d'informazione e di parit? costituenti un insieme o gruppo di

dati sono estratti dai rispettivi gruppi di memoria ciascuno

dei quali ? costituito dalle 32 celle di memoria (ossia dai MOSFET di memoria) .

Ciascuno dei gruppi di celle di memoria ? cost? tuito dai 32 MOSFET di memoria che hanno le loro porte rispettive collegate ad una linea di parole e i loro pozzi e sorgenti collegati in serie , come risulta evidente dalla figura 2. I MOSFET; sono selezionati ? uno alla volta dai rispet ti vi gruppi di celle di memoria in risposta ai segnali decodificati alimentati dal decodificatore di indiri zzo X, X-DCR? o X-DCR^, ed i segnali decodificati sono alimentati dal deco dificatore di indiri zzo Y, Y-DCR,^ ? In questo caso, gli ordini 0 posi zioni dei rispettivi gruppi di celle di memoria dei MOSFET di memoria che devono essere selezionati sono mutua-? -mente identi ci . In al tr? parole , la pluralit? di segnali costituenti un gruppo di dati sono letti dai MOSFET di memoria 1 quali sono disposti in corrispondenza di ogni 32 di essi e che sono accoppiati alla linea delle parole.

Nella memoria di grande capacit? di tipo a circuito integrato monolitico , generalmente parlando, pu? aver luogo un difetto simultaneamente nella pluralit? di celle di memoria che sono mutuamente adiacenti . Il difetto ? causato dalla incompletezza che ? inevi tahi le nella tecnica di fabbricazione dei circuiti integrati , ad esempio . I film di mascheratura, che sono fatti di fotoriserva per 1 ?aggressione selettiva di pellicole isolanti e/o conduttrici , ad esempio, non sono sempre prodotte in un livello soddisfacente poich? esse sono influenzate nocivamente dalle irregolarit? del lo ro materiale o da polvere non trascuratile. Se i difetti, come ad esempio ruvidit? o fori di vaiolatura indesideratili esistono nella configurazione della pellicola di mascheratu ra trattata, allora essi sono trasferiti alle pellicole isolanti o conduttrici che devono essere lavorate o trattate tramite detta pellicola di mascheratura. Se la pellicola di maschera tura deve essere impiegata per impiantare ioni di impurit?, tali ioni di impurit? possono essere introdotti nella porzione desiderata della superficie del substrato di semiconduttore oppure possono non essere introdotte nella porzione desiderata. Il substra-to di semiconduttore da impiegare intrinsecamente ha un difetto tale, ad esempio un difet to cristallino, da deteriorare le caratteristiche degli elementi di semiconduttore che devono essere formati su di esso.

Nella memoria di grande capacit?, gli elementi di semiconduttore e gli strati di collegamento o cablaggio sono realizzati per avere piccole dimensioni, cos? da garanti-re e levata integrazione. Di conseguenza, una pluralit? di elemen ti circuitali possono essere inclusi nell'area di un difetto.

Per la RDM del tipo a maschera rappresentata nelle figure da 2A a 20, ? possibile commutare i MOSFET commutatori delle colonne S 2,v_J e S Q? 1 , ad esempio, in risposta al se gnale decodificato comune e alimentare le uscite dei TvlO ? SFET commutatori delle colonne S e 5 ai diversi amplilicatori sensori. In questo caso, gli elementi di informazione dei L'IOSFET di memoria e M , ad esempio, possono essere estratti simultaneamente innalzando il potenziale della linea di parole e i segnali decodificati C^ e C^ al livello alto. In questo caso, tuttavia, sono selezionati i MO SFET di memoria adiacenti lfuno all*altro. Perci?, la poss^ bilit? che elementi di informazione di due o pi? bit abbiano ad essere estratti simultaneamente diviene erronea. Se questi due bit devono essere corretti nel circuito ECG, come ? stato descritto precedentemente, allora possono essere richiesti bit di parit?. Per inciso, nel caso del circuito ECC avente capacit? di correzione di 2 bit, il numero dei bit di parit? ? notevolmente aumentato al doppio. Perci?, ci? non ? pratico poich? la capacit? di memorizzazione di dati sostanziale ? in tal modo notevolmente ridotta.

Secondo la presente invenzione, un gruppo di dati che devono essere alimentati al circuito ECC ? costituito dai segnali che sono letti dalla pluralit? di celle di memoria formate in posizioni disperse sulla piastrina di semicondutto. re.

La forma di reali zzazione rappresentata nelle figure da ZA. a 2C sar? qui di seguito descritta come un esempi o. Le celle di memoria adiacenti (ossia i LIOSFET di memoria) , ad esempio i LIOSFET MQ e L? ^ non sono selezionati simultaneamente In conseguenza del fatto che i rispettivi MOSFET commutat delle colonne sono commutati in risposta a segnali decodifica ti diversi , ? possibile estrarre sempre solo l 'informazione di un bit. In conseguenza del fatto che tali gruppi sono for ma"ti in pluralit?, ? possibile estrarre simultaneamente l'informazione di pi? bit* Poich? i gruppi sono realizzati con . strutture simili , sono sempre formati fra due MOSFET di memoria che. devono essere selezionati un numero tale di KOSFET di memoria che possono cos ti tuire un lato di un gruppo* Di conseguenza, la distanza fra i IvlOSFET di memoria che devono essere selezionati ha un valore relati vamente grande. In altre parole, la pluralit? di bit costituenti i dati alimentati al circuito ECO sono estratti dai MOSFEl di memoria che sono formati nelle posizioni disperse sulla piastrina* La plurali t? di celle difettose formate in un modo concentrato sono di_ sperse in -una pluralit? di gruppi di dati . In conseguenza, i bit d'errore inclusi in un gruppo di dati possono essere ridotti all'incirca a 1 bit al massimo. Perci?, anche il circuito ECO avente una. bassa capacit? di correzione degli erra ri (ad esempio capacit? di correzione di 1 bit) pu? corregge re il bit d ' errore. In conseguenza la resa di fabbricazione della memoria a semiconduttori pu? essere notevolmente migliorata.

Nella memoria a semi conduttori secondo la forma di realizzazione rappresentata nelle figure da 2A .a 2C, un numero desiderato dei MOSFET di memoria sono selezionati dal la pluralit? di MOSFET di memoria (cio? le celle di memoria,) accoppiati ad una linea di parole in mani era tale- che un nu mero necessario di bit possono essere alimentati al circuito ECO' mediante l 'unica operazione di indirizzamento. In tal modo l 'informazione pu? essere letta con una velocit? relativamente elevata?

Secondo la presente invenzione, il circuito ECG avente la bassa capacit? di correzione come in ci? che prece de pu? essere impiegato per semplificare la sua costruzione circuitale e ridurre il numero dei bit di parit?. Di conseguenza ? possibile aumentare la capacit? di memori zzazione di dati sostanziale?

La presente invenzione non deve essere considerata limitata alle forme di realizzazione finora descritte*

Nel circuito della forma di reali zzazione rappre_ sentata nelle figure da 2A. a 2C, ad esempio, dei MOSFET costituenti le celle fittizie, i MOSFET Ql4 e possono essere sostituiti dall1 unico MOSFET che ? realizzato per avere lina conduttanza uguale a quella composita di detti MOSFET? Nel caso in cui ? consentito l 'aumento nel consumo di potenza, inoltre , il MOSFET Q pu? essere omesso. In aggiunta, il MO-s

SFET Q pu? pure essere omesso applicando un segnale come ad 5

esempio il segnale di indirizzo a^ a uno dei MOSFET e ? ed un segnale come ad esempio il segnale codificato

all ?altro ? In questa variante non vi ? aumento nel consumo di potenza? Inoltre, l?informazione che deve essere scritta nella matrice di memoria M-?RY e M-ARY pu? non essere invertita. In auesta variante, tuttavia, ? necessario- modifi*-care in conformit? il circuito ECG* Naturalmente il circuito ECO pu? non essere quello rappresentalo nella figura 5?

La presente invenzione pu? essere appli cata non solo ad una ROM a maschera del tipo verticale e ad una ROM programmatole (ad esempio EPROM o EAROM) in aggiunta alla summenzionata ROM a maschera orizzontale ma anche ad una . memoria ad accesso casuale (ossia RAM) ? Inoltre la disposizione della cella di memoria in cui devono essere memorizzati una plurali t? di tot (compresi i tot di parit?) costituenti un gruppo di dati pu? essere resa tale che le celle di memoria siano distanziate alternativamente di almeno una di esse?

Claims (6)

1. R I V E N D I C A Z I O N I

   1 Memoria a semiconduttori comprendente:

   una prima linea di dati a cui sono accoppiate una pluralit? di celle di memoria di sola lettura;

   | una seconda linea di dati a cui sono accoppiate una pluralit? di celle di memoria di sola lettura, detta seconda linea di dati essendo appaiata con detta prima linea di dati;

   un amplificatore sensore differenziale avente una coppia di terminali d'ingresso, uno dei quali ? accoppiato a d?tta prima linea di dati mentre l'altro ? accoppiato a det, ta seconda linea di dati;

   un circuito di selezione per selezionare una delle celle di memoria che sono accoppiate a dette prima e seconda linee di dati;

   una prima cella fittizia resa operativa, quando una delle celle di memoria ? accoppiata a detta prima linea di dati, per determinare un potenziale di riferimento che deve essere alimentato a detto altro terminale diingresso di detto amplificatore sensore differenziale; e

   una seconda cella fittizia resa operativa, quando una delle celle di memoria ? accoppiata a detta seconda linea di dati, per determinare un potenziale di riferimento che d_e ve essere alimentato a detto un terminale d'ingresso di detto amplificatore sensore differenziale.
2. 2. Memoria a semiconduttori secondo la rivendicazio? ne t, in cui ciascuna di dette celle di memoria include un elemento di memoria a semiconduttori atto ad avere una prima o seconda conduttivit? corrispondenti a informazione di me-moria quando ciascuna di esse viene selezionata, e

   i in cui ciascuna di dette prima e seconda celle fittizie include almeno un elemento di semiconduttore ed ? atta ad avere una conduttivit? o conduttanza intermedia fra det-te prima e seconda conduttivit? quando ciascuna di esse ? attivata,

   per cui detto amplificatore sensore differenziale ? alimentato con un segnale ad un livello tale che ? determinato dalla conduttanza o conduttivit? della cella di memo-ria selezionata ed un potenziale di riferimento determinato dalla conduttanza di quella attivata di dette celle fittizie.
3. 3. Memoria a semiconduttori secondo la rivendicazione 2, in cui detta prima cella fittizia ? accoppiata a detta seconda linea di dati, e

   in cui detta seconda cella fittizia ? accoppiata a detta prima linea di dati.
4. 4. Memoria a semiconduttori secondo la rivendicazione 3f in cui ciascuna di dette celle di memoria include un MQSFET di memoria atto ad avere una tensione di soglia alta o <">bassa corrispondente all'informazione di memoria, e

   in cui ciascuna di dette prima e seconda celle fittizie include due MOSFET collegati in serie aventi dimensioni e caratteristiche tali da risultare sostanzialmente identiche a quelle dei MOSFET rispettivamente aventi una bassa ten sione di soglia.
5. 5. Memoria a semiconduttori comprendente:

   I una prima matrice di memoria includente: una pluralit? di celle di memoria di sola lettura ciascuna avente un terminale di selezione, un terminale di uscita e un terminale di riferimento e disposte in forma matriciale; una pluralit? di linee di parole previste per corrispondere rispettivamente alle colonne di dette celle di memoria e accoppiate rispettivamente ai terminali di selezione di detta pluralit? di celle di memoria; una pluralit? di linee di dati previste per corrispondere rispettivamente alle righe di dette celle di memoria e rispettivamente accoppiate al terminali di uscita di detta pluralit? di celle di memoria; ed una pluralit? di linee di massa previste per corrispondere rispettivamente alle righe di dette celle di memoria e rispettivamente accoppiate ai terminali di riferimento di detta pluralit? di celle di memoria;

   una seconda matrice di memoria avente una costruzione la quale ? simile a quella di detta prima matrice di memoria;

   una prima e una seconda linee di dati comuni; un primo commutatore o interruttore delle colonne atto ad essere controllato mediante segnali di controllo di commutazione cos? da accoppiare quella linea della plurali. t?i di linee di dati di detta prima matrice di memoria che deve epsere selezionata a detta prima linea di dati comune;

   un secondo commutatore o interruttore delle colonne atto ad essere controllato tramite segnali di controllo di commutazione corrispondenti ai segnali di^controllo di commutazione citati per primi cos? da accoppiare quella linea della pluralit? di linee di dati di detta seconda matrice di memoria che deve essere selezionata a detta seconda linea di dati comune;

   un amplificatore sensore differenziale avente una coppia di terminali d'ingresso, uno dei quali ? accoppiato a detta prima linea di dati comune mentre l?altro ? accoppiato a detta seconda linea di dati comune;

   una pluralit? di celle fittizie previste per corrispondere rispettivamente alle linee dei dati di dette prima e seconda matrici di memoria e includenti ciascuna: un terminale di uscita previsto per essere accoppiato alla linea corrispondente di dette linee di dati;

   un terminale di selezione previsto per essere alimentato con un segnale di controllo di funzionamento, ed un terminale di riferimento previsto per essere alimentato col potenziale di massa del circuito, dette celle fittizie essendo atte ad applicare il potenziale di riferimento, a cui deve essere fatto riferimento da parte di detto amplificatore sensore differenziale, a quelle corrispondenti di dette linee didati quando esse sono rispettivamente portate nei loro stati operativi; e

   un circuito di selezione includente: una pluralit? di germinali di uscita, previsti per essere accoppiati alle linee delle parole di dette prima e seconda matrici di memoria; una pluralit? di terminali di uscita previsti per essere accoppiati ai terminali di selezione di dette celle fitti- ?? zie, in cui

   il potenziale di riferimento previsto per il riferimento da parte di detto amplificatore sensore differenziale quando viene selezionata una delle celle di memoria di detta prima matrice di memoria, ? generata da quella di dette celle fittizie che ? accoppiata a detta seconda matrice di memoria, mentre il potenziale di riferimento previsto per costituire il riferimento di detto amplificatore sensore differen ziale quando viene selezionata una delle celle di memoria di detta seconda matrice di memoria, viene generato da quella di dette celle fittizie la quale ? accoppiata a detta prima matrice di memoria.
6. 6. Memoria a semiconduttori secondo la rivendicazione 5, in cui .ciascuna di dette celle di memoria include un elemento di memoria ? semiconduttore auto ad avere una prima o seconda conduttanza corrispondenti all?informazione della memoria quando ciascuna di esse viene selezionata, e

   in cui ciascuna di dette celle fittizie include almeno un elemento di semiconduttore ed ? atta ad avere una conduttanza intermedia fra dette prima e seconda conduttanze quando ciascuna di esse viene attivata,

   I per cui detto amplificatore sensore differenziale ? alimentato con un segnale ad un livello tale che ? determinato dalla conduttanza della cella di memoria selezionata ed un potenziale di riferimento determinato dalla conduttanza da quella attivata di dette celle fittizie.

   7. Memoria a semiconduttori secondo la rivendicazione 6, in cui le celle fittizie accoppiate a detta prima matrice di memoria e le celle fittizie accoppiate a detta seconda matrice di memoria sono attivate in modo complementare mediante uno dei segnali di indirizzo che sono alimentati a detto circuito di selezione.

   8. Memoria a semiconduttori secondo la rivendicazione 6, in cui detto circuito di selezione ? atto a generare segna li di controllo per portare parzialmente solo quella di dette celle fittizie accoppiatea detta seconda matrice di memoria che ? accoppiata alla linea di dati che deve essere selezionata tramite detto secondo commutatore delle colonne, nel suo stato operativo, quando devono essere selezionate le celle di memoria di detta prima matrice di memoria, per portare parzialmente solo quella di dette celle fittizie accoppiate a detta prima matrice di memoria che ? accoppiata alla linea di dati che deve essere selezionata mediante detto primo com--mutato re delle colonne nel suo stato operativo quando le cel le di memoria di detta seconda matrice di memoria devono essere jselezionate.

   9. Memoria a semiconduttori secondo la rivendicazione 8, comprendente inoltre una pluralit? .?? elementi di precarica per precaricare rispettivamente le linee di dati di dette prima e seconda matrici di memoria,

   10. Memoria a semiconduttori secondo la rivendicazione 8, in cui ciascuna di dette celle di memoria include un MOSFET di memoria avente una tensione di soglia alta o 'bassa corrispondente a informazione che deve essere memorizzatale in cui ciascuna di dette celle fittizie include almeno un MOSFET.

   11. Memoria a semiconduttori secondo la rivendicazione 10, in cui ciascuna di dette celle fittizie include due MOSFET collegati in serie aventi dimensioni caratteristiche tali da essere identiche a quelle dei MOSFET di memoria aventi rispettivamente le tensioni di soglia basse.

   12. Memoria a semiconduttori secondo la rivendicazione 10, in cui ciascuna di dette celle fittizie include:

   un primo MOSFET avente un elettrodo di porta che deve essere alimentato con uno dei segnali di indirizzo alimentati a detto circuito di selezione; ed un secondo MOSFET aven te un elettrodo di porta che deve essere alimentato con un segnale decodificato ottenuto da detto circuito di selezione, ed un percorso di pozzo collegato in serie con il percorso di sorgente e pozzo di detto primo MOSES!?

   13* Memoria a semiconduttori secondo la rivendicazione 10, in cui la relazione corrispondente fra le tensioni di soglia ;dei rispettivi MOSEET di memoria di detta prima matrice di memoria e l'informazione che deve essere memorizzata ? invertita rispetto a quella di detta seconda matrice di memoria.

   ' 14. Memoria a semiconduttori secondo la rivendicazi? ne 6, comprendente inoltre elementi a commutatore o interrut tore collegati fra le linee di massa rispettive di detta prima e seconda matrici di memoria e il punto di massa del circuito e atti ad essere rispettivamente commutati dal segnale di usdita di detto circuito di selezione, in cui solo le linee di massa corrispondenti alle linee dei dati che devono essere selezionate mediante detti primo e secondo commutatori delle colonne sono accoppiate attraverso detti elemen ti a commutatore o interruttore al punto di massa del circuito.

   15. Memoria a semiconduttori secondo la rivendicazione 14, in cui la linea di massa corrispondente ad una riga delJLe celle di memoria di ciascuna di dette prima e seconda matrici di memoria ? resa comune con quella corrispondente alla riga delle celle di memoria che ? adiacente alla riga di celle di memoria citata per prima.

   16. Memoria a semiconduttori secondo la rivendicazione 6, in cui detto amplificatore sensore differenziale include una coppia di MOSPSI che hanno i loro pozzi e le loro porte accoppiati in croce mutuamente e uno dei guali ha il suo pozzo accoppiato a detta prima linea di dati comune,men tre l'altro ha il suo pozzo accoppiato a detta seconda linea di dati comune.

   17. Memoria a semiconduttori comprendente:

   una pluralit? di celle di memoria disposte in forma matriciale in una piastrina di semiconduttore per memorizzare un gruppo di dati aventi bit di controllo;

   un circuito di selezione per selezionare quelle cel le di detta pluralit? di celle di memoria che sono raggruppate in un gruppo, in risposta ai segnali di indirizzo; e un circuito di codice di correzione degli errori formato in detta piastrina di semiconduttore ed atto ad essere alimentato con un gruppo di dati che sono letti dalle celle di memoria selezionate,

   in cui ciascun gruppo di dati ? memorizzato nella pluralit? di celle di memoria che sono distanziate l'uria dall'altra in grado maggiore di detta una di dette celle di memoria .

   18. Memoria a semiconduttori secondo la rivendicazione 17, in cui ciascuna di dette celle di memoria ? costitu?ta da una cella di memoria di sola lettura

   19?Memoria a semiconduttori secondo la rivendicazio ne 17, comprendente inoltre un circuito di trasferimento per trasferire sequenzialmente i dati corretti negli errori ohe sono alimentati da detto circuito di codice di correzione degli errori.

   20. Memoria a semiconduttori secondo la rivendicazione 9 comprendente inoltre:

   un buffer di indirizzo reso sensibile a segnali di indirizzo per generare segnali previsti per essere alimentati a detto circuito di selezione; e

   un oircuito di controllo per rivelare le variazioni in detti segnali di indirizzo cos? da generare un segnale di controllo per controllare le operazioni di detti elementi di precaricamento ed u? segnale di controllo per controllare le operazioni di detto circuito di selezione,

   in cui detto circuito di selezione ? fatto funzionare sostanzialmente dinamicamente tramite il segnale di control lo che ? alimentato da detto circuito di controllo.

   TITOLO DELL?INVENZIONE

   Dispositivo di memoria a semiconduttori

   SFERA D'AZIONE DELLA RIVENDICAZIONE

   1. Un dispositivo di memoria a semiconduttori comprendente una pluralit? di linee di parola ed una pluralit? di linee di dati in una forma matriciale su una piastrina a semicondut= tori; ed una pluralit? di celle di memoria disposte rispetti= vamente nei nodi tra le rispettive linee di parole e le rispet= tive linee di dati , c a r a t t e r i z z a t o : dal fatto che simboli d'informazione costituenti uno dei dati e simboli sovrabbondanti da essere applicati in conseguenza sono scrit= ti rispettivamente in una spaziatura in almeno ogni altra di dette celle di memoria; e dal fatto che vi ? costruito dentro un circuito ECO che ha una funzione di correzione di un bit per ricevere dett?/informazione e detti simboli sovrabbondanti.

   2. Un dispositivo di memoria a semiconduttori come esposto nella rivendicazione 1, caratterizzato dal fatto che dette celle di memoria sono divise in gruppi in numero tale da cor= rispondere alla somma dei bit (m n) dei simboli d'informa= zione di m bit e dei simboli sovrabbondanti di n bit, che corrispondono a detto uno dei dati, cosicch? detta informazio= ne e simboli sovrabbondanti di detti (m n) bit possono essere prodotti con una operazione identica di indirizzo.

   3, Un dispositivo?di rSemoria a semiconduttori come esposto nella rivendicazione.! o 2 , caratterizzato: dal fatto che dette celle di memoria sono composte di un MOSFET di memoria costituente una ROM; dal fatto che quelli alternati dei fili direzioni di

   disposti in/fila o in colonna sono usati come dette linee di dati, attraverso cui i pozzetti di MOSFET adiacenti di memoria sono comunemente connessi; dal fatto che i rimanenti fili alternati sono usati come linee di messa a terra, attraverso i quali le sorgenti di detti. MOSFET di memoria adiacenti sono connessi comunemente; e dal fatto che :? dette linee di dati e - ' detta linee di messa a terra sono fom ite di MOSFET che selezionano le celle di memoria che son rese ricettive di segnali di decodificatori d?indirizzo che scel= gono la fila o la colonna.

   DESCRIZIONE DETTAGLIATA DELL?INVENZIONE

   La presente invenzione riguarda un dispositivo a memoria a semiconduttori che viene costruito da un circuito integrato da semiconduttori monolitico?

   Come una teoria d?informazione ? oux ben noto nella'tecnica un codice di correzione d?errore (che verr? chiamato breve= mente come "ECC").

   Altri scopi della presente invenzione risulteranno chiari dalla descrizione che segue, con riferimento ai di se gni acclusi nei quali :

   la figura 1 e uno schema circuitale a blocchi illustr?nte una ROM secondo un^ form?_di reali zzazione della presente invenzione;

   Nella stessa figura, vi ? mostrata, bench? non limitativa., la costruzione del circuito della ROM di tipo a maschera, in cui una cella di memoria di circa un megabit ? divisa in quattro gruppi di memoria (M-ARY^ a M-ARY^) ciascuno avente una capacit? di memoria di 512 (file) x 608 (colonne) = 311296 bit. I blocchi maggiori che appariscono nella stessa figura sono sono disegnati in conformit? alla disposizione geometrica effettiva. Inoltre, i rispettivi blocchi sono costituiti da transistor ad effetto di campo del tipo a porta isolata (che verranno chiamati brevemente 3M0SFET"), che sono formati ri= spettivamente su un substrato di semiconduttore con la tecnica ben nota del circuito integrato a semiconduttori.

   Per semplicit? di spiegazione, i MOSFET saranno

   MOSFET ad N canali del tipo ad accrescimento a meno che speci= floamente designati.

   Alle linee che selezi'onand indirizzi di fila (cio?, le linee di parole) dei rispettivi gruppi di memoria M-ARY^ ad M-ARY^, vi sono applicati con i rispettivi decodificatori di X (che agiscono inoltre come piloti di parole) X-DCR^ ed X-DCR^ 2^0 _ 1024 specie di segnali d?uscita decodificati che sono generati sulla base di segnali d'indirizzo di fila AQ a , Di ouesti, le 512 specie di segnali d?uscita decodificati generati dal decodificatore di X S-DCR^ sono applicati coirne nemente ai grupni di memoria di sinistra M-ARY^ ed ffi-ARY^. D?altra parte, le 512 specie di segnali d'uscita decodificati generati dal decodificatore di X X-DCR^ sono comunemente ap= plicati ai gruppi di memoria di destra M-ARY^ ed M-ARY^.

   Il decodificatore di Y^ Y^-DCR genera 32 specie di segnali d'uscita decodificati in risposta a segnali d?indiriz= zo di colonna A-^Q S??^14" ? stato descritto sopra, i rispettivi grupni di memoria M-ARY^ ad M-ARY^ hanno 608 colon= ne cosicch? un multiplatore agente come un commutatore di co= lonna .

   e costruito in modo tale che possono essere scelte con= temporaneamente 19 colonne in risp?sta ad un segnale d'uscita decodificato.

   Come conseguenza le 38 celle di memoria sono scelte in risposta ad un segnale d'uscita di X decodificato e ad un se= gnale decodificato d'uscita di Y.

   Nella presente realizzazione, un amplificatore sensore SA per leggere l'informazione della cella di memoria scelta ? costituito da un ci?cuit3 differenziale cosicch?, ornando le celle di memoria dei gruppi di memoria di cinistra M-ARY^ e M-ARYg sono scelti, una matrice di cella fittizia disposta a destra per generare la tensione di riferimento perci? pu? essere scelta mentre, quando le celle di memoria dei gruppi di memoria di destra M-ARY^ ed M-ARY^ sono scelti, pu? essere scelta una matrice fittizia di cella simile alla precedente e disposta sul lato sinistro.

   Come conseguenza, il segnale d'uscita del decodifica= tore d'indirizzo Y effettua selezioni simultanee delle corri= spondenti colonne di sinistra e di destra, e selezioni alter= native dell?una o l'altra delle matrici fittieie di celle in risposta al primo segnale A di bit significativo dei segnali d'indirizzo di X.

   T pezzi d?informazione, che sono letti dalle 38 memo= rie designate da un segnale d'uscita decodificato di X ed un segnale d'uscita decodificato di Y, sono alimentati simulta= neam'ente al circuiti di ECC attraverso il'amplificatore senso= riale SA cosicch? la correzione d'errore ? effettuata. Qi que= sti pezzi d'informazione letti, ? usata l'informazione di 32 bit come un segnale d'informazione, mentre ? usata l'informa= zione di 6 bit come un segnale sovrabbondante ( 0 di parit?).

   La summenzionata ROM costituisce un generatore di modello di carattere cinese che ha il suo proprio carattere composto di 32 punti x 32 punti, bench? non limitato speci?tl= mente a questo. Di conseguenza la ROM pu? fgBSP fatta memorizzare 1024 caratteri.

   Allo scopo di ridurre il terminale esterno, i segnali d'informazione di 32 bit (cio?, i dati d'uscita), che hanno i loro errori corretti dal circuito di ECO, sono derivati fuori 8 bit ner 8 bit quattro volte attraverso il buffer d'uscita con l'azione del multiplatore. Seggali d'indirizzo A^,. ed A^g sono usati per quell'operazione d?uscita sequenz&a> le. Specificamente, questa operazione d'uscita seouenziale ? condotta controllando il multiplatore mediante il circuito del decodificatore di Y^ che ? reso ricettivo dei segnali d'indirizzo ?I5 ~16?

   La figura 2 mostra un circuito di realizzazione spe= cifico del gruppo di memoria d dell'amplificatore sensoriale.

   Nella stessa figura, i gruppi di memoria di sinistra sono formati con 512 linee di parole W a W__-, nella dire= zione verticale, che sono usati comunemente nei gruppi di memoria M-ARY^ ed M-ARY^. D'altra parte, i gruppi di memoria di destra son formati con 512 linee di parole W___ a W.___

   51^ luo nella direzione verticale, che sono usati comunemente nei gruppi di memoria M-ARY^ ed M-ARY^.

   Nelle stessa figura, d'altra parte, i gruppi di memo= ria di sinistra e di destra sono disposti alternativamente con linee di messa a terra e linee di dati nelle direzioni orizzontali. Bench? non limitata specialmente, una linea di dati GQ ? formata come una prima linea, ed una linea di dati DQ ? formata come una?seconda linea. Susseguentemente, le

   linee sono disposte alternativamente in modo da avere simil= mente una linea di messa a terra G^ ed una.linea di dati D^.

   I nodi tra le linee di parole e le linee di dati sono formate rispettivamente con MOSFET di memoria a Specificamente, questi MOSFET a hanno le loro porte collegate con le linee corrsipondenti di parole, i loro pozzetti collegati con le linee di dati corrispondenti, e le loro sorgenti collegate con le linee di messa a terra corrispon= denti. Come conseguenza, eccettuando la linea di messa a ter= ra GQ alla porzione estrema, per esempio, con una linea di

   dati DQ e cos? via, e l'una linea di messa a terra G^ e cos? via, vi sono connessi comunemente i pozzetti e le sorgenti dei MOSFET di memoria ed e cos? via, ed ed che sono rispettivamente differenti per la stessa linea di parola.

   Bench? non specialmente limitative, quelle linee di messa a terra e le'linee di dati fanno uso delle regioni di semicondut= tori che sono formate integralmente con le regioni di semicon^ duttori costituenti le sorgent-i ed i pozzetti dei MOSFET di memoria.

   Le linee di dati Du~ a D1 ico sono rese comuni attraverso i MOSFET di porta di trasmissione SQ ? g , che costituiscono il multiplatore agente da commutatore di colonna, e sono col= legate con un terminale d?ingresso dell'amplificatore sensoriale.

   D'altra parte, le linee di messa a terra GQ a G^,_ sono collegate al potenziale di terra attraverso i MOSFET di commu= tazione Q? a Q_c agenti da commutatori di colonna,

   I MOSFET SQ a S^ hanno le loro porte alimentate ri= spettivamente con segnali decodificati a che sono for= mati dal decodificatore d?indirizzo Y^ (bench? non mostrato).

   I segnali decodificati CQ a son formati in risposta ai segnali d?indirizzo A^Q ad A.^.

   D?altra parte, i MOSFET a Q^,. hanno le loro porte alimentate con segnali decodificati a che son forma= ti da un circuito logico reso ricettivo dei segnali deeodifi= cati CQ a e del segnale d?indirizzo A_^ . Per esempio, il segnale decodificato C^,_QQ ha una relazione come ? espressa dalla seguente equazione logica (l), ed il segnale decodifi= cato similmente ha una tale relazione come ? espressa dal= la seguente equazione logica (2) :

   C1500 = 30,ai4 - (1);

   C15,a14

   C01 ?0 ? a14 ?1 ? ??4 (3) .

   Qui, nelle equazioni logiche precedenti (l) e (2), i simboli . indicano una moltiplicazione logican ed i simboli indicano una somma logica. Inoltre, i caratteri 0?, C_ e C_ 0 1 15 indicano rispettivamente i segnali decodificati, ed i caratte= ri a]_4 ed ai4 indicano rispettivamente i segnali di indiriz= zo che son formati stilla base del segnale d?indirizzo

   Nel caso che le linee dismessa a terra laterali superiori debbano essere scelte per le linee di dati DQ a Dpj-, pi? sono usate

   specificamente, /le moltiplicazioni logiche tra Quei segnali decodificati di selezione C_ a C__ ed il segnale d'indirizzo ?

   a... . Nel caso che debbano essere scelte le linee di messa 14

   a terra laterali inferiori, d'altra parte, sono usate le mol= tiplicazioni logiche tra auei segnali decodificati di selezio= ne C_ a C__ ed il segnale d'indirizzo a-,..

   Inoltre, le rispettive linee di dati DQ a sono dotate di celle fittieie che sono composte rispettivamente dai MOSFET a Q^.

   Le costruzioni delle celle fittizie sono rappresentate, come mostrato, dai MOSFET a Q^.

   Inoltre, le rispettive l?nee di dati D^a sono dota= te di MOSFET di precarica Qp^ a che son resi ricettivi di un impulso di precarica /p^?

   Le costruzioni fin qui descritte sono applicate simile mente ai gruppi di memoria di destra.

   L?impulso di precarica /p^ ? generato nella presente realizzazione da un circuito di controllo, bench? nonnsia specialmente limitativo a questo. Specificamente, il circuito di controllo genera il segnale ^pc d'impulso di precarica di alto livello quando il segnale d'indirizzo generato dal buffer d'indirizzo ADB ? variato.

   TI circuito di controllo inoltre genera un segnale C^ di scelta -di piastrina il quale verr? descritto qui in se= guito con riferimento alle figure 3 e 4. Specificamente, il circuito di controllo genera il segnale C0 di scelta della piastrina di alto livello quando un segnale CE di scelta di piastrina dall?esterno dell?IC assume un alto livello, per esempio. Quel segnale C di scelta di piastrina viene alimen= tato al buffer d?indirizzo, al decodificatore e cos? via, per esempio. Questi buffer d?indirizzo e decodificatore e cos? via sono portati nei loro stati attivi, quando il segnai le C di scelta di piatrina ? all?alto livello, e nei loro e

   stati inattivi ouando lo stesso segnale Ce ? al basso livello. Quindi, ? possibile ridurre il consumo inutile d'energia.

   D?altra parte, l?amplificatore sensoriale ? composto?da: MOSFET DEAMPLIFICAZIONE DEL TIPO AD AGGANCIO Q, e Qc, che hanno le loro porte e pozzetti accoppiati incrociati; e i MOSFET di precarica Qg e che sono collegati rispettivaman^ te con i pozzetti del primo.

   L'amplificatore sensoriale avente la costruzione summenzio= nata ha !.. suoii:fe?r?i?&l? d'ingresso e d?uscita accoppiati alimentati con i segnali d?uscita che vengono dai gruppi di memoria corrispondenti dinistri e destri.

   I gruppi di memoria, che sono cosituiti dalle linee di messa a terra GO a G-ic e d?lie linee di dati D_ a D disposte affiancate nelle direzioni verticali sono raggruppa^ te in un gruppo in iripdo che i grupni di memoria M-ARY^ ad M-AJT!f^ siano costituiti rispettivamente di 19 gro ppi? Di conseguenza, sono provvisti i 38 amplificatori sensoriali, perch? ciascuno ? provvisto per ognuno dei corrispondento gruppi accoppiati, cosicch? i segnali d?uscita letti sono 38 bit DQ* a D^ ' ? PQ a Pj. (o DQ? a D^^'e PQ a ?^ )?

   I MOSFET connessi in serie e costituenti la cella fittizia son fatti rispettivamente dai MOSFET che hanno la stes= sa dimensione come i MOSFET di memoria. Di conseguenza, ouan= do sia il MOSFET di memoria, che ? memorizzato con tale infor= e sia

   inazione essendo reso conduttivo se scelto,/la conduttanza composta del MOSFET ? Q2 della cella fittizia assume un valore met? di quello del MOSFET di memoria scelto.

   Al contrario, quando il MOSFET d? memoria da essere scel= to ? scritto con informazione tale che provoca uno stato di inconduzione, la conduttanza composta dei MOSFET di celle fit= tizie e assume un valore pi? alto di duello del MOSFET di memoria scelto.

   Incidentalmente, il MOSFET della cella fittizia ? provvista in modo da impedire che venga consumata energia in tale cella fittizia in quanto non occorre che sia scelta, ed ha la sua porta alimentata con il segnale decodificato che ? usato quando deve essere scelta la linea di dati accoppiata a quella cella fittiaia. Inoltre, quel MOSFET ha la sua dimensione impostata in ijtiodo che la sua conduttanza quando esso ? conducente possa essere abbastanza pi? alta della conduttanza composta dei MOSFET e Q^. Come conseguenza, la conduttanza della cella fittizia, quando ? scelta Questa cella, cio?, la conduttanza tra il nodo d?uscita DN della cella fittizia ed il punto di potenziale di terrabdel circui= to diventa sostanzialmente eguale alle,conduttanza composta dei MOSFET Q e Q .

   D?altra parte, poich? i MOSFET a costituenti la cella fittizia possono essere formati contemporaneamente con i MOSFET di memoria, non viene aumentata nessuna fase di produzione. Grazie alla formazione simultanea, inoltre, la caratteristica similare di esperienza dei . .1 Q

   /MOSFET Q e Q2 varia nel caso che le caratteristiche dei MOSFET di memoria, per esempio, le loro conduttanze sono variai tedalle dispersioni delle condizioni di produzione, per esempio. Di conseguenza, la conduttanza composta dei MOSFET (?! e ?2 pu? essere ridotta di circa la met? della conduttanza dei MOSFET di memoria, che sono resi selettivamente conducenti, senza essere influenzati dalle dispersioni dell^bond?zioni DI PRODUZIONE 0 SIMILI. Come conseguenza, ? possibile fornire una memoria che abbia un alto rendimento.

   Incidentalmente, l'operazione di scrittura dell?infor= mazione ? condotta nei MOSFET di memoria, bench? non special= mente limitativo, o impi antando ioni nelle regioni, che debbono essere formate eon i canali dei MOSPET di memoria oppure no. Per esempio, il segnale binario "1" o "0? posso= no essere scritti nei MOSPET di memoria o impiantando ioni d?impurit? del tipo di conduzione inversa del tipo di canale dei MOSPET di memoria oppure no, per esempio. In questo caso , lo stato, in cui la tensione di soglia dei MOSPET di memoria ? innalzata dall*impiantazione di ioni, corrisponde al valore di "1" del segnale binario, mentre lo stato, in cui la tensione di soglia dei MOSPET di memoria ? mantenuta ad un basso livello senza 1?impiantazione di ioni^ corrispondono al valore "O? del segnale binario.

   L'operazione di lettura viene condotta, come sar? descritto dettagliatamente in seguito, rivelando 36 i MOSPET di memoria sono resi sostanzialmente conduttori ? non conduttori, quando esei-??no selezionati, mediante la tensione, tK?r?yincK.K??mxxAfc TsXettvaasx. ?applicata fra lora porte e sorgenti. In aitre .parole, -le "operazioni di lettura

   ? condotta rivelando se la conduttanza del MOSPET di memo= ria scelta sia alta o bassa. Il riferimento per questa rive= lazione ? formato con la cella fittizia.

   Qui di seguito saranno descritte le operazioni della ROME del tipo a maschera di tale forma di realizzazione.

   In risposta ai segnali d'indirizzo AQ ad ?^ ? il decodifi= catore di X genera un segnale decodificato tale da scegliere i gruppi di memoria sinistri, per esempio, come un segnale decodificato da innalzare la tensione della linea di parole

   WQ al livello alto cosicch? il MOSPET di trasferimento SQ

   ? reso conduttivo da quel segnale decodificato nel caso

   il decodificatore di tY^ genera il segnale decodificato di alto livello, per esempio. Come conseguenza, i MOSFET di me= moria ed che hanno i loro pozzetti accoppiati alla linea di dati DQ accoppiata al terminale d?uscita/ingr?sso dell?amplificatore sensoriale attraverso ouel MOSFET di tras= ferimento S^ e la loro porta accoppiata alla linea di parole.

   Mediante il secale di indirizzo A ^ ? determinato che sia scelto quale MOSFET o di memoria? Ad esempio nel caso in cui il segnale di indirizzo interno a14 abbia una tensione a livello alto in modo che il segnale di indirizzo A^ ?? ~?"^ >

   generato dal primo segnale d?indirizzo ha la sua tensione al livello alto, il decodificatore di genera il segnale deco= dificato al livello alto. In questo segnale decodificato, il MOSFET di commutazione ? portato nel suo stato di cort= duzione cosicch? la linea di messa a terra G^ ? fatta avera il potenziale di terra del circuito. Come conseguenza, i due MOSFET di memoria, il MOSFET di memoria ? alimentato con il potenzi?le della linea di parole tra la sua porta e la sorgente cosicch? esso viene scelto.

   A auesto momento, incidentalmente, nei gruppi di memoria di destra, il decodificatore di X non genera un tale segnale decodificato in modo da innalzare le tensioni delle linee di parole in esso formate al livello alto cosicch? i MOSFET di memoria costituenti i gruppi di memoria di destra non vengono scelti.

   Qui di seguito sar? descritta la selezione delle celle fittizie?

   Come ? stato descritto*in precedenza, nel caso sia scelto il desiderato MOSFET di memoria dai gruppi di memoria di si= nistra, il primo segnale d?indirizzo significativo dei se= gnali d'indirizzo A_ ad A da essere alimentati al decodifica= tore di X ? fatto avere il livello basso, per esempio, cosic= ch? un segnale d?indirizzo A^ da essere generato in conformi= t? con quel segnale d'indirizzo A ? fatto avere il livello alto mentre un segnale d'indirizzo A ? fatto avere il livel= lo basso?Nel caso che sia scelto il MOSFET dai grupoi di memo= ria di destra, al contrario, il primo segnale d?indirizzo si= gnificativo A ? fatto avere l'alto livello cosicch? il segna= le d'indirizzo a^ ? fatto avere il livello basso mentre il segnale a ? fatto avere il livello alto.

   Come ? stato descritto in precedenza, perci?, in caso che sia scelto il MOSFET di memoria dai gruppi di memoria di sinistra, i MOSFET e delle celle fittizie rispettive costituenti le matrici di celle fittizie di destra son porta= ti nei loro stati di conduzione cosicch? ouelle matrici di cel= le fittizie di destra son portate ai loro stati selezionabili. In questo momento, le matrici di celle fittizie di sinistra non sono portate nei loro stati selezionabili perch? il seg3ffia= le d'indirizzo a ? al livello basso.

   Allo scopo di ridurre il consumo d?energia, la presente realizzazione ? costruita in modo che una cella fittizia rossa essere scelta per un amplificatore sensoriale da quelle ma= trici di celle fittizie di destra che sono nei loro stati selezionabili. Allo scopo di scegliere la linea di dati, pi? specificamente, il segnale decodificato generato dal decodifi= catore di ? alimentato al MOSFET di ciascuna celle fit= tizia. Con questo, la cella fittizia accoppiata alla linea di dati DQ formata nei grupni di memoria di destra h selezionata mentre le celle fittizie accoppiate alle altre linee di dati a D_^ non sono selezionate. Delle rispettive capacitanze parassite delle linee di dati D^ a D.^ , che sono state pre= caricate attraverso i MOSFET di precarica, quindi, le capaci= tanze parassite delle linee di dati D, a D__ non sono scari= cate attraverso le celle fittizie cosicch? pu? essere eliminai to il consumo inefficace d'energia.

   Il MOSFET , che ? scelto come in precedenza, ha conduttanze differenti in conformit? alla sua informazione di memoria. Come conseguenza, quella capacitanza parassita della linea di dati DQ , che e stata precprieata attraverso il MOSFET di precarica viene scaricata in confora it? con l'informazione che ? memorizzata nel MOSFET di memoria M^.

   In conformit? con questa scarica, inoltre, il livello nella linea di dati D^ ? abbassato.

   In cuesto momento, la cella fittizia cos? scelta ha una conduttanza tra la conduttanza di quando l'informazione memo= rizzata nel MOSFET di memoria,come ? stato descritto in prece= -denza , ? al livello "1"?e la conduttanza di quando lo stes= so MOSFET ? memorizzato con l'informazione al livello "0".

   Di conseguenza, la capacitanza parassita della linea di dati DQ, che ? stata precarieata attraverso il J!ifOSFET di precarica ? scaricata in conformit? alla conduttanza della cella fitti= zia cosicch? il livello di quella linea di dati ? abbassato.

   La Fig. 8 mostra i comportamenti in cui i rispettivi po= tenziali e nelle linee di dati accopniate sono variati col tempo. Nella stessa figura, la linea tratteggiata indica il cambiamento di potenziale della linea di dati D^ alla quale ? accoppiata la cella fittie?a. D'altra parte la linea a punto e tratto indica il cambiamento di potenziale della linea di dati D^ quando il MOSFET di memoria ? memorizzato con la informazione "0", mentre la linea a due punti e tratto indi= ca il cambiamento di potenziale della linea di dati DQ quando il MOSFET di memoria ? memorizzato con l'informazione "1".

   L'amplificatore sensoriale amplifica la differenza di potenziale tra quelle linee di dati accoppiate e la ali= menta alle linee di dati D^' e .

   In questo caso, i livelli di precarica delle linee di dati D_ a D.._ tra le linee di dati D.. a D.,_ nei gruppi di memoria di sinistra sono mantenuti per impedire che venga consumata inefficacemente la corrente, perch? nessuna delle linee di messa a terra corrispondentia onesti ? scelto.

   Incidentalmente, essendo il MOSFET conduttivo, la linea di dati ? scaricata al livello basso quando, per esempio, il MOSFET di memoria ? conduttivo.

   Quindi, il consumo d'energia inefficace ? notevolmente ridotto nelle linee di dati non scelte in conformit? alla presente realizzazione.

   Come verr? descritto in drttaglio con riferimento al= le figure da 5 a 7, un segnale binario, che ? invertito dal segnale binario da essere memorizzato, ? scritto nei MOSFET di memoria costituenti i grupri di memoria di destra nella presente realizzazione in modo da ridurre il numero di elemen= ti costituenti il circuito ECO ed il consumo d'energia nel circuito di ECO. Nei grupni di memoria di destra, ad esempio, in caso che debba essere memorizzato il s?gnale "1" nel MOSFET di memoria M^, il segnale binario ?0" invertito dal segnale binario primo "1? ? scritto in ouel MOSFET di memoria MQ. Cos?, anche v-se sia scelto il MOSFET di memoria dall?uno o l'altro dei grupri di memoria di sinistra e di destra, un livello corrispondente al segnale binario, che ? memorizzato in quel MOSFET di memoria, ? sempre alimentato dal terminale di ingresso/uscita di sinistra dell'amplificatore sensoriale. Dal terminale d?ingresso/uscita di destra dell'sraolificatore sensoriale, d'altra parte, vi ? alimentato un livello che cor= risponde al segnale binario invertito dal precedente segnale binario .

   La Fig. 3 ? uno-schema di circuito mostrante una realiz= zazione dei decodificatori di indirizzo di X X-DGH^ ed

   X-DCR,, che appariscono in Fig. 1.

   Nella stessa Figura, vi sono^mostrati come rappresene tativi: i MOSFET Q a Q connessi in parallelo che son resi ricettivi di una combinazione predeterminata dei segnali di indirizzo a ed art ad an ed a_; il MOSFET di precarica Q__

   il MOSFET di taglio per trasmettere l'uscita logica del primo MOSFET; ed il MOSFET d'uscita che ? reso ricettivo del segnale decodificato attraverso il MOSFET di taglio Qg^.

   Nella stessa figura, inoltre, le lettere /-G indicano un generatore di segnali che ? reso operativo per generare un segnale all'alto livello, per esempio, quando i livelli di qualche gruppo dei segnali d'indirizzo a^ ed a^ ad a^ ed a^ sono variati.

   Per esempio, in caso che tutti i segnali d'indirizzo AQ ad A^ son variati al basso livello, il segnale d'indirizzo aQ ad a^, che son generati dal buffer d?indirizzo (bench? non mostrato) che ? reso ricettivo di quei segnali d'indirizzo, mentre i segnali d'indirizzo a^ ad son variati all'alto livello. Come conseguenza, i MOSFET a son resi incon= duttivi mentre il MOSFET d?uscita Qgg ? reso conduttivo.

   In ouesto momento, il generatore di segnali ^-G.? genera il segnale di alto livello perch? i segnali d'indirizzo sono variati come in precedenza. Questo segnale di alto livello ? trasmesso alla linea di parole WQ attraverso ilsummenziona= tdiMOSFET d'uscita Q ^ che ? conduttivo? Come conseguenza, ol MOSFET di memoria accoppiato a auella linea di parole WQ pu? essere scelto?

   La Figura 4 ? uno schema di circuito mostrante una raa= lizzazione del codificatore d'indirizzo di Y che appare in Fig. 1.

   Nella stessa Figura, vi sono mostrati come rappresenta= tivi: i MOSFET logici connessi in parallelo Q^a che sono resi ricettivi di una combinazione predeterminata di segnali d'indirizzo a^ ed a^ ad a^^ ed a^ ; il MOSFET di memoria che ? connesso con il pozzetto comune dei primo MOSFET; il MOSFET di taglio per trasmettere l'uscita logica del MOSFET precedente; ed il MOSFET d'uscita Q^g che ? reso rlcet= tivo del segnale decodificato attraverso il MOSFET di taglio I segnali d'uscita CQ a di quel decodificatore sono usati parzialmente come segnali per scegliere il multiplatore ed applicati parzialmente alle porte dei MOSFET e Q^g che son mostrati come rappresentativi. Ouei MOSFET Q.,? e Q,0 han= no i loro pozzetti alimentati con i segnali d'indirizzo a^ e , rispettivamente, cosicch? le loro sorgenti generano i a14

   segnali decodificati C-^QQ ^ come la moltiplicazione logica di entrambi i segnali.

   Nella stessa figura, inoltre, le lettere indicano un generatore di segnali che ? reso operativo come il summen= zionato generatore di segnali -G Per generare un segnale d' alto livello , per esempio , quando oualcche gruppo dei segna; li d'indirizzo a^ ed a1Q ad a^ ed hanno i loro livelli cambiati.

   Per esempio, in caso che i segnali d'indirizzo A^0 ad sono variati al basso livello mentre il segnale di indirizzo ? cambiato all'alto livello, i segnali d'indiriz= zo a^Q ad a^ ed a^ generati dal buffer d'indirizzi (bench? non mostrato) sono cambiati al basso livello mentre i segnali d'indirizzo ad a^ ed a^ sono cambiati all'alto livello. Come conseguenza, i MOSFET a sono resi inconduttivi mentre il MOSFET d'uscita Q-,,. ? reso conduttivo.

   A questo momento, in conformit? con le variazioni nei segnali d'indirizzo, il segnale d'alto livello generato dal generatore di segnali /iy-G ? trasmesso attraverso il MOSFET d'uscita Q-,. ai MOSFET Qorj e Q_,0. Connquesto segnale il MOSFET Q^g ? portato nel suo stato conduttivo cosicch? il segnale a^ d?ndirizzo d'alto livello alimentato al pozzetto del MOSFET Q36 viene estratto attraverso questo.

   Cos?, il segnale d'uscita d'alto livello CQ ed il segnale decodificato d'alto livello C^ sono generati dal decodificatore Y^.

   La Figura 5.? uno schema mostrante una realizzazione del circuito ECC che appare nella Fig. 1.

   Il circuito di operazione logica ? reso ricettivo dei segnali D ' e D * a P._ e P_ di 38 bit letti della ROM per formare i sindromi SQ ad S,_, che designano i bit di ers= rore, con una combinazione predeterminata di somme logiche esclusive.

   Sulla base della matrice di controllo mostrata in Fig. 6, ad esempio, la combinazione delle somme logiche esclusive ? determinata, e i bit di parit? SP^ a BP^ dei dati scritti W sono determinati.

   Per esempio, in caso che siano scritti i livelli "1" e f,0" nei bit di dati a B^ dei dati scritti W, come mostrato nella stessa figura, il bit di parit? BP^ assume la somma logica esclusiva tra i dati scritti corrispondenti ai bit a "1" in ciascuna fila, mentre si osservano i sindromi della matrice di controllo, cosicch? il suo valore ? determinato in modo che la somma logica esclusiva assume il livello "0?. Rei dati, le somme logiche esclusive sono assun= ti tra i bit di dati BQ a B^ e B^ a B^ , B28,e B29* Poich?, in questo caso, la somma logica esclusiva, assume il livello "1", il bit di parit? BPQ ? fatto assumere lo stesso livello "1", e la somma logica esclusiva tra i bit di dati e quel bit di parit? ? fatto avere il livello ?0".

   Similmente, i bit di parit? ?? a BP^ sono successi= vamente determinati in modo che le somme logiche esclusive per le colonne dei sindromi Sj.a sg possano similmente assumere il livello "0".

   Nell*esempio di questi dati tutti i bit di parit? BPQ a BPj. determinati x come in precedenza assumono il livello "1" come mostrato nella stessa Figura*

   equazioni logiche per determinare le sindromi da a sono espresse dalle seguenti equazioni da (3) a (8):

   50 = B0 @ B1 ? B2 ? B3 ? B4 ? BL4? ?5? BL6

   ? ?7??8??9??0?%1??8 '

   ??9?BP0 - - - - - (3).

   51 ? EO ?B5@B6 ?B7?B8 ??4??5??6

   ??7??2??3??4??5??0

   <?>??? - - - - - _ _ _ ^ - - (4) .

   |

   52 = B1 ? B5 ? B9 ? BLO? BL1? ?4?

   ??9??2??3??6??7??8

   ??0??1?BP2 (5) ;

   s ?2??6??9 ??2??3??5??8 ?%0??1??2??4??6??7

   ?BP3 (6) :

   S. = B3 ? B7 ? ?0? ?2? ?6? ?9? ?0

   ? ?3? ?5? ?6? ?9? ?1? BP4 - (7)

   e

   S5 = ?4? ?8? ?1? ?3? ?7? ?1? ?4

   ? ?5? ?7? ?8? ?9? ?0? ?1

   ? BP (8) .

   Per incisa, i simboli @ comparenti nelle precedenti equazioni logiche indicano l'OR esclusiva.

   Nella ROM del tipo a maschera secondo la realizzazione mostrata in Big. 1, i 38 bit composti dai bit di dati a e dai bit di parit? BP^ a BP<-, sono scritti nei 36 MOSFET diimemoria che sono scelti da un gruppo dei segnali d'indi= rizzo composti dai segnali d'indirizzo A^ a' ?4* Specificamente, i 38 bit sono scritti rispettivamente nei 38 MOSFET di memoria (cio?, le celle di memoria) che sono scelti d? un segnale decodificato di X e da due segnali decodificati di Y. Per esempio, per ciascun gruppo costituente i gruppi di memoria di sinistra, ciascuno d?i 38 bit ? asse= gnato e scritto. Bench? non specialmente limitativi, i Bit di dati BQ a B^g dei bit sono scritti nel gruppo di memoria M-ARY , ed i bit di dati B a B nonch? i bit di parit?

   J. _L9 _3-L

   BPQ a BP^ sono scritti nel gruppo di memoria M-ARY^?

   Quando i dati di scrittura W mostrati in Fig. 6 sono letti nel circuito ECC dopo d'essere stati scritti nei gtuppi di memoria, il circuito d'operazione logica nel cir= cuito ECC calcola logicamente i sindromi SQ a S,_ conformemem= te alle equazioni precedenti (3) a (8) inrcaso che quei dati W, per esempio, diventino^dati erronei, vale a dire, nei dati scritti W hanno i loro bit di figura settima cambiato dal livello "0" al livello "1" ouando sono letti. In questi procedimenti di calcolo per determinare i sindromi ad S^, ? il calcolo logico per determinare i sindromi ed che incorpora in esso il bit di settima figura.

   Poich? il bit di settima figura ? cambiato dal livello "O? al livello "l?, come ? stato descritto qui prima, i sin= dromi ed assumono ripsettivamente il livello "1"? Come negli altri sindromi SQ, S^, ed S,_, non c?a.lcun errore nei bit da essere introdotti durante il procedimento di calco= lo cosicch? i sindromi SQ, Sg, ed assumono rispettiva^ mente il livello "0?.

   Di conseguenza, i sindromi S,_ a SQ da essere gene= rati dal circuito di operazione logica * hanno un modello di bit di "OIOOIO". Questo modello di bit coincide con quello dei sindromi SK a S- che indicano il bitrD_ di figura settima nella matrice di controllo mostrata in Fig. 6. Nella matrice di controllo, pi? specificamente, in vista della fila del bit D_, il modello dei sindromi S_ ad assume la forma di "OIOOIO11, che coincide con il modello di bit ^ei sindromi S,_ ad SQ che sono generati dal circuito di operazione logica. In questo caso, incidentalmente, la colonna vuota nella matri= ce di controllo ? indicata in "0?.

   In altre parole,?il irrodello di bit dei sindromi S<_ ad generato dal circuito di operazione logica indica la figura dei bit

   /dei dati erronei che ? contenuta nei dati alimentati in Questa.

   I sindromi generati dal circuito di operazione logica e? i sindromi S^ad S,. invertiti dall'invertitore sono alimene 0 5

   tati al decodificatore DCR'che ? reso operativo a condurre le conversioni nel numero di figura erronea.

   Il decodificatore DCR ? costituito dalle porte AND GQ a con le quali ? indicato che la figura ? erronea in caso che le uscite rispettive assumono il livello "1". Quelle por= te AND G-. a G^_ ed i bit d'informazione B_ a B,_.dei dati di

   6 31 0 31

   lettura R sono alimentati rispettivamente ai circuiti di sorm= me logiche esclusivi EXORQ ad EXOR^ per costituire in tal mo= do i dati d'uscita DQ a D^ che debbono essere trasmessi al militialatore. Se si verifica un errore nella figura settima, come ? stato descritto in precedenza, l'uscita della porta AND G^ assume il livello "1". Il settime segnale, che ? sta= to letto erroneamente di avere il livello "1", ? invertito dal livello "1" al livello "0" con l'azione del circuito EXOR^ ed e corretto nell'informazione giusta.

   Incidentalmente, il circuito ECG della presente realizzazione ? abilitato a correggere un errore di 1 bit ma non un errore di due o pi? bit. Per esempio, il circuito EGC, che pu? correggere l'errore di 2 bit, h^ la sua costruzione compli= -cata cosicch? il numero dei suoi elementi ? aumentato. Tn questo caso, inoltre, i bit di parit? (o i bit sovrabbondanti) devono essere notevolmente aumentati.

   La Fig. 7 ? uno schema di circuito mostrante una realiz= zazione specifica del circuito di somma logica esclusiva che ? stato impegato per lo correzione d?errore assieme co$tfil cir= 6???6 deaerazione logica.

   La presente realizzazione ? costituita .dai MOSFET di p-canali, Q _ a Q_. e da MOSFET di nanali-n Q .. a Q .. I MOSFET ^ * pi P4 ni n4

   Qpin e Qp2_ ed i MOSFET Qn.i. e Qn2_ sono connessi in serie, 1 ed i MOSFET Q , e Q . ed i MOSFET Q * e Q . sono connessi in serie.

   p3 p4 n3 n4

   TI-l, nod,o d,ei. MOSFET Qp?2 e 0nin ed il nodo dei MOSFET Qp4.

   e Qn^ sono connessi in comune per formare un uscita OUT.

   I MOSFET e Q ^ hanno le loro porte alimentate con segnali d'ingresso a e b, rispettivamente, ed i MOSFET Qn^ e Qn^ hanno le loro porte alimentate con segnali d'ingresso a ? rispettivamente .

   D'altra parte, le porte dei MOSFET Q _ e Q . sono alimene pi p4

   tate rispettivamente con segnali d'ingresso a e bf e le porte dei MOSFET e sono alimentate rispettivamente con i segnali d'ingresso b ed a.

   Ora, auando entrambi i segnali d'ingresso a e b sono al livello ?lto ("1"), i MOSFET e QN2 sono resi conduttivi rser cambiare l'uscita OUT al livello basso (?0??). Quando entrambi i segnali a e b sono al livello alto, aifcontrario, I MOSFET Q _ e Q . sono resi conduttivi per cambiare parimen= n3 n4

   ti l?uscita OUT al livello basso?

   Inoltre, ouando il segnale d?ingresso a (o a) ? al livello basso ed il segnale d?ingresso b ( o b ) ? al livello basso, il MOSFET ( o Q^ ) ed il MOSFET ( o Q^ ) sono resi conduttivi per cambiare l?uscita OUT al livello alto. Quindi, le sommatorie logiche esclusive sono condotte per= ch? l?uscita OUT ? variata al livello basso quando i livelli dei segnali d'ingresso a e b sono coincidenti mentre l'uscita OUT ? cambiata al livello-alto quando gli stessi livelli sono coincidenti.

   Il circuito della presente realizzazione ha un vantaggio che il consumo d?energia ? notevolmente ridotto parzialmente perch? il numero di elementi ? piccolo c?me 8 e parzialmente perch? non circola alcuna corrente continua tra la tensione V__ della sorgente d?energia ed il potenzia^ le di terra.

   Nel circuito d?operazione logica del circuito ECO, tali calcoli logici come seno espressi dalle precedenti equazioni logiche (3) a (8) sono condotti in modo da genera^ re i sindromi a S,_, In breve, un numero delle sommatorie logiche esclusive sono condotte nel circuito di operazione logica.

   Come conseguenza, .usando il circuito di somma logica escine siva mostrato in Fig. 7 come il circuito logico per condurre quelle sommatorie logiche esclusive, ? possibile costruire il circuito d'operazione logica di un numero relativamente pic= colo di elementi e per ridurre relativamente il consumo di energia in quel circuito d'operazione logica.

   Scrivendo l'informazione invertita nei gruppi di memo= ria di destra, inoltre, come e stato descritto qui in preceden= za con riferimento alla Fig. 2, il dato letto del terminale di ingresso/uscita di sinistra dell'amplificatore sensoriale h sempre un'uscita D di fase positiva, mentre il dato letto del terminale di ingresso/uscita di destra ? sempre un'uscita Dn di fase negativa. Di conseguenza, i? dati letti di ouel= l'amplificatore sensoriale possono essere alimentati come sono al circuito di somma logico esclusivo, per cui questo circuito pu? essere ulteriormente semplificato.

   Nel circuito descritto fin qui secondo la presente realiz= zazione, il segnale d'informazione ed il segnale sovrabbondan= te sono estratti dall'uno o l'altro dei gruppi di memoria di sinistra e di destra, che sono raggruppati come in precedenza. A ouesto momento, il segnale d'informazione od il segnale sovrabbondante di 1 bit ? estratto da ciascun gruppo.

   In ciascun gruppo, inoltre, i 12 MOSFET di memoria hanno rispettivamente le loro porte accoppiate ad ima linea di parole sono connessi in serjie, ?d ? MOSFET di memoria che ? formato in una posizione identica tra i rispettivi gruppi, ? scelto in risposta al segnale decodificato dal decodificatore di X 6',d?L segnale decodificato dal decodificatore di Y cosicch? i segnali in esso memorizzati sono letti. In al&re parole, i segnali plurali costituenti uno dei dati son letti per ciascuna linea di parole dai 32 MOSFET di memoria. , Generalmente parlando, il difetto nella cella formata nell'IC monolitico/concentrato nelle plurali celle di memo= ria adiacenti l'una all'altra. Ci? ? perch? il difetto duran= te la produzione, ad esempio, influenzano avversamente le celle di memoria adiacenti a causa dell'elevata densit? dello elemento di semiconduttore.

   Nella ROM del tipo a maschera mostrato in Fig. 2, per= ci?, nel caso che i MOSFET di commutazione di colonna S^ e S^, ad esempio, sono commutati dal segnale decodificato iden= tico CQ ed hanno le loro uscite alimentate agli amplificato= ri sensoriali differenti , pezzi d'informazione possono esse= re estratti simultaneamente dai MOSFET di memoria MQ ed aumentando i segnali decodificati e C al livello alto. Poich?, in auesto caso, i MOSFET di memoria adiacenti sono scelti, tuttavia, la possibilit? che entrambi i pezzi summen= zionati di informazione estratti siano erronei ? aumentata per il ragionamento descritto fin au?. Nel caso che uno dei dati alimentati all'ECO (circuito) contenga due pezzi di in^= formazione erronei, ad esempio, sono richiesti molti bit sovrabbondanti ( ? bi<t disparit?) se quei due pezzi d?informa= zione devono essere corretti nel circuito ECO. Nel caso che sia usato

   /il circuito ECC avente una capacit? di correggere due bit, incidentalmente, il numero dei bit sovrabbondanti ? aumentato straordinariamente ad un valore doppio cosicch? la capacit? di memorizzazione di dati sostanzialmente ? ridotta notevolmen= te ad un estensione inattuabile.

   Secondo la presente invenzione, un gruppo di dati fc che devono essere alimentati al cirucito ECC ? composto dai segnali che sono letti dalla pluralit? di celle di memoria formate in posizioni disperse sulla piastrina di semicontuttore?

   Per esempio, la descrizione seguente ? diretta alla realizza^ zione che incorpora la presente invenzione, come mostrato in Fig. 2. Entrambe le memorie adiacenti di celle (cio? , i MOSFET di memoria), per esempio, i MOSFET di memoria ed IVL^ non sono scelti simultaneamente commutando i commutatori di colonna SQ ed S^ con i segnali decodificati differenti CQ e C^. Cos?; come risultato che i MOSFET di commutatori di co= lonna rispettivi sono commutati dai differenti segnali di co= lonna , nuli'altro che l'informazione di 1 bit pu? essere sem= pre estratta da un gruppo dei MOSFET di memoria. Preparando una pluralit? di tali gruppi, 1'informazione di bit plurimi pu? essere estratta simultaneamente. Facendo i gruppi di costru= zioni simili, inoltre, vi son formati tra i MOSFET di memoria scelti i MOSFET di memoria che sono in un numero tale da co= stituire sostanzialmente un lato del gruppo.

   Cos?, la distanza ti*a0i.MOSFET di memoria scelti ? relati= vamente ingrandita. Di conseguenza, i bit plurimi costituenti uno dei dati alimentati al circuito ECC sono estratti dai MOSFET di memoria che sono formati sulla piastrina in posi= zioni disperse. Di conseguenza, i segnali plurimi, che sono letti dalle celle plurime difettose generate in una maniera concentrata

   / come ? stata descritta in precedenza, possono essere disper= si nei gruppi plurimi di?d?ti cosicch? i bit d'errore da es= sere contenuti in un gruppo di dati possono essere ridotti al massimo ad un bit. Anche nel circuito ECC avente una bassa capacit? di correzione d'errore ( di 1 bit) come ? stato descritto in precedenza, perci?, i bit d'errore da esse= ? re eoncentrati sui bit plurimi possono essere corretti per il rendimento del=

   migliorare notevolmente/la produzione del dispositivo di memoria a semiconduttori.

   Scegliendo un desiderato numero dei MOSFET di memoria dai plurimi MOSFET di memoria (cio?, celle di memoria) ac= coppiati ad una linea di parole, come nella realizzazione mostrata in Fig. 2, un numero necessano ad? bit pu? essere alimentato al criciito ECC mediante l'unica operazione di indirizzamento. Come risultato, l'informazione pu?.essre letta con una b velocit? relativamente elevata.

   V'Vv

   il circuito pu? essere semplificato con l'impiego del circui= to ECC cha ha una capacit? di correzione tale come ? stato descritto in precedepz?,Ae la sostanziale capacit? di memoriz= zazione di dati pu? essere aumentata mentre si riduce il nume= ro dei bit sovrabbondanti.

   La presente invenzione non deve essere considerata limitata alle forme di realizzazione finora descritte.

   Nel circuito della forma di realizzazione della figura 2 Y?I?xMMBtwprig i MOSFET Q1 e Q dei MOSFET costituenti le celle fittizie possono essere sostituiti aall'unico MOSFET.

   In?ltre, il MOSFET pu? essere omesso. Inoltre ancora, l?o= perazione di scrittura dell'informazione nei gruppi di memo= ria di destra non occorre che venga invertita. In questo caso, tuttavia, il circuito ECO deve essere modificato in conformit?. Non occorre dire che <_ il circuito ECC non ha bisogno di essere auello mostrato in Fig. 5*

   La presente invenzione pu? essereVappirca La non" solo ad una ROLI a maschera del tipo vertioalre e gj^na j?OTvT programmabile (ad esempio EPROi.: o EA.ROI.I) in aggiunta alla summenzionata ROI,: a maschera ori zzontale ma anche ad una memoria ad accesso casuale (ossia RAI.l) . Inoltre la disposi zione dell^ cellfi^di memoria in cui devono essere memori zzati una plurali_ t? di bit (compresi i bit di parit?) costituenti un gruppo di dati pu? essere resa tale che le celle di memoria siano distanziate alternativamente di almeno una di esse.

   BREVE?DESCRIZIONE DEI DISEGNI

   La Fig. 1 ? uno schema a blocchi mostrante una rea= lizzazione della presente invenzione; la Fig. 2 ? uno schema di circuito mostrante la realizzazione specifica del gruppo di memoria e l'amplificatore sensoriale dello stesso; la Fig. ? uno schema di circuito mostrante una realizzazione del deco= dificatore di X dello stesso; la Fig. 4 ? uno schema di cir= cuito mostrante una realizzazione ,;,el decodificatore di Y del= lo stesso; la Fig. 5 ? uno schema circuitale schematico mostrante una realizzazione del circuito ECG dello stesso; la Fig. 6 ? uno schema di modello di bit mostrante la matri= ce di controllo e i dati di scritture/lettura secondo ima realizzazione dello stesso; la Fig. 7 e uno schema di cir= cuito mostrante un circuito di somma logica esclusivo secondo una realizzazione dello stesso; e la Fig? 8 ? diagramma per spiegare i funzionamenti di Fig. 2.