IT9021015A1 - Architettura per memorie a sola lettura programmabili elettricamente (eprom) ad alta densita' a massa virtuale - Google Patents

Description

Descrizione dell'invenzione avente per titolo:

ARCHITETTURA PER MEMORIE A SOLA LETTURA PROGRAMMABILI ELETTRICAMENTE (EPROM) AD ALTA DENSITÀ' A MASSA VIRTUALE"

La presente invenzione si riferisce al canpo dei dispositivi di memoria a semiconduttori, più particolarmente a dispositivi a sola lettura costituiti da semiconduttori metallo-ossido (MOS) del tipo programmabile elettricamente.

La continua richiesta di memorie a semiconduttori a velocità sempre più elevate e costi sempre inferiori ha portato allo sviluppo della configurazione a massa virtuale per memorie di tipo a sola lettura. Le memorie a massa virtuale sono una tecnica ben nota per aumentare la densità dell’insieme mantenendo contemporaneamente compatibilità di elaborazione con processi esistenti a canale n in polisilicio a doppio livello. Memorie a massa virtuale sono descritte nei brevetti U.S. N° 3 916 169; 3 934 233; 4 021 781 e 4387 447.

Le memorie a massa virtuale, pur ricavando effettivamente un vantaggio dalla prospettiva di densità di bit aumentata , non sono esenti da svantaggi. Ad esempio, insiemi di memoria a massa virtuale richiedono normalmente insiemi di circuiti di decodifica grandi e piuttosto complessi che occupano, sfortunatamente, molto spazio sul chip. Esiste anche il problema di interazione indesiderata di celle adiacenti. Cioè, da operazioni su un singolo bit o cella può risultare disturbo non intenzionale di celle adiacenti. L'interazione fra celle adiacenti provoca anche correnti parassite che interferiscono con la lettura, cancellazione e programmazìone di singole celle. Infine, il tempo di accesso e la velocità della memoria sono influenzati negativamente da questo problema.

Almeno parte del motivo dei fenomeni di disturbo per le celle adiacenti risiede intrinsecamente nell'organizzazione degli insiemi di memoria a sola lettura programmabile elettricamente (EPROM) di tecnica nota. Convenzionalmente un insieme EPROM a massa virtuale è organizzato come una pluralità di parole contenenti ciascuna 8 bit <8 bit formando un byte utile). L'insieme può essere organizzato in modo che singoli blocchi immagazzinino solo l'informazione proveniente da un bit utile (ad esempio b0) preso da una pluralità di byte, ad esempio i byte 0-8. La caratteristica più importante degli insiemi di tecnica nota ai fini di questa invenzione è che i bit utili entro all'insieme vengono letti, cancellati e programmati individualmente. In altre parole, i bit vengono indirizzati e letti un bit alla volta.

Per alleviare il problema di interazione non intenzionale di celle adiacenti, fu proposta recentemente una cella a sorgente leggermente drogata asimmetricamente (ALDS), in un articolo "An Asymmetrical Lightly-Doped Source (ALDS) Celi For Virtual Ground High-Density EPROMs", di K. Yoshikawa ed altri IEDM, 1988, pp.

432-435. La caratteristica fondamentale della cella AIDS è una regione sorgente n leggermente drogata che è connessa a ciascuna colonna nell'insieme. Come mostrato in fig. 1 dell'articolo di Yoshikawa, celle adiacenti hanno i loro pozzi connessi alla stessa linea di colonna della diffusione n. Mentre gli autori dell'articolo sopra citato riferiscono di resistenza a registrare disturbi in progettazioni a massa virtuale, insiemi a massa virtuale AIDS manifestano ancora significativa interazione indesiderata fra celle adiacenti. Inoltre, il modo di precaricamento per la struttura AIDS proposta in EPROM ad alta densità a massa virtuale è alquanto limitato.

Per ovviare ai difetti associati con le architetture a massa virtuale di tecnica nota, la presente invenzione fornisce un insieme EPROM a massa virtuale in cui bit provenienti da due o più byte utili sono combinati in un singolo blocco. In base alla presente invenzione, un singolo indirizzo accede a due bit adiacenti in un blocco (ad esempio bO e bl) contemporaneamente. L'architettura dell'insieme di EPROM della presente invenzione sopprime nettamente correnti parassite e disturbi non intenzionali di celle vicine.

Inoltre, la presente invenzione consente tempo di accesso più rapido e maggiore velocita operativa complessiva nell'insieme di memoria. Come si vedrà, la presente invenzione sopporta anche operazioni di cancellazione "flash".

Viene descritto un dispositivo di memoria a sola lettura programmabile elettricamente a massa virtuale. In una forma di realizzazione il dispositivo di memoria conprende una pluralità di celle di memoria formate in un substrato semiconduttore e disposte in righe e colonne in modo da formare un insieme. Ogni cella comprende una porta di controllo e prime e seconde regioni aventi un tipo di conducibilità diverso da quello del substrato. Ogni cella immagazzina un singolo bit utile. Una riga di celle immagazzina bit provenienti da una pluralità di byte utili secondo uno schema in cui coppie di celle adiacenti immagazzinano bit diversi provenienti da byte diversi.

Nel corso di operazioni di lettura, si accede simultaneamente a coppie di celle adiacenti collegando a massa la linea di colonna comune alle celle da leggere. Le due linee di colonna adiacenti, una da ogni lato della linea di colonna comune, sono connesse a percorsi di lettura separati. Organizzando ed accedendo all'insiane in questo modo è virtualmente eliminato il disturbo da/a celle vicine.

Gli elementi di novità ritenuti caratteristici dell'invenzione sono esposti nelle rivendicazioni allegate. L'invenzione in sé, tuttavia, così come altri suoi vantaggi e caratteristiche, sarà meglio cortpresa con riferimento alla descrizione dettagliata seguente, letta congiuntamente con i disegni allegati, in cui: fig. 1 è uno schema elettrico di una porzione di un insieme EPROM di tecnica nota che utilizza transistor a porta isolata aventi regioni di sorgente leggermente drogate asimmetriche; fig. 2 è uno schema elettrico di una porzione dell’insieme di memoria EPROM della presente invenzione. Si ha anche una vista in sezione di celle a semiconduttori adiacenti nell'insieme;

fig. 3 è uno schema elettrico dell'insiane di memoria della forma di realizzazione attualmente preferita della presente invenzione;

fig. 4 è uno schema elettrico di una forma di realizzazione alternativa della presente invenzione;

fig. 5 è uno schema elettrico di un'altra forma di realizzazione alternativa della presente invenzione.

Viene descritto un nuovo insieme di memoria a saniconduttori a massa virtuale che impiega dispositivi di memoria a porta isolata. Nella descrizione seguente sono esposti numerosi dettagli specifici, quali tipi specifici di conducibilità, dimensioni di blocchi, ecc., per consentire una più completa comprensione della presente invenzione. Sarà tuttavia evidente al tecnico del ramo che tali specifici dettagli non devono essere necessariamente usati per applicare la presente invenzione. In altri casi, altre strutture e circuiti ben noti non sono stati esposti in dettaglio per evitare di complicare più del necessario la presente invenzione.

Con riferimento alla fig. 1, viene mostrata una porzione di un blocco di memoria EPROM di tecnica nota. L'insieme di memoria di fig. 1 comprende una pluralità di dispositivi 10 di memoria a porta isolata, aventi ciascuno una porta isolata 14, una porta 11.

di controllo ed elettrodi sorgente e pozzo, rispettivamente 12 e 13. (Secondo esperti del ramo, nel corso di operazioni di lettura l'elettrodo 12 agisce come pozzo del dispositivo, mentre l'elettrodo 13 agisce come sorgente. Durante operazioni di registrazione la situazione è invertita, con l'elettrodo 13 che funziona come pozzo e l'elettrodo 12 che funziona come sorgente. Per evitare confusione, qui si indicheranno sempre gli elettrodi 12 e 13 rrspettivamente come sorgente e pozzo; essendo bene intesa l'effettiva funzione di ciascuno per operazioni specifiche).

Cerne è descritto nella tecnica nota, il transistor 10 a porta isolata inpiega una regione sorgente leggermente drogata asimmetrreamente connessa alla linea 16 di colonna nell’insieme. Una singola linea 16 di colonna connette la regione 12 di sorgente da un dato dispositivo e la regione 13 di pozzo da un dispositivo adiacente Tutte le porte 11 di controllo in una singola riga sono connesse insieme lungo la linea 17 di riga (indicata anche come linea di parola). ' Benché tali insiemi possano assumere molte forme nella tecnica nota, un'inportante caratteristica dell'insieme di fig. 1 è che celle adiacenti in un blocco comprendono normalmente bit di una pluralità di byte (ad "'esempio, b rappresentando l'i-esimo bit del j-esimo byte). In questa configurazione, lettura, cancellazione e programmazione delle celle avviene su base cella per cella.

Nella fig. 2 è mostrata una porzione corrispondente dell'insieme di memoria EPROM della forma di realizzazione attualmente preferita. L'insieme di fig. 2 comprende una pluralità di transistor 20 a porta isolata, comprendenti ciascuno una porta isolata 23, una porta 24 di controllo, una regione 21 sorgente nleggerroente drogata ed una regione 22 pozzo n+. Ciascuna delle porte di controllo è connessa lungo una linea comune 25 di riga. Le regioni 21 sorgente leggermente drogata sono preferibilmente connesse tutte assieme lungo una linea comune 26 di bit sommersa n-. Similmente, le regioni 22 pozzo n+ sono connesse tutte assieme lungo una linea comune 27 di bit sommersa n+.

La linea 27 di bit sommersa è mostrata in sezione in fig. 2 come comprendente la regione 31 di diffusione n+. La linea 26 di bit sommersa n- è mostrata in sezione come comprendente una regione 32 di diffusione n+ circondata dalla regione 33 n- leggermente drogata. Il procedimento preferito per fabbricare l'insieme di cella a massa virtuale di fig. 2, comprendente la formazione di regioni di diffusione n+ ed n-, 31-32, è descritto nel brevetto US 4 780 424, rilasciato all'assegnatario della presente domanda ed inserito qui come materiale di riferimento.

Benché il funzionamento dettagliato dell'insieme EPROM di fig. 2 venga descritto più avanti, la differenza più saliente tra l'insieme di fig. 2 e quelli di fig. 1 sta nel fatto che due bit di un singolo byte condividono una colonna n+. Inoltre, ogni colonna n+ corrisponde a un diverso byte. Ad esempio, in fig. 2 la notazione b0,j sta per bit 0 del byte j; bl,k sta per bit 1 del byte k, ecc. Nel corso di operazioni di lettura si accede contemporaneamente a bit utili dello stesso byte. Come sarà discusso più dettagliatamente in seguito, ciò sopprime nettamente disturbo a celle vicine o contributi parassiti da esse.

Riferendosi ora alla fig. 3, il blocco EPROM 39 mostra un insiane di righe e colonne di celle 70 di memoria, ciascuna delle quali è un transistor a effetto di campo a canale n-, a porta isolata, di un tipo ben noto nella tecnica. Le porte di controllo di ciascun transistor 70 in una riga sono connesse ad una di una serie di linee 61 di riga. Le regioni di sorgente leggermente drogate di ciascun transistor sono connesse a linee 75 di colonna mentre le regioni di pozzo sono connesse alle linee 76 di colonna.

Nella forma di realizzazione preferita, le linee di colonna, 75 e 76, comprendono linee di bit sommerse formate da regioni di diffusione allungate, parallele, distanziate fra loro. La linea 75 di bit sommersa comprende una diffusione n- leggermente drogata, mentre la linea 76 comprende una diffusione n+, come mostrato precedentemente in fig. 2. Le linee 75 di bit n- sono connesse ad un'estremità a transistor 46 di selezione a canale n e all'altra estremità a transistor 42 a canale p.

L'altro terminale del dispositivo 46 è connesso alla linea 51, indicata con Vao. La linea 51 fornisce un percorso di lettura per una delle celle selezionate nel corso di un’operazione di lettura. Il percorso di lettura per l'altra cella selezionata (si ricorda che bit adiacenti vengono letti simultaneamente) è fornito dalla linea 52, indicata con Val.· Ciascun dispositivo 42 ha un terminale connesso ad una linea 40 di potenziale di cancellazione, indicata con VERASE. Le porte di controllo dei dispositivi 42 sono connesse alla linea 62 di controllo indicata con ERASE.

Le linee comuni 76 di bit n+ sono connesse ad un'estremità a dispositivi 45 di selezione. L'altro terminale del dispositivo 45 è connesso alla linea 50 di potenziale sorgente/pozzo, indicata con VSD. La linea 50 fornisce il collegamento a massa virtuale a linee di colonna alterne nell'insieme 39.

Il dispositivo 43 in fig. 3 comprende un transistor a effetto di campo a canale n che ha un terminale connesso alla linea 76 di pozzo n+ e l'altro terminale connesso alla linea 41 di potenziale di precaricamento, indicata con La linea 41 fornisce un potenziale di precaricamento nel campo circa da 1,5 a 2 volt all'insieme 39 subito prima di un'operazione di caricamento. Le porte di ognuno dei dispositivi 43 sono anche connesse alla linea 62.

Collettivamente, i dispositivi 46 e 45 selezionano le varie linee di colonna usate per accedere a coppie di celle di memoria nell'insieme. Le porte di ognuno di tali dispositivi sono connesse a insieme di circuiti di decodifica (non mostrato) che funziona per selezionare coppie di bit da leggere o prograrrmare. A titolo di esempio, la porta del dispositivo 46c (indicata con Y1,2) viene innalzata per selezionare la linea 75b di uscita n-. Similmente, la porta del dispositivo 45b (indicata con Y1) può essere innalzata ad un potenziale positivo (ad esenpio 5 volt) per connettere la linea 76a di pozzo n+ alla linea 50.

In fig. 3, il blocco 39 immagazzina dei bit 0 ed uno dei bit j-q secondo la sequenza

ove bOj rappresenta il bit zero del byte j; bOk rappresenta il bit zero del byte k, ecc. L'organizzazione è tale che una linea comune 76 di pozzo n+ è condivisa in modo contiguo da due diversi bit dello stesso byte. Ad esempio, la cella 70a immagazzina il bit 1 del byte k, mentre la cella adiacente 70b irtmagazzina il bit 0 del byte k. Notare che le linee 76 sono associate ciascuna con byte diversi (ad esemmpio, la linea 76a è associata con i bit 0 e 1 del byte k, mentre la linea 76b è associata con i bit 0 e 1 del byte 1).

In modo simile, celle adiacenti che condividono una linea comune 75 di sorgente n- immagazzinano lo stesso bit proveniente da byte diversi. Ad esempio, le celle 70b e 70c immagazzinano il bit 0, rispettivamente dei byte k ed 1. Naturalmente si nota che, benché 1'insieme 39 di fig. 3 mostri due bit provenienti da 8 diversi byte immagazzinati in un singolo blocco, la presente invenzione comprende 1'idea di accedere simultaneamente a coppie di bit diversi in un blocco. Perciò il concetto basilare della presente invenzione può essere esteso in numerosi modi. Ad esenpio, due parole di dati da 8 bit possono essere immagazzinate in un singolo blocco come segue:

Ovviamente 1'insieme può anche essere organizzato per iirmagazzinare più di due byte per blocco, o per immagazzinare parole multiple di dati (16 bit) o parole doppie (32 bit), senza allontanarsi dallo spirito o dal campo della presente invenzione.

Il vantaggio di immagazzinare due o più byte in un singolo blocco è una riduzione nell'area totale di silicio. Dato che ogni blocco ha determinati dispositivi sul perimetro che richiedono area di silicio, maggiore dimensione di blocco si traduce generalmente in risparmio in area di silicio. Vi sono, tuttavia, altre considerazioni che sono anche importanti nel determinare la dimensione del blocco. In EPRCM "flash" a massa virtuale che sopportano cancellazione di blocchi, ad esempio, possono essere preferiti blocchi più piccoli. Considerando sia area che applicazione, una dimensione ragionevole di blocco per la forma di realizzazione di fig. 3 è sedici colonne, cioè due colonne di byte per blocco.

Per conprendere meglio il funzionamento dell'insieme conforme all'invenzione di fig. 3, consideriamo il seguente esempio. Supponiamo che l'utilizzatore desideri leggere i dati immagazzinati nelle celle 70a e 70b nell'insieme 39. Prima dell'operazione di lettura, viene innanzitutto precaricato l'intero insieme 39. Il precaricamento è una tecnica ben nota per ridurre il tempo di accesso riducendo il ritardo normalmente associato al caricamento delle linee di colonna nell'insieme EPRCM. Il precaricamento comporta generalmente il caricamento di ciascuna delle linee di colonna 75 e 76 nell'insieme ad una tensione predeterminata.

Nella forma di realizzazione attualmente preferita, le linee 41, 51 e 52 sono portate ad una tensione di precarica di circa da 1,5 a 2,0 volt. Le linee 62 (ERASE) e le porte di tutti i dispositivi 46 vengono innalzate ad un potenziale positivo (ad esempio 5 volt) per trasferire il potenziale di precarica su ciascuna delle linee 75 e 76 nell'insieme 39.

Per accedere alle celle 70a e 70b, viene selezionata la linea 61a di riga insieme alle linee di colonna 75a, 76a e 75b, come determinato da un singolo indirizzo. Le linee di colonna 75a, 76a e 75b sono selezionate innalzando le porte dei dispositivi 46b, 45b e 46c a 5 volt (ad esempio, "alto"). Tutti gli altri dispositivi 45 e 46 nell'insieme 39 hanno le porte collegate a masssa. La linea 62 è anche "alta" così che linee di colonna n+ vicine quale 76b rimangono al potenziale di precarica. Le linee 51 e 52 sono anche al potenziale di precarica, così che sono caricate le linee di colonna di uscita 75a e 75b.

La linea 76a viene allora scaricata innalzando la porta del dispositivo 53 a canale n- ad un livello "alto". Questo collega la linea 50 a massa. In generale, il dispositivo 53 è un transistor avente una sezione di area grandissima, che lo mette in grado di condurre rapidamente grandi quantità di corrente. Le linee 51 e 52 sono connesse ciascuna a insiane di circuiti di percorso di lettura per rilevare la quantità di flusso di corrente rispettivamente attraverso i transistor 70b e 70a. Naturalmente, la quantità di corrente che passa attraverso le celle 70a e 70b dipende dallo stato di programmazione di tali celle. In questo senso, si può considerare lo scaricamento della linea 76a come condizionale.

A titolo di esempio, se la cella 70a fosse programmata e la cella 70b non lo fosse, la corrente passerebbe liberamente attraverso la cella 70b, mentre poca o nessuna corrente verrebbe rilevata attraverso 70a. La corrente rilevata corrisponde cosi ai dati immagazzinati nelle rispettive celle. Notare che operazioni di lettura per l'insieme 39 comportano sempre accesso simultaneo a celle adiacenti.

Si nota che, mantenendo le linee 51 e 52 al potenziale di precarica durante le operazioni di lettura, è virtualmente eliminato il disturbo a (o da) celle adiacenti. Il motivo di ciò è semplicemente in quanto tutte le linee di colonna n+ limitrofe o adiacenti (ad esempio 76b) sono allo stesso potenziale delle linee di colonna n- selezionate, 75a e 75b. Dato che il potenziale applicato alle regioni di sorgente e di pozzo di celle limitrofe (ad esempio 70c) è uguale, non passa alcuna corrente attraverso tali dispositivi.

Inoltre, notare che solo una colonna deve essere collegata a massa per un'operazione di lettura implicante due bit adiacenti. La colonna n+ collegata a massa è circondata da entrambi i lati da celle selezionate (ad esempio, 70a e 70b); perciò non si sviluppano correnti parassite da celle limitrofe durante operazioni di lettura. In altre parole, celle adiacenti selezionate impediscono propagazione della tensione di massa per tutto l'insieme. Questa condizione viene indicata come bloccaggio mutuo. Il bloccaggio mutuo è estremamente utile in quanto facilita operazioni veloci di lettura utilizzando circuiti di decodifica relativamente semplici. Esso comporta anche basso consumo di energia per l'insieme EPROM. Forse ancora più inportante è che il bloccaggio mutuo elimina virtualmente il disturbo a celle limitrofe.

La prograrrmazione delle celle 70a e 70b viene eseguita innalzando dapprima la linea 50 ad un potenziale di circa 5-8 volt (nella forma di realizzazione attualmente preferita si usano 6,5 volt). I dispositivi a effetto di campo, 46b, 46c e 45b sono, naturalmente, inseriti, mentre gli altri dispositivi 46 e 45 nel blocco sono disinseriti. Potenziali di programmazione per le celle 70a e 70b vengono allora applicati, rispettivamente lungo le linee 52 e 51. La linea 61a di riga, connessa alle porte di controllo delle celle 70a e 70b, viene portata ad un potenziale positivo alto di circa 12 volt.

Ad esempio, per programmare (ad esempio, caricare) la porta isolata del dispositivo 70b, viene collegata a massa la linea 51. Dato che il pozzo del dispositivo 70b è ad un potenziale alto (a6,5 volt), nella regione di canale vengono generati trasportatori caldi. Alcuni di questi elettroni caldi attraversano per effetto tunnel l’ossido sottile della porta per risiedere sulla porta isolata del dispositivo. Il dispositivo 70a può essere programmato allo stesso modo; o, se non si vuole programmazione, viene applicato un potenziale di 6,5 volt sulla linea 52 connessa alla regione 70a sorgente n-.

Viene evitata programmazione involontaria di celle limitrofe mediante opportuna polarizzazione (ad esempio, portando la linea 62 alta e la linea 41 ad una tensione di polarizzazione inferiore a 2 volt). Le regioni di diffusione n- dei dispositivi adiacenti (ad esempio, dispositivo 70c nell'esempio precedente) aiutano ad impedire programmazione o disturbo non intenzionale di celle adiacenti fornendo una vasta regione di svuotamento che agisce per ridurre l’accelerazione degli elettroni. Notare che elevati potenziali di programmazione di 6,5 volt sono applicati solo alle regioni di sorgente n- di celle adiacenti e mai alla regione n+.

Le regioni di diffusione n- riducono anche la capacità associata con le linee 75 di bit sommersa. Ciò aiuta ad aumentare la velocità complessiva dell'insieme EPROM della presente invenzione in confronto ad insiemi di tecnica nota.

Nel corso della cancellazione, la linea 62 viene portata ad un potenziale basso così che i dispositivi 42 conducano liberamente e i dispositivi 43 siano disinseriti. La linea 40 viene allora portata ad un potenziale di 12 volt per innalzare le linee 75 di diffusione n- tutte allo stesso potenziale. Tutti i transistor 45 e 46 sono disinseriti, ciò che ha l'effetto di isolare tutte le linee di colonna n+, e tutte le linee 61 di riga sono collegate a massa. Ciò produce una cancellazione "flash" dell'intero insieme.

Sono possibili anche altri modi di cancellazione delle celle di memoria nell'insieme 39. Ad esempio, una tensione negativa può essere applicata ad una linea 61 di parola selezionata ed una tensione positiva può essere applicata a colonne selezionate nell'insieme per cancellare selettivamente singole celle.

Requisiti di cancellazione possono anche determinare l'effettiva sequenza e organizzazione di bit nell'insieme. Ad esempio, se si desiderasse cancellare due byte da 8 bit in un'unica operazione di cancellazione "flash", l'ordinamento preferito dei bit sarebbe allora il seguente:

Usando questo tipo di disposizione alternata di bit in cui i bit 0-7 provenienti da due diversi byte sono posti in un singolo blocco, deve essere eseguita solo un'operazione di cancellazione "flash" per cancellare due byte (moltiplicati per il· numero di righe, naturalmente).

Le varie tensioni applicate alle colonne n+ e alle colonne n- di fig. 3 durante le operazioni di lettura, programmazione e cancellazione sono riassunte nella seguente Tabella 1.

TABELLA 1

In fig. 4 è mostrata una forma di realizzazione alternativa della presente invenzione, nella quale il numero di linee di controllo associate col dispositivo 45 è stato ridotto di metà. Come è mostrato chiaramente, le porte di coppie alterne di dispositivi sono connesse insieme ad una linea di controllo comune. Ad esempio, i dispositivi 46a e 46b hanno in comune una linea 48a di controllo di porta. Questa forma di realizzazione si avvantaggia dal fatto che gli stati dei dispositivi 46a e 46b sono sempre identici durante operazioni di lettura, programmazione e cancellazione.

Sono mostrate anche in fig. 4 linee separate di controllo, 62 e 63, indicate rispettivamente con PCHR ed ERASE. La linea 62 è dedicata esclusivamente a dispositivi 43 a canale n-, mentre la linea 63 controlla solo dispositivi 42 a canale p-. Dividendo i transistor 42 e 43 tra linee di controllo separate diminuisce la capacità associata a ciascuna linea. Ciò consente cotrmutazione più rapida delle linee 62 e 63 e flessibilità addizionale nel controllo dell'insieme. Di conseguenza, l'architettura della fig. 4 fe generalmente più densa di quella della fig. 3 per lo stesso procedimento di fabbricazione. Lettura, programmazione e cancellazione di celle nell'insieme di fig. 4 vengono eseguite allo stesso modo descritto sopra per l'insieme di fig. 3.

Con riferimento alla fig. 5, viene mostrata ancora un'altra forma di realizzazione alternativa della presente invenzione. Lo schema di circuito di fig. 5 comprende dei transistor addizionali 44 connessi a linee 75 di colonna di uscita ed a linea 41 di precarica di tensione. In questa configurazione di circuito una tensione di precarica può essere applicata a tutte le linee di. colonna di uscita, 75 e 76, direttamente attraverso la linea 41 che lascia le linee 51 e 52 e destinata a insieme di circuiti di percorso di lettura.

Per operazioni di lettura le linee 40 e 41 in fig. 5 vengono portate entrambe al potenziale di alimentazione, ad esempio Vcc . la linea 63 è portata anche a Vcc:, mentre la linea 62 è portata alla polarizzazione sorgente/pozzo per operazioni di lettura (ad esempio, 1-3 volt) più la soglia di tensione, VTN, del dispositivo 44. Le linee 61 di parola non selezionate sono collegate a massa. La linea di parola selezionata (ad esempio 61a) è portata al potenziale di alimentazione Vcc. Come prima, vengono inseriti i transistor di selezione appropriati, 46 e 45, e la linea 50 viene collegata a massa per accedere a coppie di bit adiacenti. Ad esempio, per leggere le celle 70a e 70b, sono inseriti i dispositivi 46b, 46c e 45b. Il dispositivo 53 è inserito sulla linea 50 di massa. Ciò scarica condizionatamente 76a attraverso le celle 70a e 70b. Programmazione e cancellazione per la forma di realizzazione di fig. 5 viene eseguita come descritto sopra con riferimento alla fig. 3

Si è così descritta una nuova architettura per EPROM ad alta densità a massa virtuale.

Claims (12)

1. RIVENDICAZIONI 1 ) Dispositivo di memoria elettricamente programmabile comprendente: una pluralità di celle di memoria formate in un substrato semiconduttore e disposte in righe e colonne in modo da formare un insieme, ogni cella comprendente un elettrodo di controllo e prime e seconde regioni aventi un tipo di conducibilità diverso da quello di detto substrato, ed in cui ciascuna cella immagazzina un bit utile; una riga di celle immagazzinando bit da una pluralità di byte utili secondo uno schema in cui coppie di celle adiacenti immagazzinano bit diversi da byte diversi.
2. 2) Dispositivo di memoria come in 1), comprendente inoltre *mezzi per accedere simultaneamente a dette coppie di celle adiacenti.
3. 3) Dispositivo di memoria come in 2), in cui detto accesso simultaneo è determinato da un singolo indirizzo.
4. 4) Dispositivo di memoria come in 3), comprendente inoltre mezzi di programmazione per programmare selettivamente dette celle.
5. 5) Dispositivo di memoria come in 4), comprendente inoltre mezzi di cancellazione per cancellare contemporancamente tutte dette celle in detto insieme.
6. 6) Dispositivo di memoria come in 2), in cui detto schema conprende la sequenza di ;ove bos rappresenta il bit 0 del byte j, b1k rappresenta il bit 1 del byte k, ecc.
7. 7) Dispositivo di memoria come in 2), in cui detto schema conprende la sequenza ;ove bnk rappresenta l'n-esimo bit del byte k ed ove b„3 rappresenta l’n-esimo bit del byte j.
8. 8) Dispositivo di memoria come in 2), in cui dette celle comprendono transistor a effetto di campo a porta isolata a canale n- ed in cui detta seconda regione comprende regione di diffusione n+ e detta prima regione conprende una regione di diffusione leggermente drogata.
9. 9) Dispositivo di memoria come in 8), in cui dette regioni di diffusione n- ed n+ comprendono linee di bit sommerse che formano linee di colonna rispettivamente prima e seconda, dette prime linee di colonna funzionando selettivamente come linee di massa durante l'accesso a detto insieme.
10. 10) Dispositivo di memoria programmabile elettricamente comprendente : una pluralità di celle di memoria formate in un substrato semiconduttore e disposte in righe e colonne in modo da formare un insieme, ogni cella comprendendo un elettrodo di controllo e regioni prima e seconda aventi un tipo di conducibilità diverso da quello di detto substrato; una pluralità di linee di riga, l'elettrodo di controllo di tutte le celle in ciascuna riga essendo connesso alla linea di riga; linee alternate di colonna prime e seconde, le regioni prima e seconda di tutte le celle in ciascuna colonna essendo connesse rispettivamente a dette linee di colonna prime e seconde, dette prime linee di colonna funzionando selettivamente come linee di nassa durante l'accesso a detto insieme; mezzi di precaricamento per precaricare dette linee di colonna prime e seconde ad un potenziale positivo; mezzi di decodifica di riga per selezionare una linea di riga per accedere simultaneamente ad una coppia di celle di memoria adiacenti in detto insieme; mezzi di decodifica di colonna per connettere una seconda linea di colonna a massa e per connettere la coppia di prime linee di colonna immediatamente adiacenti a detta seconda linea di colonna a linee di uscita separate per accedere simultaneamente a detta coppia di dette celle di memoria adiacenti scaricando condizionatamente detta coppia di prime linee di colonna attraverso detta coppia di celle.
11. 11) Dispositivo di memoria come in 10), in cui detta coppia di celle di memoria adiacenti immagazzinano bit diversi da un byte utile.
12. 12) Dispositivo di memoria come in 11), in cui ogni riga di detto insieme immagazzina bit di dati secondo la sequenza ;ove b0j rappresenta il bit 0 del byte j, b1k rappresenta il bit 1 del byte k, ecc . * 13) Dispositivo di memoria come in 11), in cui ciascuna riga di detto insieme iirroagazzina uno schema di bit che comprende la sequenza

    ove bnk rappresenta l'n-esimo bit del byte k e bnj rappresenta l'n-esimo bit del byte j. 14) Dispositivo di memoria come in .1.1), in cui dette linee di uscita sono connesse a detto potenziale positivo in n»do da impedire disturbo ad altre celle in detto insieme durante l'accesso a detta coppia di celle adiacenti. 15) Dispositivo di memoria come in 11), in cui dette celle comprendono transistor a effetto di campo a porta isolata a canale n- ed in cui detta seconda regione comprende una regione di diffusione n+ e detta prima regione comprende una regione di diffusione n- leggermente drogata. 16) Dispositivo di memoria come in 15), in cui dette regioni di diffusione n+ ed n- conprendono linee di bit sommerse che formano rispettivamente dette linee di colonna seconde e prime. 17) Dispositivo di memoria come in 16), conprendente inoltre mezzi di programmazione per programmare selettivamente dette celle. 18) Dispositivo di memoria come in 17), comprendente inoltre mezzi di cancellazione per cancellare simultaneamente tutte dette celle in detto insieme. 19) Dispositivo di memoria a sola lettura programmabile elettricamente conprendente: una pluralità di transistor a effetto di campo a porta isolata disposti in righe e colonne in modo da formare un insieme indirizzabile, ogni cella comprendendo una porta di controllo, una regione di sorgente n- leggermente drogata, ed una regione di. pozzo n+; una pluralità di linee di riga, le porte di controllo di tutte .le celle in ogni riga essendo connesse ad una linea di riga; linee di colonna prime e seconde alternate, le regioni di sorgente e pozzo di tutte le celle in ogni colonna essendo connesse rispettivamente a dette linee di colonna prime e seconde; mezzi per accedere a detto insieme in modo che un singolo indirizzo acceda ad una coppia adiacente di celle di memoria situate in una singola riga. 20) Dispositivo di memoria come in 19), in cui detta coppia adiacente di celle immagazzinano bit diversi di dati da diversi byte utili. 21) In un dispositivo di memoria elettricamente programmabile, il tipo avente un insieme di righe e colonne di celle di. memoria, un metodo per accedere simultaneamente ad una coppia di celle di memoria adiacenti, detta coppia di celle immagazzinando bit diversi di dati da diversi byte, detto metodo comprendente: (a) precaricare linee di colonna connesse a dette colonne di celle; (b) selezionare la linea comune di colonna connessa a detta coppia di celle di memoria adiacenti,e selezionare anche le due linee di colonna adiacenti situate sui lati adiacenti di detta linea comune di colonna, come determinato da un singolo indirizzo; (c) connetterle a massa detta linea comune di colonna; (d) scaricare condizionatamente dette due linee di colonna adiacenti attraverso detta coppia di celle di memoria adiacenti; e (e) connettere ciascuna di dette due linee di colonna a uscite separate lasciando contemporaneamente nello stato precaricato tutte le linee di colonna non selezionate. 22) Metodo come in 21), in cui dette linee di uscita sono connesse a detto potenziale di precaricamento in modo da impedire disturbo ad altre celle in detto insieme durante l'accesso a detta coppia di celle adiacenti.