ITRM980545A1 - Sistema di memoria flash segmentata - Google Patents

Description

DESCRIZIONE

A corredo di una domanda di brevetto per invenzione avente per titolo:

" SISTEMA DI MEMORIA FLASH SEGMENTATA"

CAMPO TECNICO DELL'INVENZIONE

Il campo tecnico della presente invenzione è quello delle memorie FLASH e particolarmente la programmazione e l'azzeramento o clearing delle memorie FLASH.

PRECEDENTI DELL'INVENZIONE

Le memorie a semiconduttore di diversi tipi sono diventate un hardware di supporto chiave per i sistemi calcolatori attuali. Mentre le memorie DRAM (memorie ad accesso casuale dinamiche) sono state usate principalmente nella forma di chip dedicati, la maggior parte degli altri tipi sono stati impiegati sia come chip dedicati e sia come memorie incorporate o embedded, collocate sul chip dell'unità di elaborazione centrale principale.

Questi altri tipi comprendono: 1. memorie SRAM (memorie ad accesso casuale statiche), (2) memorie ROM (memorie di sola lettura), (3) memorie EPROM (memorie di sola lettura elettricamente programmabili), (4) memorie EEPROM (memorie di sola lettura cancellabili elettricamente programmabili) e (5) memorie FLASH (un acronimo il cui significato semplicemente comprende le memorie di sola lettura elettricamente programmabili cancellabili ad alta velocità) . Le ultime tre, le memorie EPRQM, EEPROM e FLASH utilizzano operazioni di trattamento e struttura di dispositivi in analoga tecnologia dei dispositivi nel cuore dell'elemento di memoria. Il dispositivo chiave è un transistore NMOS a doppia regione di gate. Una prima regione di gate, denominate gate di controllo, è normalmente collegata al nodo del circuito che elettricamente la pilota. Una seconda regione di gate è elettricamente fluttuante e non viene usata per contenere una carica. Questa carica può essere alterata elettricamente applicando una combinazione di specifici valori delle tensioni impresse sulla regione di gate normale e sui terminali di source/drain. La carica presente sulla regione di gate fluttuante determina se uno stato logico "0" oppure uno stato logico "1" sia memorizzato sulla locazione della cella del transistore con regione di gate fluttuante.

Questa struttura con regione di gate fluttuante è un dispositivo compatto. Il procedimento di precisione con cui esso è formato fornisce una regione di diffusione well del transistore controllata nelle sue caratteristiche. Vi sono tre differenze fondamentali della struttura FLASH nei confronti della struttura EPROM. Nella struttura FLASH, i dettagli geometrici intorno alla periferia ed all'interno dell'area attiva delle regioni di gate sono stati modificati in modo da rendere il dispositivo più suscettibile di programmazione locale, vale a dire programmazione mentre il dispositivo è collocato nel suo zoccolo di applicazione. Lo spessore dell'ossido di gate è stato ridotto nel transistore per formare l'elemento di memoria FLASH. Ciò consente il verificarsi di un trasferimento di carica per effetto tunnelling e rende possibile una cancellazione attraverso il canale. Nella cancellazione attraverso il canale, l'area attiva centrale del canale partecipa alla cancellazione, piuttosto che soltanto sulla periferia della regione di gate attiva. Il dispositivo FLASH inoltre comprende una ulteriore necessaria circuiteria di polarizzazione per consentire la cancellazione.

Nell'ordine della sequenza storica, la memoria PROM è stata usata per la prima volta per applicazioni di memorie di sola lettura ed i dispositivi erano programmati per mezzo di una operazione di mascheratura. Allo scopo di soddisfare la necessità di una programmazione adattata alle esigenze dei clienti con breve tempo di "turn-around" nella collocazione dell'utente, successivamente è stato sviluppata la memoria EPROM. Tali memorie EPROM possono essere cancellate soltanto mediante luce ultravioletta, per cui le capsule debbono essere trasparenti. Ciò, per sua natura, escluse la possibilità di utilizzazione degli elaboratori incorporati, dato che gli elaboratori incorporati o embedded non possono essere incapsulati in tali contenitori di incapsulamento.

La memoria EEPROM è stata sviluppata successivamente ed ha consentito la cancellazione elettrica senza l'impiego di luce ultravioletta. La memoria EEPROM richiedeva un ulteriore transistore per la selezione in ciascuna cella e ciò rendeva l'area del chip per ogni cella troppo costosa. La cella di memoria FLASH elimina tutte le difficoltà, fornendo eccellenti prestazioni ed eccellente densità di celle. La convenzionale memoria FLASH rimane la soluzione che può essere scelta in tutte le applicazioni di memoria di sola lettura. La memoria FLASH inoltre ha potuto godere di una tecnologia sempre più perfezionata, comportando migliore producibilità, affidabilità e prestazioni. La facilità di programmazione rappresenta anche un'area che subisce studi e esperimenti continuati. I dispositivi di memoria FLASH realizzati dalla Texas Instruments differiscono sotto due aspetti importanti da altri dispositivi di memoria FLASH che vengono prodotti .

In primo luogo, alcune memorie FLASH della tecnica precedente utilizzano strutture N-epitassiali oppure anche semplici strutture con substrato P che non permettono una polarizzazione selettiva per la regione di back-gate di una cella. La Figura 1 rappresenta una tale struttura N-epitassiale. Una polarizzazione selettiva non può essere applicata alla regione di back-gate N-epitassiale che è comune a tutti i dispositivi. La Figura 2 rappresenta una struttura di un dispositivo della tecnica precedente realizzato dalla Texas Instruments, una struttura epitassiale con substrato P che presenta una regione di back-gate nella regione di N-well. Questa regione di back-gate presenta diversi vantaggi che portano alla possibilità di generare componenti isolati per un effettivo uso del circuito, però, cosa più notevole, permette una semplice operazione di programmazione preliminare per "blocchi o settori" che cancella dei blocchi o dei settori contemporaneamente dell'intero nucleo o matrice di celle (array) della memoria. I blocchi ed i settori sono illustrati nella Figura 3. La Figura 3 illustra tre comuni organizzazioni per le memorie FLASH. Nella conFigurazione a blocchi, tutte le locazioni vengono cancellate contemporaneamente in una operazione di cancellazione di blocco. Nella conFigurazione bootblock, l'indirizzamento può essere diretto al settore di programmazione oppure al settore del blocco di piede o di boot. Pertanto, questa conFigurazione è idonea per la cancellazione settoriale. Nella conFigurazione completamente settorizzata, la cancellazione viene eseguita individualmente in una molteplicità di settori. Le convenzionali memorie FLASH sono destinate ad una cancellazione più complessa su base di byte-per-byte. In secondo luogo, i nuclei di memoria o matrici della Texas Instruments utilizzano una linea di "selezione di sorgente" commutata, operante per applicare una massa virtuale soltanto a quei bit che vengono programmati o che vengono letti.

Una tipica conFigurazione circuitale di memoria FLASH secondo la tecnica precedente è rappresentata nella Figura 4. La cella di memoria consiste di (a) il transistore 401 con canale N con regione di gate fluttuante e (b) un associato pilotaggio di linea di bit 402, linea di parola 403, pilotaggio e massa virtuale 404 ed una circuiteria di commutazione 406. La Figura 5 illustra una matrice di tali celle di memoria. Queste sono normalmente disposte in gruppi di 16 oppure di 32 colonne. Questi gruppi hanno un comune amplificatore di senso o di lettura, per esempio 533, e 8 oppure 16 amplificatori di lettura 533, 537, 538 e 539 formano un byte di otto bit oppure una parola di sedici bit dei dati di uscita.

Durante le operazioni di programmazione o di cancellazione, l'amplificatore di lettura 533 viene usato per verificare che lo stato logico corretto sia memorizzato nella locazione desiderata. Nell'uso applicativo per la lettura, l'amplificatore di lettura 533 viene usato per rivelare i dati desiderati e per fornire una interfaccia dalla intensità di pilotaggio limitata della cella di memoria ad un circuito tampone o buffer di uscita in tecnologia CMOS (oppure TTL) ai terminali del chip oppure ai terminali interni della funzione incorporata. La Figura 6 rappresenta otto bit in dettaglio, quattro bit meno significativi (LSB) e quattro bit più significativi (MSB) di un gruppo di colonne da sedici oppure da trentadue bit. Sono rappresentate due parole, la parola 0 e la parola N.

Il transistore con canale N con regione di gate fluttuante (401 nella Figura 4) ha le caratteristiche illustrate nella Figura 7. Quando questo transistore presenta una carica 0 sulla sua regione di gate fluttuante, il transistore ha la caratteristica I-V (corrente-tensione) della curva "A". Con una carica negativa "Q-" sulla regione di gate fluttuante, la caratteristica I-V diventa la curva "B". Con una carica positiva "Q<+>" sulla regione di gate fluttuante, la caratteristica I-V diventa la curva "C".

La programmazione consiste nell'indirizzamento di una particolare linea di parola 403 e di una particolare linea di bit 402. Una appropriata tensione superiore alla normale tensione di funzionamento viene impressa su tale linea di parola. Simultaneamente, la linea di bit indirizzata 402 viene pilotata con la tensione richiesta per caricare la regione di gate fluttuante al valore Q" (Figura 7) associata alla memorizzazione del desiderato livello logico "0". Similmente, la cancellazione attraverso il canale per blocco o per settore consiste nell'indirizzamento di tutti gli appropriati bit simultaneamente e nell'applicare una appropriata tensione superiore alla normale tensione di funzionamento sulla linea di back-gate o di gate posteriore, mentre simultaneamente la linea di parola viene pilotata a 0 volt. Ciò si traduce in una carica Q<+ >(Figura 7) sulla regione di gate fluttuante, memorizzando così il desiderato livello logico "1".

La programmazione e la cancellazione sono eseguite normalmente applicando impulsi alla linea di parola oppure alla linea di bit che richiede la tensione più elevata. Le appropriate tensioni sono illustrate nella tabella della Figura 8. Per convenzione, il termine di "programmazione" è sinonimo con la scrittura di "0" ed il termine di "cancellazione" è sinonimo della scrittura di "1".

L'operazione di "lettura (verifica normale)" rappresentata nella Figura 8 verifica che la programmazione sia stata effettuata con successo. Se il primo gruppo di impulsi di programmazione non fornisce il risultato desiderato, possono essere applicati ulteriori impulsi (una seconda passata).

Ciò frequentemente piloterà la carica della regione di gate fluttuante al livello desiderato. Eccessive passate di questo tipo potrebbero degradare il dispositivo e perciò dovrebbero essere evitate, nella misura possibile. Per questa ragione, è altamente desiderabile utilizzare precisi procedimenti per verificare che un adeguato numero di impulsi di alta tensione siano stati applicati per fornire al "bit" un robusto livello logico superiore a tutte le condizioni di funzionamento, mentre non vengono usati un numero di impulsi di programmazione superiore a quelli necessari.

La applicazione di estremi livelli di tensione sul dispositivo altera le bande di energia delle interfacce silicio-polisilicio-ossido-nitruro . Ciò permette ai così detti elettroni fortunati all'estremità superiore della distribuzione energetica di superare la barriera di energia e può aver luogo un trasferimento di carica verso la regione di gate fluttuante oppure in uscita da essa. Sotto la normale sollecitazione di tensione, questa regione di gate fluttuante è totalmente isolata fino al livello di 10<12 >ohm-cm ovvero superiore alla resistività dielettrica dagli altri terminali del dispositivo. Similmente, luce ultravioletta può essere usata su wafer o su chip incapsulati in un contenitore di incapsulamento trasparente per cancellare i livelli logici memorizzati attraverso la rimozione di tutte le cariche che si trovano sulla regione di gate fluttuante. Questo procedimento procede attraverso un meccanismo basato su "elettroni caldi" in cui le cariche accumulate ricevono una energia sufficiente per semplicemente farle. "saltare" al disopra delle barriere energetiche di contenimento che le trattengono sulla regione di gate fluttuante.

SOMMARIO DELL'INVENZIONE

La presente invenzione si riferisce ad una speciale organizzazione di elementi di memoria FLASH in matrici di celle o array segmentate. Queste matrici segmentate vengono implementate con un procedimento CMOS P-epitassiale avente una capacità di realizzazione di dispositivi MOS sia a singola regione di gate e sia a doppia regione di gate ed utilizza la caratteristica di polarizzazione della regione di gate posteriore o back gate per fornire una cancellazione preliminare alla programmazione diretta su tutte le locazioni di bit contemporaneamente. La segmentazione viene implementata sia con un transistore di commutazione di "selezione di sorgente" e sia con una transistore di commutazione di "selezione di segmento" che isolano completamente i segmenti per ottenere una maggiore immunità nei confronti delle sollecitazioni delle linee di bit e nei confronti del disturbo dei bit deselezionati. Il preferito procedimento è quello del metallo multilivello di almeno tre strati, che fornisce facilità di disegno e di instradamento e significativa riduzione della capacità nelle aree cruciali. Quando questo procedimento di fabbricazione, questa struttura del dispositivo e queste tecniche di isolamento del circuito vengono utilizzati, il carico capacitivo sulle linee di bit commutate viene notevolmente ridotto isolando la capacità delle sub-linee di bit non commutate dalle linee di bit globali commutate.

La preferita forma di realizzazione della presente invenzione offre parecchi notevoli vantaggi. L'invenzione si traduce in migliore tempo di accesso alla memoria, migliori prestazioni come risultato della più bassa capacità delle linee di bit globali nella matrice o nucleo di memoria segmentata. Questo è il risultato della stessa segmentazione e dell'instradamento delle linee di bit globali anche sul più alto livello di metallo. Il nucleo segmentato della presente invenzione presenta una più bassa sollecitazione delle linee di bit in virtù del fatto che i settori non commutati sono isolati dalle linee di bit locali. Il disturbo di boot block viene eliminato nella presente invenzione attraverso l'isolamento dei settori. Nella presente invenzione l'area del chip viene ridotta eliminando la necessità di replicazione dei decodificatori di colonna e degli amplificatori di lettura e mediante 1'instradamento delle linee di bit cruciali sul massimo livello metallico dei molteplici livelli metallici del dispositivo .

BREVE DESCRIZIONE DEI DISEGNI

Questi ed altri aspetti della presente invenzione sono illustrati nei disegni, in cui:

la Figura 1 illustra la struttura di un procedimento di produzione di memoria FLASH N-epitassiale secondo la tecnica precedente,

la Figura 2 illustra la struttura della tecnica precedente in relazione al procedimento del substrato P-epitassiale della Texas Instruments in confronto con altre strutture di procedimenti di memoria FLASH, la Figura 3 illustra il concetto della tecnica precedente su cui sono basate le conFigurazioni delle memorie FLASH a blocchi, a boot block e completamente settorizzate,

la Figura 4 illustra una tipica conFigurazione di circuito di memoria FLASH della tecnica precedente,

la Figura 5 illustra gli elementi essenziali di una matrice di celle di memoria FLASH secondo la tecnica precedente,

la Figura 6 illustra i dettagli dei transistori e 1'intercollegamento nel cuore delle celle di memoria della tecnica precedente,

la Figura 7 descrive le caratteristiche corrente-tensione (I-V) di un transistore con regione di gate fluttuante della tecnica precedente con la carica accumulata sulla regione di gate fluttuante come parametro,

la Figura 8 fornisce una tabella delle condizioni di tensioni applicate sulla linea di bit, sulla linea di parola e sui terminali di back-gate e lo stato di massa virtuale per la programmazione, la cancellazione e la lettura in conformità alla tecnica precedente e le condizioni applicate per il collaudo della sollecitazione delle linee di bit in conformità alla tecnica precedente, la scrittura di "1" nella memoria FLASH secondo la tecnica precedente e l'azzeramento per blocchi o per settori secondo la presente invenzione,

la Figura 9 illustra l'architettura della matrice di celle o array della memoria FLASH segmentata secondo la preferita forma di realizzazione della presente invenzione, per evidenziare la disposizione dei segmenti ed il loro accoppiamento attraverso i transistori di commutazione dei settori; e

la Figura 10 illustra i componenti tipici del tempo di accesso su misura che le convenzionali matrici di celle della memoria aumentano di grandezza e l'effetto della segmentazione come descritto nella preferita forma di realizzazione della presente invenzione nella riduzione del tempo di accesso.

DESCRIZIONE DETTAGLIATA DELLE PREFERITE FORME DI

REALIZZAZIONE

Con riferimento alla conFigurazione circuitale della Figura 4, il transistore 401 è un dispositivo con canale N a doppia regione di gate che rappresenta l'elemento di memoria per un singolo bit. La linea di bit per la scrittura dei dati è la linea 402 e la linea di selezione di parola è la linea 403. Il nodo di massa virtuale 414 viene commutato "on" per la scrittura "0" e per le operazioni di lettura e viene fatto fluttuare per le operazioni di scrittura di "1" e di lettura.

La Figura 5 rappresenta una tipica matrice o array di celle di memoria FLASH. L'amplificatore di lettura 533 è un esempio tipicamente di otto (oppure sedici) di tali amplificatori di lettura nella matrice. I blocchi 543, 553, 563; 547, 557, 567; 548, 558, 568 e 549, 559, 569 contengono ciascuno i decodificatori di colonna e sedici o trentadue colonne di elementi di memoria, come illustrato nella Figura 4.

La Figura 6 rappresenta otto bit in dettaglio, quattro bit meno significativi (LSB) e quattro bit più significativi (MSB) del gruppo di colonne di sedici o trentadue bit. Due parole sono rappresentate, la parola 0 e la parola N. I transistori 607, 617, 647 e 677 sono transistori di uscita pilotati dai decodificatori di colonna che collegano elettricamente una delle sedici (o trentadue) linee di bit all'ingresso dei segnali al corrispondente amplificatore di lettura. I transistori di selezione di sorgente 606, 616, 636, 646, 666, 686 sono pilotati dai decodificatori di colonna e selezionano il "bit laterale sinistro" (memorizzato per esempio nel transistore 600) oppure il "bit laterale destro" (memorizzato nel transistore 610).

Otto (oppure 16) amplificatori di lettura illustrati con i numeri di riferimento 533, 537, 538, 539 della Figura 5 formano collettivamente una porzione di byte di otto bit (oppure una parola di sedici bit) di una parola di memoria lunga memorizzata nel dispositivo di memoria FLASH. Come esempio, con trentadue gruppi di parola multiplati in ciascun amplificatore di lettura e con una matrice di celle comprendente 16 amplificatori di lettura, la lunghezza della parola è di 512 bit.

Il transistore con canale N con regione di gate fluttuante (401 della Figura 4) presenta le caratteristiche illustrate nella Figura 7. Quando questo transistore presenta una carica 0 sulla sua regione di gate fluttuante, il transistore presenta la caratteristica I-V (corrente-tensione) di cui alla curva "A". Con una carica negativa "Q-" sulla regione di gate fluttuante, la caratteristica I-V viene traslata alla curva "B". Con una carica positiva "Q<+>" sulla regione di gate fluttuante, la caratteristica I-V trasla alla curva "C".

La programmazione consiste nell'indirizzamento di una particolare linea di parola e di una particolare linea di bit. Un'appropriata tensione superiore alla normale tensione di funzionamento viene applicata su tale linea di parola. Simultaneamente, la linea di bit indirizzata viene pilotata con la tensione richiesta per caricare la regione di gate fluttuante al valore Q<- >(Figura 7) associato alla memorizzazione del desiderato livello logico "0". Similmente, la cancellazione attraverso il canale per blocco o per settore consiste nell'indirizzamento simultaneo di tutti i bit appropriati e nell'applicazione di una appropriata tensione superiore alla normale tensione di funzionamento sulla linea di gate posteriore, mentre simultaneamente si pilota la linea di parola a zero volt. Ciò si traduce in una carica Q<+ >(Figura 7) sulla regione di gate fluttuante, memorizzando così il desiderato livello logico "1".

La programmazione e la cancellazione vengono eseguite normalmente applicando impulsi alla linea di parola oppure alla linea di bit che richiedono la tensione più elevata. Le appropriate tensioni sono illustrate nella tabella della Figura 8. In via convenzionale, il termine di "programmazione" è sinonimo del termine di scrittura di "0" ed il termine di "cancellazione" è sinonimo del termine di scrittura di "1".

L'operazione di "lettura (normale verifica)" rappresentata nella Figura 8 verifica che la programmazione sia stata effettuata con successo. Se il primo gruppo di impulsi di programmazione non fornisce il risultato desiderato, possono essere applicati ulteriori impulsi (una seconda passata). Ciò frequentemente piloterà la carica della regione di gate fluttuante al livello desiderato. Eccessive passate di questo tipo potrebbero degradare il dispositivo e perciò dovrebbero essere evitate, se possibile. Per questa ragione, è altamente desiderabile impiegare procedimenti precisi per verificare che un adeguato numero di impulsi di alta tensione siano stati applicati per fornire al "bit" un robusto livello logico su tutte le condizioni di funzionamento, mentre non vengono usati un numero di impulsi di programmazione superiore a quelli necessari .

L'applicazione di estremi livelli di tensione sul dispositivo altera le bande di energia delle interfacce silicio-polisilicio-ossido-nitruto. Ciò permetti ai cosiddetti elettronici "fortunati" alla estremità superiore della distribuzione energetica di sormontare la barriera di energia e può verificarsi quindi il trasferimento di carica verso la regione di gate fluttuante oppure lontano da essa. Sotto la normale sollecitazione di tensione, questa regione di gate fluttuante è totalmente isolata da un valore fino al livello di 10<12 >ohm-cm o più di resistività dielettrica dagli altri terminali del dispositivo. Similmente, la luce ultravioletta può essere usata su wafer o su chip incapsulati in un contenitore di incapsulamento trasparente per cancellare i livelli logici memorizzati mediante la rimozione di tutte le cariche applicate sulla regione di gate fluttuante. Questo procedimento procede sulla base di un meccanismo di "elettroni caldi" in cui le cariche accumulate ricevono una energia sufficiente semplicemente per farle "saltare" al disopra delle barriere energetiche di contenimento che le trattengono sulla regione di gate fluttuante.

La Figura 9 illustra il principio della segmentazione nella matrice di celle o array della memoria FLASH. Ciascuna parola viene suddivisa in un numero di segmenti, un segmento globale (segmento zero) e segmenti locali (segmenti da 1 a N). Per facilità di illustrazione, la Figura 9 rappresenta soltanto due parole per segmento. Vi potrebbero essere un numero molto maggiore di parole. 64 parole è un esempio rappresentativo di una conFigurazione normale. I transistori 954 e 974 di commutazione dei segmenti possono essere considerati come transistori che collegano elettronicamente i rispettivi nodi 953 e 973 delle linee di bit globali con il corrispondenti nodi 956 e 976 delle linee di bit locali. In un dato tempo viene collegato soltanto uno di tali segmenti.

Similmente, le linee di sorgente globali e locali sono anche segmentate ed isolate una dall'altra. I transistori di commutazione di sorgente 942 e 962 possono essere considerati come transistori che collegano elettronicamente i rispettivi nodi 943 e 963 delle linee di sorgente globali con i corrispondenti nodi 991 e 967 delle linee di sorgente locali. In un dato tempo è collegato soltanto un segmento. La decodificazione dei segmenti viene derivata da quella che normalmente è la predecodificazione dei bit di indirizzo di riga nelle matrici non segmentate.

In confronto con una matrice di celle convenzionali avente lo stesso numero di parola, ciascuna contenente lo stesso numero di bit, la matrice segmentata può fornire una enorme riduzione della capacità delle linee di bit. La capacità delle linee di bit è un elemento che apporta il maggiore contributo alle prestazioni sotto l'aspetto del tempo di accesso. La Figura 10 rappresenta le componenti tipiche del tempo di accesso per diverse dimensioni delle grandi matrici di celle di memoria FLASH. Il ritardo dell'amplificatore di senso o di lettura (S/A) è indipendente dalla dimensione della matrice di celle. Il ritardo di decodificazione di colonna (COL DEC) è indipendente dalla dimensione della matrice di celle. Il ritardo di decodificazione di riga (ROW DEC) aumenta moderatamente con l'aumentare della dimensione della matrice di celle. Questo ritardo di decodificazione di riga aumenta approssimativamente dal 10 al 20% per ciascun raddoppio della dimensione della matrice di celle. Il ritardo della capacità delle linee di bit (BIT LINE) aumenta con l'aumentare della dimensione della matrice di celle non segmentata, ma è indipendente dalla dimensione della matrice di celle o nucleo della memoria per le matrici segmentate. Poiché la capacità sulla linea di bit è il fattore più importante che limita le prestazioni sotto l'aspetto del tempo di accesso, una riduzione di più del 50% del tempo di accesso (per un modulo di 64 K) può essere realizzata utilizzando la matrice di celle segmentata secondo la preferita forma di realizzazione della presente invenzione, piuttosto che quella della tecnica precedente. Questo perfezionamento della velocità è ottenuto con un lieve costo supplementare derivante dall'aumento della complessità dei transistori di commutazione dei segmenti. Questa aggiunta di transistori di commutazione dei segmenti può essere più che compensata mediante l'impiego di un ulteriore livello di metallo (livello 3). Ciò riduce sensibilmente la capacità di instradamento delle linee di bit e consente una aumentata densità di disegno realizzativo o di layout. Le linee di bit locali vengono instradate sul livello più basso del metallo (livello 1) e le linee di parola sono instradate sul livello intermedio (livello 2).

La sollecitazione delle linee di bit, che è un grave problema nelle convenzionali matrici di celle di memoria FLASH, viene eliminata attraverso l'impiego della segmentazione della preferita forma di realizzazione dell'invenzione. Questo effetto della sollecitazione delle linee di bit può essere compreso con riferimento alla Figura 5. Le linee di bit in questa convenzionale matrice di celle presentano un significativo carico capacitivo che aumenta direttamente con il numero di parole nella matrice di celle. Dato che le matrici di celle sono realizzate nel procedimento di programmazione, in effetti, anche in ordinari cicli di lettura/scrittura, la commutazione di questo carico capacitivo può provocare dei disturbi nei bit non indirizzati a causa della sollecitazione delle linee di bit.

Il pilotaggio di queste linee durante i cicli di programmazione, cancellazione e clear o azzeramento può produrre delle interazioni fra le parole selezionate e le parole non selezionate e può disturbare i dati memorizzati e verificati. Per questa ragione, il collaudo o testing delle matrici di celle di memoria FLASH normalmente comprende una operazione di collaudo della sollecitazione dei bit riportata in dettaglio in relazione alla Figura 4.Questa è virtualmente una operazione di scrittura di "0" in cui le parole selezionate vengono esaminate in modo da analizzare il verificarsi di questo problema. Le matrici di celle segmentate secondo la presente invenzione sono esenti da questo effetto in virtù dei transistori di commutazione di selezione dei segmenti e di selezione di sorgente che isolano ciascun segmento da tutti gli altri.

Il problema del "boot block disturb" è anche ben noto ai fornitori di convenzionali moduli di memoria FLASH. La maggior parte delle matrici di celle di memoria FLASH concettualmente possono essere suddivise in un blocco boot block di dati, il quale memorizza i dati di programma di "boot-de-modul" ed altri dati di programma, che memorizza i dati che gestiscono tutte le altre operazioni del programma. Gli utenti normalmente non hanno alcuna necessità di riprogrammare il "boot block data", però hanno la frequente necessità di riprogrammare qualche porzione del blocco degli altri dati di programma della matrice, usualmente tutti gli altri dati di programma.

In questa operazione di riprogrammazione, i dati del boot block memorizzati vengono sottoposti ad enormi interazioni (molti cicli di programmazione con l'impiego di impulsi di alta tensione e di alta frequenza) e la predisposizione a disturbare i dati del boot block è grave. Ciò viene accentuato nelle matrici di celle aventi molte parole ed un elevato livello di accoppiamento fra la stessa posizione di bit di diverse parole. La segmentazione della presente forma di realizzazione della presente invenzione elimina questo accoppiamento e quindi elimina il problema del disturbo del boot block.

Le matrici di celle di memoria FLASH prodotte dalla Texas Instruments hanno un numero di caratteristiche distintive in confronto con quelle degli altri fornitori. Una prima differenza fondamentale concerne la diffusione di well della regione di back gate nella struttura del dispositivo della Texas Instruments illustrata nella Figura 2. Questa regione di back gate permette di isolare i componenti per un effettivo uso del circuito. Questa regione di back gate inoltre permette una semplice operazione di pre-programmazione con cancellazione sul canale che cancella contemporaneamente la intera matrice di celle. Le convenzionali memoria FLASH sono commissionate per una cancellazione più complessa su base di bit-per-bit.

Inoltre, le matrici di celle della Texas Instruments utilizzano una linea di "selezione di sorgente" commutata, operante per applicare una massa virtuale soltanto a quei bit che vengono programmati o letti. L'impiego della segmentazione in tutti i tipi di matrici di celle FLASH, nelle matrici di celle della Texas Instruments oppure nelle matrici di celle più convenzionali di altri fornitori, non solleva importanti sottili problemi che non interessano le matrici di celle non segmentate. Principalmente fra queste vi è la considerazione dello stato di un bit di dati memorizzati nelle sublinee di bit locali, in cui un bit può non essere indirizzato per un gran numero di cicli e quindi può essere indirizzato.

Le sub-linee di bit non indirizzate (per esempio 956 nella Figura 9) presentano una tendenza a scaricarsi verso zero volt ed hanno soltanto un ammontare fisso di tempo per il percorso ciclico tra i valori di tensione dello stato logico 0 o dello stato logico "1" che debbono essere rivelati o letti quando sono da poco indirizzati. Vi sono diversi modi per assicurare che queste sub-linee di bit non indirizzate vengano precondizionate (ricaricate) su ciascun ciclo per evitare lo scarico a zero volt nei cicli non indirizzati. Uno di questi modi implica la generazione di un impulso di ricaricamento iniziato dal rivelatore di transizione di indirizzo. Un altro modo consiste nel sottoporre tutti i bit ad un impulso di ricaricamento generato ad ogni ciclo durante il tempo in cui il dispositivo non viene sottoposto alla lettura, però gli indirizzi stanno cambiando e stanno diventando validi. Questi notevoli problemi dei dispositivi sono particolarmente assenti nella maggior parte se non in tutti i brevetti della tecnica precedente.

Sebbene la preferita forma di realizzazione sia stata descritta in dettaglio, dovrebbe essere compreso che vari cambiamenti, sostituzioni ed alterazioni possono essere apportati senza allontanarsi dello spirito e dall'ambito dell'invenzione come definito dalle rivendicazioni allegate .

Claims (12)

1. RIVENDICAZIONI 1. Sistema di memoria FLASH comprendente: una matrice o array di celle di memoria disposte in segmenti, ciascun segmento comprendendo: una pluralità di linee di sorgente locali; una pluralità di sub-linee di bit locali disposte in modo tale che una sub-linea di bit locale sia formata fra ciascuna coppia adiacente di linee di sorgente locali; una pluralità di linee di parola per ciascuna delle N parole per segmento; una pluralità di celle di memoria FLASH collegate in una matrice di righe locali e di colonne locali, ciascuna cella di memoria avendo un primo terminale ed un secondo terminale; ciascuna riga locale essendo collegata sulla regione di drain di ciascuna cella di memoria alla regione di drain di un transistore di commutazione di segmento la cui regione di gate di controllo viene pilotata dal segnale di selezione della linea di bit locale di segmento e la cui regione di sorgente o source viene collegata alla linea di bit globale; ciascuna riga locale essendo collegata in corrispondenza della regione di sorgente o di source di ciascuna cella di memoria alla regione di drain di un transistore di commutazione di segmento la cui regione di gate di controllo viene pilotata dal segnale di selezione della linea di sorgente locale di segmento e la cui regione di source viene collegata alla massa virtuale locale; una pluralità di linee di sorgente globali; una pluralità di transistori con canale N di commutazione di massa virtuale, ciascuno avente un primo terminale di source-drain collegato a detto primo terminale di una corrispondente cella memoria, un secondo terminale di source-drain collegato ad una regione di gate di controllo che riceve un corrispondente segnale di selezione di segmento; una pluralità di linee di bit globali; una pluralità di transistori con canale N di selezione di bit, ciascuno avente un primo terminale di source-drain collegato a detto primo terminale di una corrispondente cella di memoria, un secondo terminale di source-drain collegato ad una corrispondente linea di bit globale ed una regione di gate di controllo che riceve detto corrispondente segnale di selezione di segmento.
2. 2. Sistema di memoria FLASH secondo la rivendicazione 1, in cui ciascuna riga locale comprende una pluralità di celle di memoria ciascuna cella collegata con il suo terminale di gate di controllo ad una corrispondente di detta pluralità di linee di parola.
3. 3. Sistema di memoria FLASH secondo la rivendicazione 2, in cui detta pluralità di celle di memoria in ciascuna riga consiste di otto celle di memoria .
4. 4. Sistema di memoria FLASH secondo la rivendicazione 2, in cui detta pluralità di celle di memoria in ciascuna riga consiste di 16 celle di memoria .
5. 5. Sistema di memoria FLASH secondo la rivendicazione 1, in cui ciascuna colonna locale comprende una pluralità di celle di memoria FLASH aventi un primo terminale di sorce-drain collegato ad una corrispondente sub-linea di bit locale ed avente un secondo terminale di source-drain collegato ad una corrispondente linea di sorgente o di source locale.
6. 6. Sistema di memoria FLASH secondo la rivendicazione 1, in cui ciascuna di dette celle di memoria consiste di un transistore con canale N a doppia regione di gate avente un primo terminale di drain-source collegato ad una corrispondente sublinea di bit locale, un secondo terminale di drainsource collegato ad una corrispondente linea di sorgente locale, una regione di gate di controllo collegata ad una corrispondente linea di parola ed una regione di gate fluttuante che memorizza una carica elettronica, detta carica elettronica avendo una di una molteplicità di distribuzioni di valori, ciascuna distribuzione di valori determinando uno stato logico binario memorizzato.
7. 7. Sistema di memoria FLASH secondo la rivendicazione 1, in cui detta matrice di celle di memoria FLASH è disposta in modo da essere realizzata con un procedimento a tre livelli di metallo, in cui: dette linee di bit globali e dette linee di sorgente globali sono collocate sul livello di metallo 3 al livello di sommità del complesso a sandwich di metallo-ossido-semiconduttore, dette linee di parola sono collocate al livello di metallo 2 al livello intermedio del complesso sandwich di metallo-ossido-semiconduttore, e dette sub-linee di bit locali sono collocate sul livello di metallo uno al livello di fondo del complesso a sandwich di metallo-ossidosemiconduttore.
8. 8. Sistema di memoria FLASH secondo la rivendicazione 1, ulteriormente comprendente: un circuito di riferimento di tensione che genera una tensione di riferimento; una pluralità di amplificatori di senso o di lettura aventi ingressi differenziale, un primo ingresso differenziale che riceve detta tensione di riferimento ed un secondo ingresso differenziale che riceve uno di una pluralità di ingressi di segnali dalle linee di bit globali commutate di detta matrice di celle.
9. 9. Sistema di memoria FLASH secondo la rivendicazione 8, in cui: detta matrice di celle di memoria è disposta su un singolo circuito integrato; e detto circuito di riferimento di tensione consiste di una tecnica di riferimento di banda-gap bipolare disposta su detto singolo circuito integrato .
10. 10. Sistema di memoria FLASH secondo la rivendicazione 1, ulteriormente comprendente una sorgente di tensione di programmazione che produce una elevata tensione applicata ad una linea -di parola selezionata ed una tensione moderatamente elevata applicata ad una linea di bit selezionata, per cui uno stato logico "0" viene scritto in una corrispondente cella di memoria indirizzata.
11. 11. Sistema di memoria FLASH secondo la rivendicazione 1, ulteriormente comprendente un circuito di cancellazione che produce zero volt applicati ad una linea di parola selezionata ed una tensione moderatamente elevata applicata a tutte le linee di bit, comportando così una cancellazione orientata su canale.
12. 12. Sistema di memoria FLASH secondo la rivendicazione 1, ulteriormente comprendente un mezzo di lettura con il quale una cella selezionata può essere letta mediante applicazione di un valore normale della tensione di alimentazione ad una linea di parola selezionata ed una tensione di segnale di riferimento avente un valore intermedio fra lo stato logico "1" e lo stato logico "0" specificati per il dispositivo.