TWI695377B - 緩衝輸出電路及其驅動方法 - Google Patents

Abstract

本發明提出一種緩衝輸出電路及其驅動方法。緩衝輸出電路包括第一輸出級電路與第二輸出級電路且接收資料信號以在資料輸出端輸出資料輸出信號。第二輸出級電路耦接第一輸出級電路以接收回饋信號，其中第一輸出級電路與第二輸出級電路同時接收資料信號且都耦接資料輸出端，第一輸出級電路根據資料信號在預充放電期間中對資料輸出信號進行預升壓操作或預降壓操作，第二輸出級電路根據回饋信號在預充放電期間結束後繼續改變資料輸出信號以完成資料輸出信號的轉態。

Description

緩衝輸出電路及其驅動方法

本發明是有關於一種緩衝電路，且特別是有關於一種緩衝輸出電路及其驅動方法。

現有的緩衝輸出裝置通常利用開關裝置在高低參考電壓之間切換，但是開關裝置可能有其反應時間，例如以電晶體方式實施的開關裝置，控制端的電壓需要超過臨界電壓才會開始逐漸導通。當輸出信號需要轉態時，提供高參考電壓的開關裝置跟提供低參考電壓的開關裝置可能會同時完全或部分導通，造成不可忽視的短路電流。短路電流會增加電路功率消耗以及輸出信號的異常，例如在高參考電壓端或低參考電壓端發生電流彈跳震盪（Bounce）的雜訊。因此如何抑制短路電流是一個十分重要的課題。

本發明提供一種緩衝輸出電路及其驅動方法，可以兼具降低高低電位之間的彈跳震盪干擾，並且兼具高速輸出的優點。

本發明的一種緩衝輸出電路，接收資料信號以在資料輸出端輸出資料輸出信號，包括第一輸出級電路與第二輸出級電路。第二輸出級電路耦接第一輸出級電路以接收回饋信號，其中第一輸出級電路與第二輸出級電路同時接收資料信號且都耦接資料輸出端，第一輸出級電路根據資料信號在預充放電期間中對資料輸出信號進行預升壓操作或預降壓操作，第二輸出級電路根據回饋信號在預充放電期間結束後繼續改變資料輸出信號以完成資料輸出信號的轉態。

本發明的實施例提出一種緩衝輸出電路的驅動方法，其中緩衝輸出電路接收資料信號以在資料輸出端輸出資料輸出信號，其中驅動方法包括：在預充放電期間中，根據資料信號對資料輸出信號進行預升壓操作或預降壓操作並產生回饋信號；以及在預充放電期間結束後，根據回饋信號繼續改變資料輸出信號以完成資料輸出信號的轉態。

基於上述，本發明的緩衝輸出電路及其驅動方法能夠在預充放電期間通過第一輸出級電路預先改變資料輸出信號的電壓準位，並且在預充放電期間根據回饋信號來通過第二輸出級電路將資料輸出信號切換到另一個邏輯準位。因此具有降低短路電流與電位彈跳震盪的功效。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

應該理解的是，在不脫離本揭露的範圍的情況下可以使用其他實施例並且可以進行結構改變。而且，應該理解，這裡使用的措辭和術語是為了描述的目的，而不應被認為是限制性的。本文中「包括」或「具有」及其變體的使用意味著包括其後列出的項目及其等同物和附加項目。除非另有限制，否則本文中的術語「連接」和「耦接」及其變化形式被廣泛地使用並且包括直接和間接連接和耦合。

圖1是依據本發明一實施例所繪示的記憶體裝置的方塊圖。請參照圖1，記憶體裝置100包括緩衝輸出電路110與記憶體陣列120，緩衝輸出電路110耦接記憶體陣列120。記憶陣列120包括以矩陣方式配置的多個記憶胞（Memory cell）以及多條用以電性連接這些記憶胞的位元線（Bit line）。通過這些位元線，緩衝輸出電路110可以保持要寫入至記憶胞或是從記憶胞所讀取的資料。

圖2是依據本發明一實施例所繪示的緩衝輸出電路的架構示意圖。圖1的緩衝輸出電路110可以是圖2的緩衝輸出電路200。請參照圖2，緩衝輸出電路200接收一資料信號DATA並具有一資料輸出端OUT。緩衝輸出電路200會根據資料信號DATA在資料輸出端OUT輸出資料輸出信號DOUT。緩衝輸出電路200至少包括第一輸出級電路210與第二輸出級電路220。在本實施例中，緩衝輸出電路200還可以包括負載電容C，資料輸出端OUT耦接負載電容C，負載電容C的另一端接地。第一輸出級電路210與第二輸出級電路220同時接收資料信號DATA，並且第一輸出級電路210與第二輸出級電路220的輸出端都耦接到資料輸出端OUT，以根據資料信號DATA將資料輸出信號DOUT轉態。第一輸出級電路210會耦接第二輸出級電路220並提供回饋信號FEED給第二輸出級電路220。

在此，資料輸出信號DOUT轉態是指改變資料輸出信號DOUT的邏輯準位，例如從第一準位切換到第二準位或從第二準位切換到第一準位。

在資料輸出信號DOUT的轉態過程中，例如資料輸出信號DOUT從第一準位切換到第二準位，第一輸出級電路210會在預充放電期間對資料輸出信號DOUT進行預升壓操作或預降壓操作，以逐漸改變資料輸出信號DOUT的電壓準位。當預充放電期間結束後，此時資料輸出信號DOUT尚未被改變到第二準位，第二輸出級電路220會根據回饋信號FEED繼續改變資料輸出信號DOUT的電壓準位，使得資料輸出信號DOUT的電壓準位被改變至第二準位以完成轉態。

在本實施例中，第一輸出級電路210中的至少一電晶體與第二輸出級電路220中的至少一電晶體的尺寸會不相同。在預充放電期間，通過導通第一輸出級電路210中的至少一個電晶體以提供第一電流I1至資料輸出端OUT，在預充放電期間結束後，通過根據回饋信號FEED導通第二輸出級電路210中的至少一個電晶體以提供第二電流I2至資料輸出端OUT。

特別說明的是，藉由第一輸出級電路210中被導通的至少一電晶體的尺寸不同於第二輸出級電路220中被導通的至少一電晶體的尺寸以提供不同大小的第一電流I1與第二電流I2，其中第二電流I2會大於第一電流I1，並且預充放電期間相較於資料輸出信號DOUT的時脈週期是非常短的。

圖3是依據本發明一實施例所繪示的緩衝輸出電路的電路示意圖。以下將以圖3的實施例進一步說明緩衝輸出電路200的實施細節。

第一輸出級電路210會包括第一邏輯電路230、第一電晶體P1與第二電晶體N1。第一邏輯電路230會根據資料信號DATA輸出第一控制信號CP1與第二控制信號CN1，分別用以控制第一電晶體P1與第二電晶體N1的開或關，並且第一控制信號CP1與第二控制信號CN1會作為回饋信號FEED提供給第二邏輯電路240。

第二輸出級電路220包括第二邏輯電路240、第三電晶體P2與第四電晶體N2。第二邏輯電路240會耦接第一邏輯電路230以接收回饋信號FEED，且根據資料信號DATA與回饋信號FEED輸出第三控制信號CP2與第四控制信號CN2，分別用以控制第三電晶體P2與第四電晶體N2的開或關。

在本實施例中，第一電晶體P1與第二電晶體N1的其中之一為P型電晶體，第一電晶體P1與第二電晶體N1的其中另一為N型電晶體，以及第三電晶體P2與第四電晶體N2的其中之一為P型電晶體，第三電晶體P2與第四電晶體N2的其中另一為N型電晶體。第一電晶體P1、第二電晶體N1、第三電晶體P2與第四電晶體N2中相同類型的電晶體的尺寸會不相同。在一實施例中，對於相同類型的電晶體來說，屬於第一輸出級電路210的電晶體的尺寸會小於屬於第二輸出級電路220的電晶體的尺寸。

舉例來說，第一電晶體P1是P型電晶體，第二電晶體N1是N型電晶體，第三電晶體P2是P型電晶體，第四電晶體N2是N型電晶體，但不限制。同為P型電晶體的第一電晶體P1的尺寸可以小於第三電晶體P2的尺寸，同為N型電晶體的第二電晶體N1的尺寸可以小於第四電晶體N2的尺寸。例如，第一電晶體P1的通道寬度小於第三電晶體P2的通道寬度，第二電晶體N1的通道寬度小於第四電晶體N2的通道寬度，以負載電容等於10pF為例，其中，第一電晶體P1與第三電晶體P2的通道寬度的比例可以落在1/4到1/3的範圍內，第二電晶體N1與第四電晶體N2的通道寬度的比例可以落在1/4到1/3的範圍內。

在一實施例中，第一電晶體P1與第三電晶體P2的通道長度相同，但是第一電晶體P1的通道寬度跟第三電晶體P2的通道寬度的比例是1：3。類似的，第二電晶體N1與第四電晶體N2的通道長度相同，但通道寬度的比例也是1：3。

補充說明的是，在一實施例中，第一輸出級電路210的第一電晶體P1或第二電晶體N1的尺寸跟第二輸出級電路220的第三電晶體P2或第四電晶體N2的尺寸的比例可以根據負載電容C的大小而決定。

在圖3的實施例中，第一電晶體P1的第一端（在此為源極端）接收第一參考電壓VCC，第二端（在此為汲極端）耦接資料輸出端OUT，其閘極端耦接第一邏輯電路230以接收第一控制信號CP1。第二電晶體N1的第一端（在此為汲極端）耦接資料輸出端OUT，第二端（在此為源極端）接收第二參考電壓VSS，其閘極端耦接第一邏輯電路230以接收第二控制信號CN1。在本實施例中，第一參考電壓VCC是系統高電壓，例如電源電壓，第二參考電壓VSS是系統低電壓，例如接地電壓。

第三電晶體P2的第一端（在此為源極端）接收第一參考電壓VCC，第二端（在此為汲極端）耦接到資料輸出端OUT，其閘極端耦接第二邏輯電路240以接收第三控制信號CP2。第四電晶體N2的第一端（在此為汲極端）耦接資料輸出端OUT，第二端（在此為源極端）接收第二參考電壓VSS，其閘極端耦接第二邏輯電路240以接收第四控制信號CN2。

在預充放電期間，第一電晶體P1與第二電晶體N1的其中之一逐漸被導通且第一電晶體P1與第二電晶體N1的其中另一會逐漸被關閉，而第三電晶體P2與第四電晶體N2的其中之一逐漸被關閉且第三電晶體P2與第四電晶體N2的其中另一的狀態維持不變。在預充放電期間結束後，第三電晶體P2與第四電晶體N2的其中另一則開始被導通。

詳細來說，圖3中的第一邏輯電路230包括第一反或閘（NOR）232、第一反及閘（NAND）234、第一反相器INV1與第二反相器INV2。第一反或閘232與第一反相器INV1串聯，其輸出用以控制第一電晶體P1，第一反及閘234與第二反相器INV2串聯，其輸出用以控制第二電晶體N1。

第一反或閘232的其中一輸入端接收資料信號DATA的反相信號（以下稱反相資料信號DATAb），另一輸入端接收致能信號EN，其輸出端耦接第一反相器INV1的輸入端。第一反相器INV1的輸出端耦接第一電晶體P1的閘極端，輸出第一控制信號CP1。第一反及閘234的其中一輸入端也是接收反相資料信號DATAb，另一輸入端接收致能信號EN的反相信號，其輸出端耦接第二反相器INV2的輸入端。第二反相器INV2的輸出端耦接第二電晶體N1的閘極端，輸出第二控制信號CN1。

圖3中的第二邏輯電路240包括第二反或閘242、第二反及閘244、第三反相器INV3與第四反相器INV4。第二反或閘242與第三反相器INV3串聯，其輸出用以控制第三電晶體P3，第二反及閘244與第四反相器INV4串聯，其輸出用以控制第四電晶體N2。

第二反或閘242接收反相資料信號DATAb、致能信號EN以及第二控制信號CN1，其輸出端耦接第三反相器INV3的輸入端。第三反相器INV3的輸出端耦接第三電晶體P2的閘極端，輸出第三控制信號CP2。第二反及閘244接收反相資料信號DATAb、致能信號EN的反相信號以及第一控制信號CP1，其輸出端耦接第四反相器INV4的輸入端。第四反相器INV4的輸出端耦接第四電晶體N2的閘極端，輸出第四控制信號CN2。

圖4是依據本發明一實施例所繪示的緩衝輸出電路的信號動作圖。請搭配圖3參照圖4，在本實施例中，致能信號EN處於低準位時，表示可致能，致能信號EN處於高準位時，表示禁能，但不限制。在以下敘述中，第一準位是邏輯低準位（LOW）為例，第二準位是邏輯高準位（HIGH），但不限制。

在致能期間（當致能信號EN位於低準位時），在時間點T1，資料信號DATA從第一準位轉態到第二準位，此時第一電晶體P1與第三電晶體P2都處於關閉狀態，第二電晶體N1與第四電晶體N2處於導通狀態。第一控制信號CP1從第二準位開始逐漸下降，以期導通第一電晶體P1，同時，第二控制信號CN1也從第二準位開始逐漸下降，以期關閉第二電晶體N1。另外，第四控制信號CN2也從第二準位開始逐漸下降，以期關閉第四電晶體N2。第三控制信號CP2暫時維持不變。

時間點A1表示第一電晶體P1開始被導通，時間點B1則表示第二電晶體N1被關閉。在時間點A1後，第一電晶體P1開始被導通，資料輸出端OUT的電位受到第一參考電壓VCC的影響而開始逐漸上升。在時間點A1到時間點B1這段期間，第二電晶體N1尚未被關閉，第一電晶體P1與第二電晶體N1同時導通導致短路電流路徑（short through current）產生。但由於第一電晶體P1與第二電晶體N1的尺寸設計，會使得第一輸出級電路210的短路電流的電流值被抑制，避免資料輸出端OUT的輸出發生異常。

接著，在時間點T2，第一控制信號CP1、第二控制信號CN1與第四控制信號CN2已被切換到第一準位，第一電晶體P1完全被導通，第二電晶體N1與第四電晶體N2完全被關閉。須注意的是，在時間點T2之前第三電晶體P2的閘極端上的第三控制信號CP2實質上維持不變，第三電晶體P2依舊處於關閉狀態。

第一輸出級電路210中的第一電晶體P1與第二電晶體N1的開關變化期間在本文中被稱為預充放電期間。例如時間點T1至時間點T2即為本文的預充放電期間。

在預充放電期間，第一電晶體P1開始被導通，資料輸出信號DOUT的電壓準位被第一參考電壓VCC上拉，第一輸出級電路210對資料輸出端OUT提供第一電流I1。由於第一電晶體P1的尺寸限制，第一電流I1的電流值並不會太大，使得資料輸出信號DOUT在預充放電期間不會從第一準位被切換到第二準位，而是逐漸上升，此行為在本文中被稱為預升壓操作。

在預充放電期間後（時間點T2之後），第三控制信號CP2根據回饋信號FEED（更精準來說是第二控制信號CN1）開始從第二準位切換至第一準位以導通第三電晶體P2。第三電晶體P2導通後，第二輸出級電路220對資料輸出端OUT提供較大的第二電流I2，資料輸出信號DOUT的電壓準位繼續被第一參考電壓VCC上拉而被改變至第二準位。

特別說明的是，雖然第二電流I2大於第一電流I1，但第三電晶體P2是在第四電晶體N2被關閉後才導通，因此第三電晶體P2與第四電晶體N2之間不會有同時導通的狀況，也不會發生短路電流。

相似地，在時間點T3，資料信號DATA要從第二準位轉態到第一準位，此時第一電晶體P1與第三電晶體P2都處於導通狀態，第二電晶體N1與第四電晶體N2處於關閉狀態。

在預充放電期間（即時間點T3到時間點T4這段時間），第一控制信號CP1從第一準位開始逐漸上升，以期關閉第一電晶體P1，同時，第二控制信號CN1也從第一準位開始逐漸上升，以期導通第二電晶體N1，另外，第三控制信號CP2也從第一準位開始逐漸上升，以期關閉第三電晶體P2。第四控制信號CN2暫時維持不變。在時間點T4時，資料輸出信號DOUT還不會被切換到第一準位，而是從第二準位開始逐漸下降，在本文中稱為預降壓操作。

時間點A2表示第一電晶體P1被關閉，時間點B2則表示第二電晶體N1開始被導通。在時間點B2後，由於第二電晶體N1開始被導通，資料輸出信號DOUT的電壓準位被第二參考電壓VSS下拉，第一輸出級電路210對資料輸出端OUT提供第一電流I1以進行預降壓操作。在時間點B2到時間點A2之間，第一電晶體P1與第二電晶體N1會同時導通導致短路電流路徑產生，但短路電流的大小會受限於第一電晶體P1與第二電晶體N1的尺寸設計，因此輸出緩衝電路200的輸出干擾會被降低。

在預充放電期間結束後（時間點T4之後），第四控制信號CN2根據回饋信號FEED（更精準來說是第一控制信號CP1）才開始從第一準位切換至第二準位以導通第四電晶體N2。第四電晶體N2導通後，第二輸出級電路220對資料輸出端OUT提供第二電流I2，資料輸出信號DOUT的電壓準位繼續被第二參考電壓VSS下拉直到被改變至第一準位，完成轉態動作。

簡言之，第一輸出級電路210在預充放電期間已經預先改變資料輸出端OUT的電壓準位，雖然第一電晶體P1與第二電晶體N1之間有存在過短路電流，但存在時間有限，而且電流值大小受限於電晶體的尺寸，影響有限。而對於提供較大電流的第二輸出級電路220來說，第三電晶體P2與第四電晶體N2同時間只會有一個導通，因此不會產生短路電流。如此一來，可以避免資料輸出信號DOUT的輸出異常以及減輕信號彈跳震盪（Bounce）現象，因此仍舊可以滿足記憶體裝置的高速應用需求。

圖5是依照本發明一實施例的緩衝輸出電路的驅動方法流程圖。圖5的緩衝輸出電路的驅動方法，可適用於上述圖1至圖4中的記憶體裝置或緩衝輸出電路的實施例。以下搭配上述實施例的元件符號說明緩衝輸出電路的驅動方法的實施方式。

在步驟S510中，在預充放電期間，由第一輸出級電路210根據資料信號DATA對資料輸出信號DOUT進行預升壓操作或預降壓操作，並且產生回饋信號FEED。更詳細來說，在預充放電期間，通過導通第一輸出級電路210的至少一電晶體使資料輸出信號DOUT的電壓準位受到第一參考電壓VCC或第二參考電壓VSS的影響而進行預升壓操作或預降壓操作，例如對資料輸出端OUT提供第一電流I1。接著，在步驟S520中，在預充放電期間結束後，由第二輸出級電路220根據回饋信號FEED繼續改變資料輸出信號DOUT以完成資料輸出信號DOUT的轉態。根據回饋信號FEED導通第二輸出級電路220的至少一電晶體，使得資料輸出信號DOUT的電壓準位受到第一參考電壓VCC或第二參考電壓VSS的影響，繼續改變資料輸出信號DOUT以完成轉態，例如對資料輸出端OUT提供第二電流I2。在此之中，第一輸出級電路210的電晶體的尺寸會不同於第二輸出級電路220的電晶體的尺寸，以讓第一電流I1小於第二電流。

綜上所述，本發明的緩衝輸出電路與緩衝輸出電路的驅動方法通過使用二個輸出級電路來二階段式的切換資料輸出信號的邏輯準位，其中第一輸出級電路以較小的電流對資料輸出信號進行預升壓操作或預降壓操作，之後再導通第二輸出級電路中的至少一電晶體，通過較大的電流完成資料輸出信號的轉態。第二輸出級電路中的分別連接第一參考電壓跟第二參考電壓的至少二電晶體會在預充放電期間跟之後分別進行開關，以避免同時導通產生短路電流。如此一來，本發明的緩衝輸出電路與緩衝輸出電路的驅動方法可以降低短路電流所造成的干擾以及邏輯準位切換時的信號彈跳震盪，同時滿足高速輸出的需求。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:記憶體裝置

110、200:緩衝輸出電路

120:記憶體陣列

210:第一輸出級電路

220:第二輸出級電路

230:第一邏輯電路

232:第一反或閘

234:第一反及閘

240:第二邏輯電路

242:第二反或閘

244:第二反及閘

C:負載電容

DATA:資料信號

DATAb:反相資料信號

DOUT:資料輸出信號

EN:致能信號

FEED:回饋信號

I1:第一電流

I2:第二電流

INV1:第一反相器

INV2:第二反相器

INV3:第三反相器

INV4:第四反相器

N1:第二電晶體

N2:第四電晶體

OUT:資料輸出端

P1:第一電晶體

P2:第三電晶體

CP1:第一控制信號

CN1:第二控制信號

CP2:第三控制信號

CN2:第四控制信號

T1、T2、A1、B1、A2、B2:時間點

VCC:第一參考電壓

VSS:第二參考電壓

S510~S520:驅動方法的步驟

圖1是依據本發明一實施例所繪示的記憶體裝置的方塊圖。 圖2是依據本發明一實施例所繪示的緩衝輸出電路的架構示意圖。 圖3是依據本發明一實施例所繪示的緩衝輸出電路的電路示意圖。 圖4是依據本發明一實施例所繪示的緩衝輸出電路的信號動作圖。 圖5是依照本發明一實施例的緩衝輸出電路的驅動方法流程圖。

200:緩衝輸出電路

210:第一輸出級電路

220:第二輸出級電路

C:負載電容

DATA:資料信號

DOUT:資料輸出信號

EN:致能信號

FEED:回饋信號

I1:第一電流

I2:第二電流

OUT:資料輸出端

Claims (13)

1. 一種緩衝輸出電路，接收一資料信號以在一資料輸出端輸出一資料輸出信號，包括：一第一輸出級電路，包括一第一電晶體與一第二電晶體；以及一第二輸出級電路，耦接該第一輸出級電路以接收一回饋信號，且包括一第三電晶體與一第四電晶體，其中該第一輸出級電路與該第二輸出級電路同時接收該資料信號且都耦接該資料輸出端，該第一輸出級電路根據該資料信號在一預充放電期間中對該資料輸出信號進行一預升壓操作或一預降壓操作，在該預充放電期間結束後，該第二輸出級電路根據該回饋信號繼續改變該資料輸出信號以完成該資料輸出信號的轉態，其中，在該預充放電期間中，導通該第一電晶體與該第二電晶體的其中之一並且關閉該第一電晶體與該第二電晶體的其中另一以及關閉該第三電晶體與該第四電晶體的其中之一，以進行該預升壓操作或該預降壓操作，在該預充放電期間結束後，根據該回饋信號開始導通該第三電晶體與該第四電晶體的其中另一以繼續改變該資料輸出信號以完成轉態，其中，該預充放電期間是該第一電晶體與該第二電晶體的開關變化期間。
2. 如申請專利範圍第1項所述的緩衝輸出電路，其中該第一輸出級電路的至少一電晶體與該第二輸出級電路的至少一電晶體的尺寸不相同。
3. 如申請專利範圍第2項所述的緩衝輸出電路，還包括：一負載電容，其一端耦接該資料輸出端且另一端接地，其中，該第一輸出級電路的該至少一電晶體的尺寸跟該第二輸出級電路的該至少一電晶體的尺寸的比例是根據該負載電容而決定。
4. 如申請專利範圍第1項所述的緩衝輸出電路，其中該第一輸出級電路在該預充放電期間中對該資料輸出端提供一第一電流，該第二輸出級電路在該預充放電期間結束後對該資料輸出端提供一第二電流，其中該第二電流大於該第一電流。
5. 如申請專利範圍第1項所述的緩衝輸出電路，其中該第一輸出級電路還包括：一第一邏輯電路，根據該資料信號輸出該回饋信號，其中該回饋信號包括一第一控制信號與一第二控制信號；其中該第一電晶體的第一端接收一第一參考電壓，其第二端耦接該資料輸出端，其閘極端耦接該第一邏輯電路以接收該第一控制信號，以及該第二電晶體的第一端耦接該資料輸出端，其第二端接收一第二參考電壓，其閘極端耦接該第一邏輯電路以接收該第二控制信號。
6. 如申請專利範圍第5項所述的緩衝輸出電路，其中，在該預充放電期間中，該資料輸出信號的電壓準位受到該第一參考電壓或該第二參考電壓的影響而進行該預升壓操作或該預降壓操作。
7. 如申請專利範圍第5項所述的緩衝輸出電路，其中該第一邏輯電路包括：一第一反或閘與一第一反相器，其中該第一反或閘接收該資料信號的反相信號與一致能信號，其輸出端耦接該第一反相器，其中該第一反相器的輸出端耦接該第一電晶體的閘極；以及一第一反及閘與一第二反相器，其中該第一反及閘接收該資料信號的反相信號與該致能信號的反相信號，其輸出端耦接該第二反相器，其中該第二反相器的輸出端耦接該第二電晶體的閘極。
8. 如申請專利範圍第5項所述的緩衝輸出電路，其中該第二輸出級電路還包括：一第二邏輯電路，耦接該第一邏輯電路，且根據該資料信號與該回饋信號輸出一第三控制信號與一第四控制信號，其中該第三電晶體的第一端接收該第一參考電壓，其第二端耦接該資料輸出端，其閘極端耦接該第二邏輯電路以接收該第三控制信號，以及該第四電晶體的第一端耦接該資料輸出端，其第二端接收該第二參考電壓，其閘極端耦接該第二邏輯電路以接收該第四控制信號。
9. 如申請專利範圍第8項所述的緩衝輸出電路，其中該第二邏輯電路包括：一第二反或閘與一第三反相器，其中該第二反或閘接收該資料信號的反相信號、該致能信號及該第二控制信號，其輸出端耦接該第三反相器，其中該第三反相器的輸出端耦接該第三電晶體的閘極；以及一第二反及閘與一第四反相器，其中該第二反及閘接收該資料信號的反相信號、該致能信號的反相信號及該第一控制信號，其輸出端耦接該第四反相器，其中該第四反相器的輸出端耦接該第四電晶體的閘極。
10. 如申請專利範圍第1項所述的緩衝輸出電路，其中該第一電晶體或該第二電晶體的通道寬度跟該第三電晶體或該第四電晶體的通道寬度之間的比例落在1/4到1/3的範圍內。
11. 一種緩衝輸出電路的驅動方法，其中該緩衝輸出電路接收一資料信號以在一資料輸出端輸出一資料輸出信號，其中該緩衝輸出電路包括一第一輸出級電路與一第二輸出級電路，該第一輸出級電路與該第二輸出級電路同時接收該資料信號且都耦接至該資料輸出端以根據該資料信號將該資料輸出信號轉態，其中該驅動方法包括：在一預充放電期間中，根據該資料信號對該資料輸出信號進行一預升壓操作或一預降壓操作並輸出一回饋信號，其中，導通該第一輸出級電路的一第一電晶體與一第二電晶體的其中之一並 且關閉該第一電晶體與該第二電晶體的其中另一以及關閉該第二輸出級電路的一第三電晶體與一第四電晶體的其中之一，以進行該預升壓操作或該預降壓操作；以及在該預充放電期間結束後，根據該回饋信號繼續改變該資料輸出信號以完成該資料輸出信號的轉態，其中，根據該回饋信號開始導通該第三電晶體與該第四電晶體的其中另一以完成轉態，其中，該預充放電期間是該第一電晶體與該第二電晶體的開關變化期間。
12. 如申請專利範圍第11項所述的驅動方法，其中，在該預充放電期間中，通過導通該第一電晶體與該第二電晶體的其中之一以提供一第一電流至該資料輸出端以進行該預升壓操作或該預降壓操作，以及在該預充放電期間結束後，根據該回饋信號導通該第三電晶體與該第四電晶體的其中另一以提供一第二電流至該資料輸出端，繼續改變該資料輸出信號以完成轉態，其中，藉由該第一電晶體與該第二電晶體的其中之一的尺寸不同於該第三電晶體與該第四電晶體的其中另一的尺寸以提供不同大小的該第一電流與該第二電流。
13. 如申請專利範圍第11項所述的驅動方法，其中，在該預充放電期間中，該資料輸出信號的電壓準位被一系統高電壓上拉而進行該預升壓操作，或是被一系統低電壓下拉而進行該預降壓操作。

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