WO2021237537A1 - 反相器、逻辑电路、字线电路、存储器及集成系统 - Google Patents

反相器、逻辑电路、字线电路、存储器及集成系统 Download PDF

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WO2021237537A1
WO2021237537A1 PCT/CN2020/092727 CN2020092727W WO2021237537A1 WO 2021237537 A1 WO2021237537 A1 WO 2021237537A1 CN 2020092727 W CN2020092727 W CN 2020092727W WO 2021237537 A1 WO2021237537 A1 WO 2021237537A1
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transistor
circuit
inverter
pull
signal
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PCT/CN2020/092727
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English (en)
French (fr)
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蔡江铮
布明恩
金禹铮
袭著洋
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华为技术有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Definitions

  • This application relates to the field of electronic science and technology, in particular to inverters, logic circuits, word line circuits, memories and integrated systems.
  • the inverter is a basic electronic device, which is used in many logic circuits.
  • the inverter may include a pull-up terminal, a pull-down terminal, a signal input terminal, and a signal output terminal.
  • the pull-up terminal is used to receive the pull-up voltage
  • the pull-down terminal is used to receive the pull-down voltage (ground)
  • the signal input terminal is used to receive the input signal
  • the signal output terminal is used to output the signal.
  • the input signal and the output signal are both digital Signal
  • the output signal is the inverted signal of the input signal.
  • 0 and “1" are generally distinguished by the level of the digital signal. Generally, a level of 1 is a high level, and a level of 0 is a low level.
  • the inverter can use the pull-down voltage to output a 0 level output signal. If the input signal is 0 level, the inverter can use the pull-up voltage to output a 1 level output signal.
  • the embodiments of the present application provide an inverter, a logic circuit, a word line circuit, a memory, and an integrated system, which are used to reduce the leakage current of the inverter.
  • an embodiment of the present application provides an inverter, which mainly includes an inverter circuit and an adjustment circuit.
  • the inverter circuit includes a first terminal, a second terminal, an input terminal and an output terminal.
  • the first terminal of the inverter circuit can receive the first pull-up voltage or the second pull-up voltage
  • the second terminal of the inverter circuit can receive Pull down the voltage
  • the input terminal of the inverter circuit can receive the input signal
  • the output terminal of the inverter circuit can output the inverted signal of the input signal.
  • the adjusting circuit can provide different pull-up voltages for the inverter circuit.
  • the regulating circuit can provide a smaller pull-up voltage, that is, the first pull-up voltage, for the inverter circuit.
  • the adjusting circuit can reduce the first terminal and the second terminal of the inverter circuit by providing a smaller pull-up voltage for the first terminal of the inverter circuit.
  • the bias voltage between the inverters is beneficial to reduce the leakage current generated by the inverter circuit, and therefore can reduce the leakage current of the inverter when it is waiting.
  • the adjustment circuit can provide a larger pull-up voltage for the inverter circuit, that is, the second pull-up voltage, which is beneficial to reduce the influence of the adjustment circuit on the performance of the inverter circuit, so that the inverter can be normal Work.
  • the first path may include a first transistor
  • the second path may include a second transistor
  • the first transistor is an N-type metal oxide semiconductor transistor
  • the second transistor is a P-type metal oxide.
  • Semiconductor transistor PMOS semiconductor transistor PMOS.
  • the first electrode of the first transistor can be connected to the pull-up power supply, the second electrode of the first transistor is connected to the first terminal of the inverter circuit, and the gate of the first transistor is used to receive the first control signal;
  • the first electrode can be connected to the pull-up power supply, the second electrode of the second transistor is connected to the first terminal of the inverter circuit, and the gate of the second transistor is used to receive the second control signal; the first transistor can be based on the first control signal.
  • the inverter circuit provides a first pull-up voltage; the second transistor can provide the inverter circuit with a second pull-up voltage according to the second control signal.
  • Threshold loss often occurs after the voltage is transmitted through the transistor. Among them, the high voltage will have threshold loss after NMOS transmission, resulting in a voltage drop, while the low voltage will have threshold loss after PMOS transmission, resulting in a voltage increase.
  • the first transistor is an NMOS. After the first control signal turns on the first transistor, the pull-up voltage output by the pull-up power supply can be transmitted to the inverter circuit through the first transistor. The first end. Since the first transistor has a threshold loss when transmitting the pull-up voltage, the voltage value of the pull-up voltage is reduced, thereby providing the first terminal of the inverter circuit with a first pull-up voltage with a lower voltage.
  • the second transistor is PMOS.
  • the pull-up voltage output by the pull-up power supply can be transmitted to the first terminal of the inverter circuit through the second transistor. Since the second transistor does not have a threshold loss when transmitting the pull-up voltage, it will provide a higher second pull-up voltage to the first terminal of the inverter circuit, which is beneficial to reduce the operating performance of the regulator circuit on the inverter circuit. Impact.
  • the first transistor in the embodiment of the present application may be a high threshold voltage HVT transistor.
  • the HVT transistor can produce a large threshold loss.
  • the use of the HVT transistor is beneficial to further reduce the first pull-up voltage, which in turn is beneficial to further reduce the inverter waiting time Leakage current.
  • the second transistor in the embodiment of the present application may be a standard threshold voltage SVT transistor or a low threshold voltage LVT transistor.
  • SVT transistors or LVT transistors have larger source and drain currents.
  • the use of SVT transistors or LVT transistors is beneficial to maintain the voltage value of the pull-up voltage, so that the second pull-up circuit provided to the inverter circuit is closer to the output of the pull-up power supply. The pull-up voltage.
  • the channel types of the first transistor and the second transistor are opposite, and the on and off states are also opposite. Therefore, in a possible implementation manner, the first control signal and the second control signal may be the same signal. With this implementation, the number of control signals can be reduced, which is beneficial to simplify the control of the inverter.
  • the gate of the first transistor may be connected to the output terminal of the inverter circuit, and the first control signal may be the output signal of the inverter circuit.
  • the number of control signals can also be reduced, which is beneficial to simplify the control of the inverter.
  • the first control signal is at 1 level, so that the second transistor is turned off.
  • the on or off of the first transistor is determined by the output of the inverter circuit.
  • the input signal of the inverter circuit is at level 1
  • the output signal of the inverter circuit is at level 0
  • the first transistor is turned off, so that the impedance of the pull-up voltage to the ground can be increased, and the leakage current can be reduced.
  • the input signal of the inverter circuit is 0 level
  • the output signal of the inverter circuit is 1 level, and the first transistor is turned on. Since the first transistor can generate threshold loss, it can provide a lower first transistor for the inverter circuit. Pull up voltage.
  • the first control signal is at 0 level, so that the second transistor is turned on. At this time, regardless of whether the first transistor is turned on or off, the second transistor can provide a second pull-up for the inverter circuit. Voltage, so that the inverter can work normally.
  • the first path may include a first transistor and a first adjusting circuit
  • the second path may include a second transistor; wherein one end of the first adjusting resistor is used to connect to the pull-up power supply, and the other end of the first adjusting resistor is connected to the first adjusting resistor.
  • the first terminal of the inverter circuit can receive the pull-up voltage, and the inverter
  • the second terminal of the circuit can receive the first pull-down voltage or the second pull-down voltage
  • the input terminal of the inverter circuit can receive the input signal of the low leakage inverter
  • the output terminal of the inverter circuit can output the inverted signal of the input signal.
  • the adjustment circuit includes a third path and a fourth path connected in parallel, wherein the first end of the third path and the first end of the fourth path are both connected to the second end of the inverter circuit, and the second end of the third path and the first end of the third path are both connected to the second end of the inverter circuit. The second ends of the four paths are all grounded.
  • the regulating circuit When the third path is turned on, the regulating circuit provides the first pull-down voltage for the inverter circuit through the third path, and when the fourth path is turned on, the fourth path becomes the inverter circuit.
  • a second pull-down voltage is provided, where the first pull-down voltage is greater than the second pull-down voltage.
  • the channel types of the first transistor and the second transistor are opposite, and the on and off states are also opposite. Therefore, in a possible implementation manner, the first control signal and the second control signal may be the same signal. With this implementation, the number of control signals can be reduced, which is beneficial to simplify the control of the inverter.
  • the gate of the first transistor may be connected to the output terminal of the inverter circuit, and the first control signal may be the output signal of the inverter circuit.
  • the number of control signals can also be reduced, which is beneficial to simplify the control of the inverter.
  • the first path may include a first transistor and a first adjusting circuit
  • the second path may include a second transistor; wherein one end of the first adjusting resistor is used to connect to the pull-up power supply, and the other end of the first adjusting resistor is connected to the first adjusting resistor.
  • the first electrode of the transistor is connected, the second electrode of the first transistor is connected to the first terminal of the inverter circuit, the gate of the first transistor is used to receive the first control signal; the first electrode of the second transistor is used to connect to the pull-up Power supply, the second electrode of the second transistor is connected to the first terminal of the inverter circuit, and the gate of the second transistor is used to receive the second control signal; the first transistor can provide the inverter circuit with a first upper terminal according to the first control signal. Pull-up voltage; the second transistor can provide a second pull-up voltage for the inverter circuit according to the second control signal.
  • the first transistor When the inverter is waiting, the first transistor can be turned on by the first control signal. After the first transistor is turned on, the pull-up voltage output by the pull-up power supply can be transmitted to the first end of the inverter circuit through the first transistor and the first adjusting resistor. Since the pull-up voltage will generate a voltage drop when passing through the first adjusting resistor, the first adjusting resistor can provide a smaller pull-up voltage for the inverter circuit, that is, the first pull-up voltage, which can then reduce the leakage in the inverter circuit. Current.
  • the third path may include a third transistor
  • the fourth path may include a fourth transistor, where the third transistor is PMOS and the fourth transistor is NMOS; The second end of the circuit is connected, the second electrode of the third transistor is grounded, and the gate of the third transistor is used to receive the third control signal; the first electrode of the fourth transistor is connected to the second end of the inverter circuit, and the fourth transistor The second electrode of the fourth transistor is grounded, and the gate of the fourth transistor is used to receive the fourth control signal.
  • the third transistor can provide the inverter circuit with the first pull-down voltage according to the third control signal; the fourth transistor can provide the inverter circuit with the second pull-down voltage according to the fourth control signal.
  • the third transistor is a PMOS
  • the first electrode of the third transistor is connected to the second end of the adjusting circuit
  • the second electrode of the third transistor is grounded.
  • the third control signal turns on the third transistor
  • the third transistor will have threshold loss when transmitting the pull-down voltage, causing the voltage of the second electrode of the third transistor to be higher than the voltage of the first electrode, so the third transistor can be A larger pull-down voltage is applied to the second end of the inverter circuit, that is, the first pull-down voltage.
  • the fourth transistor is NMOS.
  • the fourth transistor After the fourth control signal turns on the fourth transistor, the fourth transistor does not have threshold loss when transmitting the pull-down voltage, so it will provide a lower (0V) for the second terminal of the inverter circuit.
  • the embodiments of the present application provide a word line circuit.
  • the technical effects of the corresponding solutions in the fifth aspect can be referred to the technical effects that can be obtained by the corresponding solutions in the first to third aspects, and the repetitions are not described in detail.
  • the word line circuit provided by the embodiment of the present application may include a signal generating circuit and an inverter chain, where the inverter chain includes the inverter provided in the first aspect or the second aspect described above.
  • the signal generating circuit is respectively connected to the control terminal of the inverter in the inverter chain, and the signal generating circuit can generate a control signal for controlling the inverter.
  • the inverter chain in the word line circuit includes at least one first inverter.
  • the adjusting circuit may include a first transistor and a second transistor, where the first transistor is NMOS, and the second transistor is PMOS; the first electrode of the first transistor is connected to the pull-up power supply, and the first transistor is The second electrode of the second transistor is connected to the first terminal of the inverter circuit, and the gate of the first transistor can receive the first control signal; the first electrode of the second transistor is connected to the pull-up power supply, and the second electrode of the second transistor is connected to the inverter circuit. The first end of the second transistor is connected, and the gate of the second transistor can also receive the first control signal.
  • the control signal generated by the signal generating circuit includes the first control signal.
  • the first transistor and the second transistor are simultaneously controlled by the first control signal.
  • the first control signal is at 1 level, so that the first transistor is turned on and the second transistor is turned off, and the regulating circuit can provide the first pull-up voltage for the inverter circuit to Reduce leakage current.
  • the first transistor is turned off and the second transistor is turned on, so that the regulating circuit can provide the second pull-up voltage for the inverter circuit to make the first inverting
  • the device can work normally.
  • the control signal generated by the signal generating circuit includes the first control signal.
  • the output signal of the inverter circuit controls the first transistor
  • the first control signal controls the second transistor.
  • the first control signal is at 1 level, so that the second transistor is turned off.
  • the on or off of the first transistor is determined by the output of the inverter circuit.
  • the first transistor may be a high threshold voltage HVT transistor.
  • the second transistor may be a standard threshold voltage SVT transistor or a low threshold voltage LVT transistor.
  • the inverter chain in the word line circuit may further include at least one fourth inverter.
  • the adjustment circuit may include a third transistor and a fourth transistor, where the third transistor is PMOS, and the fourth transistor is NMOS; the first electrode of the third transistor is connected to the second terminal of the inverter circuit. Connected, the second electrode of the third transistor is grounded, the gate of the third transistor is connected to the output terminal of the inverter circuit; the first electrode of the fourth transistor is connected to the second terminal of the inverter circuit, and the fourth transistor The second electrode of the transistor is grounded, and the gate of the fourth transistor can receive the third control signal.
  • the control signal generated by the signal production circuit can control the inverter adjustment circuit in the inverter chain.
  • the signal generation circuit may generate a control signal according to the decoding selection signal, so that the adjustment circuit in the inverter can dynamically adjust the pull-up voltage or the pull-down voltage provided to the inverter circuit according to the working state of the word line circuit.
  • the signal generating circuit can generate a control signal of the first level according to the decoding selection signal; when the decoding selection signal instructs the word line circuit to work, the signal generation circuit can generate a control signal according to the decoding selection signal.
  • the code selection signal generates a control signal of the second level.
  • control signal of the first level can turn on the first path in the adjustment circuit, and the control signal of the second level can turn on the second path in the adjustment circuit; or the control signal of the first level can turn on In the third path in the adjustment circuit, the control signal of the second level can turn on the fourth path in the adjustment circuit.
  • the memory provided by the embodiment of the present application may further include a decoding circuit, which can respectively output decoding selection signals to the N word line circuits, wherein the decoding selection signal output to the target word line circuit It can instruct the target word line circuit to work, and the decoding selection signal output to other word line circuits except the target word line circuit can instruct other word line circuits to wait; each word line circuit in the memory can be based on the decoding selection signal Output word line signal, where, when the decoding selection signal instructs the word line circuit to work, the word line signal output by the word line circuit can turn on the memory cell row corresponding to the word line circuit, and when the decoding selection signal instructs the word line circuit to wait , The word line signal output by the word line circuit can close the memory cell row corresponding to the word line circuit.
  • a decoding circuit which can respectively output decoding selection signals to the N word line circuits, wherein the decoding selection signal output to the target word line circuit It can instruct the target word line circuit to work, and the decoding selection signal output to other word line
  • an embodiment of the present application provides an integrated system.
  • the integrated system may be an integrated chip such as a CPU, SoC, ECU, or an electronic device.
  • the integrated system may include a processor and the memory provided in any one of the foregoing sixth aspect, wherein the processor may send address information to the memory.
  • Figure 1 is a schematic diagram of an integrated system structure
  • Figure 2 is a schematic diagram of the structure of a word line circuit
  • Figure 3 is a schematic diagram of the circuit structure of a common inverter
  • Fig. 4a is a schematic diagram of the circuit structure of a sleeping inverter
  • Figure 4b is a schematic diagram of an inverter chain including a dormant inverter
  • FIG. 5 is one of the schematic diagrams of the circuit structure of an inverter provided by an embodiment of the application.
  • FIG. 6 is a second schematic diagram of the circuit structure of an inverter provided by an embodiment of the application.
  • FIG. 8 is a fourth schematic diagram of the circuit structure of an inverter provided by an embodiment of the application.
  • FIG. 9 is a fifth schematic diagram of the circuit structure of an inverter provided by an embodiment of the application.
  • FIG. 10 is a sixth schematic diagram of the circuit structure of an inverter provided by an embodiment of the application.
  • FIG. 11 is a seventh schematic diagram of the circuit structure of an inverter provided by an embodiment of the application.
  • FIG. 12 is a schematic diagram of a logic circuit provided by an embodiment of this application.
  • FIG. 13 is a schematic diagram of possible connection relationships between inverters provided by an embodiment of the application.
  • FIG. 15 is a comparison diagram of performance simulation effects provided by an embodiment of this application.
  • FIG. 16 is a comparison diagram of a peak current simulation effect provided by an embodiment of the application.
  • connection in the embodiments of the present application refers to an electrical connection, and the connection of two electrical components may be a direct or indirect connection between two electrical components.
  • connection between A and B can be either directly connected between A and B, or indirectly connected between A and B through one or more other electrical components, for example, A and B are connected, or A and C can be directly connected, C and B are directly connected, and A and B are connected through C.
  • FIG. 1 exemplarily shows a schematic structural diagram of an integrated system.
  • the integrated system 100 may be a central processing unit (CPU), a system on chip (SOC), and an electronic control unit (electronic control unit, ECU) and so on, the integrated system 100 may also be an electronic device, such as a smart phone, a notebook computer, a tablet computer, etc., which is not limited in the embodiment of the present application.
  • the row decoding circuit 1021 may further send decoding selection signals to the word line circuit 1 to the word line circuit N, respectively.
  • the decoding selection signal sent to the target word line circuit can instruct the target word line circuit to work
  • the decoding selection signal sent to other word line circuits except the target word line circuit can instruct other word line circuits to wait.
  • the word line circuit 2 is the target word line circuit
  • the decode selection signal sent to the word line circuit 2 can instruct the word line circuit 2 to work, and is sent to the word line circuit 1 and the word line circuit 3 to the word line circuit N
  • the decoding selection signal can instruct the word line circuit to wait.
  • the memory 102 further includes a read-write drive circuit 1022 and a column decoding circuit 1023.
  • the column decoding circuit 1023 can decode the column address information to determine the target column memory cell where the target data is located. Furthermore, instruction information is sent to the read-write drive circuit 1022 to instruct the read-write drive circuit 102 to read and write the data in the column target memory cell. At this time, only the target memory cell row is turned on, so the read-write drive circuit 102 can read and write data in the target column memory cell in the target memory cell row.
  • the signal generating circuit 201 may include a plurality of inverters (inverter I 1 to inverter I 3 ) connected in series.
  • the input terminal of the signal generating circuit 201 can receive the decoding selection signal, generate a control signal WS1, and control the switch circuit 202 to output the initial signal S0 through the control signal WS1.
  • the multiple inverters in the signal generation circuit 201 can amplify the signal transmitted in the signal generation circuit 201 step by step, so that the control signal WS1 output by the signal generation circuit 201 has a relatively large signal strength, which is sufficient to drive the switch circuit 202 to work.
  • the control signal WS1 generated by the signal generation circuit 201 can turn on the switch circuit 202.
  • the signal generation circuit 201 generates The control signal WS1 can turn off the switch circuit 202.
  • the signal generating circuit 201 may also generate a control signal WS2, and the control signal WS2 and the control signal WS1 are mutually inverted signals.
  • the phase of the control signal WS2 is the same as the decoding selection signal, and the phase of the control signal WS1 is opposite to the decoding selection signal.
  • the decoding selection signal is at a high level
  • the control signal WS2 is also at a high level
  • the control signal WS1 is at a low level.
  • the control signal WS2 and the control signal WS1 can jointly control the switch circuit 202 to output the initial signal S0.
  • the channel type of the transistor Tb and the transistor Tc are the same, and opposite to the channel type of the transistor Ta.
  • the transistor Ta is a P metal-oxide-semiconductor (PMOS).
  • the transistor Tb and the transistor Tc are N-type metal-oxide-semiconductor (NMOS) transistors.
  • the reference signal R When the clock signal Clk is at a low level, the reference signal R is also at a low level, and the NAND gate A outputs a high-level initial signal S0.
  • the inverter chain 203 receives the high-level initial signal S0, and after sequentially transmitting through inverters 1 to 3, outputs a low-level word line signal, thereby closing the memory cell row corresponding to the word line circuit 200 .
  • the reference signal R is switched to a low level, and the NAND gate A outputs a high level initial signal S0.
  • the inverter chain 203 receives the high-level initial signal S0, and after sequentially transmitting through inverters 1 to 3, outputs a low-level word line signal, thereby closing the memory cell row corresponding to the word line circuit 200 .
  • the power consumption of the word line circuit 200 is relatively large, which in turn causes the power consumption of the memory 102 to be relatively large.
  • the inverters in the inverter chain 203 will be further exemplified.
  • the inverter 300 can output a high-level output signal D o .
  • the transistor T1 is turned on, the transistor T2 is turned off, and the voltage of the first electrode of the transistor T1 is the pull-down voltage V d , so the inverter 300 can output a low level output signal D o .
  • the word line circuit 200 often does not need to work continuously.
  • the inverter in the word line circuit 200 works.
  • the inverter in the word line circuit 200 Just wait.
  • the inverter 300 waits, which means that the output signal D o of the inverter 300 is a continuous low or high level signal, that is, when the inverter 300 is not working That is, when the inverter 300 is waiting, the level of the output signal D o of the inverter 300 will not be inverted.
  • the inverter 300 may be any inverter in the inverter chain 203.
  • the inverter 1 and inverter 3 can output continuous low-level signals
  • inverter 2 can output continuous low-level signals. High level signal.
  • the pull-up voltage V u and the pull-down voltage V d are continuously applied to the pull-up terminal and the pull-down terminal of the inverter 300, so that a leakage current continues to flow through the inverter 300.
  • the input signal Di is at a low level.
  • the transistor T2 is turned on, the transistor T1 is turned off, the voltage of the first electrode of the transistor T1 is the pull-up voltage V u , and the voltage of the second electrode of the transistor T1 is the pull-down voltage V d .
  • the transistor T1 will continue to leak The current passes from the first electrode to the second electrode of the transistor T1, thereby increasing the power consumption of the inverter 300.
  • the input signal Di is at a high level. Then the transistor T2 is turned off, the transistor T1 is turned on, the voltage of the first electrode of the transistor T2 is the pull-up voltage V u , and the voltage of the second electrode of the transistor T2 is the pull-down voltage V d . At this time, the transistor T2 will continue to leak The current passes from the first electrode to the second electrode of the transistor T2, thereby increasing the power consumption of the inverter 300.
  • the inverter 300 will have a continuous leakage current during the waiting period, which will increase the power consumption of the inverter 300, thereby increasing the power consumption of the word line circuit 203 and the memory 102, which is not conducive to the further improvement of the performance of the memory 102. promote.
  • a variety of solutions for reducing the leakage current of the inverter 300 have emerged, and common solutions mainly include: a high-threshold transistor solution and a sleep inverter solution.
  • a high-threshold transistor solution both the transistor T1 and the transistor T2 in the inverter 300 use high threshold voltage (HVT) transistors, that is, the threshold voltages of the transistors T1 and T2 are higher, and the transistors T1 and T2 have higher threshold voltages.
  • HVT high threshold voltage
  • the leakage current of the inverter 300 is small, so that the leakage current of the inverter 300 can be reduced as a whole.
  • high-threshold transistors have larger turn-on time delays and turn-off (turn-off) time delays.
  • both the transistor T1 and the transistor T2 are set to high-threshold transistors to reduce the leakage current, at the same time, a larger delay will be introduced, that is, the inverter 300 cannot respond to the level change of the input signal in time, so it will reduce Performance of inverter 300.
  • the inverter 400 not only includes the above-mentioned transistor T1 and the transistor T2, but also includes a sleep transistor S1 connected to the transistor T1 and a sleep transistor S2 connected to the transistor T2.
  • the first terminal of the sleep transistor S1 can receive the pull-up voltage V u
  • the second terminal of the sleep transistor S1 is connected to the first terminal of the transistor T2
  • the control terminal of the sleep transistor S1 can receive the first sleep signal.
  • the connection mode of the transistor T1 and the transistor T2 is similar to the connection mode in the inverter 300, and will not be described again.
  • the first end of the sleep transistor S2 is connected to the second end of the transistor T1, the second end of the sleep transistor S2 is grounded, and the control end of the sleep transistor S2 can receive the second sleep signal.
  • the first dormant signal and the second dormant signal are inverted signals.
  • the first sleep signal controls the sleep transistor S1 to turn on
  • the second sleep signal controls the sleep transistor S2 to turn on, so that the transistor T1 and the transistor T2 can receive the pull-up voltage V u and the pull-down voltage V d , In turn, the inverter 400 can work normally.
  • the first sleep signal turns off the pull-down switch S3, so that the inverter chain 203 can normally output the word line signal.
  • the first dormant signal turns on the pull-down switch S3, so that the output terminal of the inverter chain 203 can be maintained at a zero potential, that is, a word line signal of 0V can be continuously output.
  • a pull-down switch S3 is introduced in the word line circuit 203, the word line circuit 203 has a larger peak current and a longer response time delay. Moreover, in actual use, since the pull-down switch S3 needs to be kept on while the inverter 400 is waiting, and the input and/or output of each inverter in the word line circuit 203 are in an indeterminate state, a pull-down switch is added. After S3, it is also possible to increase the leakage current of the entire word line circuit 203.
  • the leakage current in the current inverter needs to be further reduced, so that the power consumption of the logic circuit using the inverter can be optimized.
  • FIG. 5 exemplarily shows a schematic diagram of an inverter structure provided by an embodiment of the present application.
  • the inverter structure may be referred to as a half sleep stack up (HSSU).
  • the inverter 500 includes an inverter circuit 501 and an adjustment circuit 502-1.
  • the regulating circuit 502-1 is connected to the first terminal QP of the inverter circuit 501. While the inverter 500 is waiting, the regulating circuit 502-1 can provide the inverter circuit 501 with a first pull-up voltage. During operation, the regulating circuit 502-1 can provide the inverter circuit 501 with a second pull-up voltage.
  • the first path P1 of the adjusting circuit 502-1 includes a transistor MN2 (first transistor), and the second path P2 of the adjusting circuit 502-1 includes a transistor MP2 (second transistor), where the transistor MN2 is an NMOS, and the transistor MP2 is PMOS.
  • the first electrode of the transistor MN2 is used to connect to the pull-up power supply and can receive the pull-up voltage V u
  • the second electrode of the transistor MN2 is connected to the first terminal QP of the inverter circuit 501
  • the gate of the transistor MN2 can receive the first control signal D 1 .
  • the NMOS transistor MN2 is, when the first control signal turns on the transistor MN2 D 1, via pull-up voltage V u pass transistor MN2 to the first terminal 501 of the inverter circuit QP. Since the transistor MN2 has a threshold loss when transmitting the pull-up voltage V u , the voltage value transmitted to the first terminal QP is lower than the pull-up voltage V u , thereby providing the first terminal QP with a value lower than the pull-up voltage V u The first pull-up voltage.
  • the inverter 500 shown in FIG. 5 is advantageous in achieving a smaller leakage current when the inverter 500 is waiting.
  • the MN2 turns on the transistor D 1, D 2 by a second control signal to turn off transistor MP2, whereby the first inverter circuit 501 is applied to a first end of the QP Pull the voltage.
  • the second terminal QN of the inverter circuit 501 is grounded. Since the first pull-up voltage is relatively small, when the pull-down voltage V d is fixed, the bias voltages of the first terminal QP and the second terminal QN of the inverter circuit 501 can be made smaller, which is beneficial to reduce the voltage in the inverter circuit 501.
  • the embodiment of the present application can achieve a smaller leakage current while the inverter 500 is waiting.
  • the transistor MP2 in the regulating circuit 502-1 can reduce the influence of the regulating circuit 502-1 on the performance of the inverter 500.
  • the transistor MP2 in the adjustment circuit 502-1 is PMOS.
  • the transistor MP2 is turned on, and the pull-up voltage V u is transmitted to the first terminal QP via the transistor MP2.
  • the pull-up voltage V u does not produce threshold loss when it is transmitted through the transistor MP2, so it can still provide the inverter circuit with a pull-up voltage close to the pull-up voltage V u , that is, the second pull-up voltage, which is beneficial to reduce
  • the influence of the adjustment circuit 502-1 on the operating performance of the inverter circuit 501 enables the inverter 500 to work normally.
  • a common transistor MP2 may be a standard threshold voltage (standard threshold voltage, SVT) controls a transistor or a low threshold voltage (low threshold voltage, LVT) transistors, in response to the second control signal can be faster D 2, and Providing a larger input current for the inverter circuit 501 is beneficial to further reducing the influence of the adjustment circuit 502-1 on the performance of the inverter 500.
  • SVT standard threshold voltage
  • LVT low threshold voltage
  • the specific threshold voltage of the transistor is also related to the manufacturing process of the transistor. Exemplary, as shown in Table 1 below:
  • the threshold voltage of NMOS is 0.175V, and the threshold voltage of PMOS is -0.264V.
  • the threshold voltage of NMOS is 0.321V
  • the threshold voltage of PMOS is -0.348V.
  • the threshold voltage of NMOS is 0.4477V
  • the threshold voltage of PMOS is -0.559V.
  • the threshold voltage of NMOS is 0.161V, and the threshold voltage of PMOS is -0.2553V.
  • the threshold voltage of NMOS is 0.28V, and the threshold voltage of PMOS is -0.367V.
  • the threshold voltage of NMOS is 0.433V, and the threshold voltage of PMOS is -0.574V.
  • the second electrode of the transistor MP3 and the second electrode of the transistor MN3 are both grounded, which can be regarded as both the voltages of the second electrodes of the transistor MP3 and the transistor MN3 as the pull-down voltage V d . Since the transistor MP3 is PMOS, after the third control signal turns on the transistor MP3, the transistor MP3 will transmit the pull-down voltage V d when the threshold loss occurs.
  • the voltage of the first electrode of the transistor MP3 is greater than the voltage of the second electrode, so that the transistor MP3 can be
  • the second terminal QN of the inverter circuit 501 is provided with a pull-down voltage greater than the pull-down voltage V d , that is, the first pull-down voltage.
  • the inverter circuit 501 when the inverter 700 waiting to be turned on by the third transistor MP3 3 control signals D, by the fourth control signal D 4 off transistor MN3, the inverter circuit 501 so that A first pull-down voltage is applied to the second terminal QN.
  • the first terminal QP of the inverter circuit 501 may be connected to a pull-up power supply, so as to receive the pull-up voltage V u . Since the first pull-down voltage is relatively large, when the pull-up voltage V u is fixed, the bias voltage of the first terminal QP and the second terminal QN of the inverter circuit 501 can be made smaller, which is beneficial to reduce the inverter circuit 501.
  • the leakage current in this application can achieve a smaller leakage current while the inverter 500 is waiting.
  • the transistor MN3 in the regulating circuit 502-2 can reduce the influence of the regulating circuit 502-2 on the operating performance of the inverter circuit 501.
  • the transistor MN3 in the adjustment circuit 502-2 is NMOS.
  • the transistor MN3 is turned on, and the pull-down voltage V d is transmitted to the second terminal QN through the transistor MN3.
  • the pull-down voltage V d is transmitted through the transistor MN3, there is no threshold loss. Therefore, the inverting circuit 501 can still be provided with a pull-down voltage close to the pull-down voltage V d , that is, the second pull-down voltage, which is beneficial to reduce the inverting voltage.
  • the influence of the performance of the circuit 501 is NMOS.
  • transistors MN3 may be a transistor or a common SVT LVT transistors, thereby controlling the fourth control signal D 4 faster response, and to provide a larger input current of the inverter circuit 501, thus help to further reduce the adjustment The influence of the circuit 502-2 on the performance of the inverter circuit 501.
  • the transistor MP3 is turned on and the transistor MN3 is turned off.
  • the input signal D i is high
  • the transistor MN1 is turned on
  • transistor MP1 is turned off.
  • the adjustment circuit 502-2 applies a larger first pull-down voltage to the second terminal QN
  • the voltage of the first electrode of the transistor MP1 is the pull-up voltage V u
  • the voltage of the second electrode is larger.
  • the first pull-down voltage makes the bias voltage between the first electrode and the second electrode of the transistor MP1 smaller, so that in the transistor MP1, the leakage current from the first electrode to the second electrode of the transistor MP1 is smaller, thereby A smaller leakage current can be achieved.
  • the transistor MP1 When the input signal Di is low, the transistor MP1 is turned on and the transistor MN1 is turned off. At this time, the voltage of the first electrode of the transistor MN1 is the pull-up voltage V u , and the voltage of the second electrode is the larger first pull-down voltage. Because the first pull-down voltage is larger, the first electrode of the transistor MN1 and The bias voltage between the second electrodes is small, so that in the transistor MN1, the leakage current from the first electrode to the second electrode of the transistor MN1 is small, so that a smaller leakage current can be achieved.
  • the transistor MP3 in the embodiment of the present application may be an hvt transistor.
  • the hvt transistor can produce a larger threshold loss, so the voltage drop between the first electrode and the second electrode in the transistor MP3 can be increased, so that a larger first pull-down voltage can be obtained.
  • control signal D 3 of the third and fourth control signals D 4 is the same signal.
  • the structure of the inverter 700 may be referred to as a half sleep stack feedback down (HSSFD).
  • HSSFD half sleep stack feedback down
  • the gate of the transistor MP3 may also be connected to the output terminal of the inverter circuit 501.
  • the output signal D o of the inverter circuit 501 can be used as the third control signal D 3 for controlling the transistor MP3.
  • transistor MP3 when the inverter 700 waits fourth control signal D 4 can be turned off controlling transistor MN3.
  • the input signal D i is low
  • the output signal D o is high
  • transistor MP1 is turned on
  • transistor MP3 is turned off
  • transistor MN1 At this time, an off-state transistor (transistor MP3) is added to the transmission path of the leakage current from the first electrode to the second electrode of the transistor MN1, so that the transistor MN1 can be reduced from the first electrode to the second electrode of the transistor MN1. Electrode leakage current.
  • the transistor MN1 When the input signal D i at the high level, the output signal D o is low, the transistor MN1 is turned on, transistor MP3 is turned off and transistor MP1. At this time, the transistor MP3 can provide the first pull-down voltage to the second terminal QN of the inverter circuit 501, so that the bias voltage between the first electrode and the second electrode of the transistor MN1 can be reduced, thereby helping to reduce the inverter circuit 501. Leakage current in.
  • the fourth control signal D 4 can be controlled on transistor MN3.
  • the input signal D i is low, the output signal D o OFF is high, transistor MP1 is turned on, the transistor MN1. Since the transistor MN1 is off, the output signal D o will not be affected by the current voltage of the second terminal QN.
  • the transistor MN3 When the input signal D i at the high level, the output signal of low-pass D o, transistor MN1 and the transistor MP3 guide. However, since the transistor MN3 does not generate threshold loss, it can short-circuit the transistor MP3 when transmitting the low-level pull-down voltage V d , thereby reducing the influence of the regulating circuit 502-2 on the operating performance of the inverter circuit 501.
  • the first path P1 of the adjusting circuit 502-3 may include a first transistor K1 and a first adjusting resistor
  • the second path P2 may include a second transistor MP2.
  • one end of the first adjusting resistor R1 can be connected to a pull-up power supply to receive the pull-up voltage V u .
  • the other end of the first adjusting resistor R1 is connected to the first electrode of the first transistor K1
  • the second electrode of the first transistor K1 is connected to the first end QP of the inverter circuit 501
  • the gate of the first transistor K1 can receive the first electrode. Control signal D 1 .
  • the first electrode of the second transistor MP2 can be connected to the pull-up power supply to receive the pull-up voltage Vu , the second electrode of the second transistor MP2 is connected to the first terminal QP of the inverter circuit 501, and the gate of the second transistor MP2 can receive The second control signal.
  • the inverter 900 to wait by the first control signal D 1 turns on the transistor K1.
  • the pull-up voltage V u is transmitted to the first terminal QP of the inverter circuit 501 via the first adjusting resistor R1 and the transistor K1. Since the first adjusting resistor R1 can generate a voltage drop, the first adjusting resistor R1
  • the inverter circuit 501 can be provided with a pull-up voltage lower than the pull-up voltage V u , that is, the first pull-up voltage, and then the leakage current in the inverter circuit 501 can be reduced. It can be understood that the second control signal D 2 turns off the transistor MP2 at this time.
  • the first adjusting circuit 1101 may provide different pull-up voltages for the inverter circuit
  • the second adjusting circuit 1102 may provide different pull-down voltages for the inverter circuit 501.
  • the first regulating circuit 1101 can provide the inverter circuit 501 with a smaller pull-up voltage, that is, the first pull-up voltage
  • the second regulating circuit 1102 can provide the inverter circuit 501 with a larger pull-up voltage.
  • the pull-down voltage is the first pull-down voltage.
  • the inverter provided in the embodiment of the present application has been exemplified by the above examples. It should be understood that the inverter provided in the embodiment of the present application can be applied to any logic circuit that uses inverting logic operations. Exemplarily, as shown in FIG. 12, the logic circuit 1200 may include a control circuit 1201 and an inverter 1202, and the inverter 1202 may be the inverter provided in any of the foregoing embodiments.
  • the control signal WS1 can be used as the first control signal D 1 and the second control signal D 2 to control the adjustment.
  • circuit 502-1 as shown in FIG inverter 6500 is applied to the inverter chain 203, the control signal may adjust WS1 circuit 502-1 D 2 as the second control signal controls adjustment circuit 502-1 so that the word
  • the line circuit 200 provides the inverter circuit 501 with a first pull-up voltage when it is waiting, and provides the inverter circuit 501 with a second pull-up voltage when the word line circuit 200 is working.
  • the control signal WS2 can be used as the third control signal D 3 and the fourth control signal D 4 to control the adjustment circuit 502-2.
  • the control signal WS2 can be used as the fourth control signal D 4 to control the adjustment circuit 502-2, so that the adjustment circuit 502-2 provides the inverter circuit 501 when the word line circuit 200 is waiting.
  • the first pull-down voltage provides a second pull-down voltage for the inverter circuit 501 when the word line circuit 200 is working.
  • the inverter 3 located at the output end of the inverter chain 203 may adopt the HSSU structure shown in FIG. 5 or the HSSFU structure shown in FIG. 6.
  • the inverter input signal i D 3 is a high level, a low level output signal D o.
  • inverter 2 and inverter 3 are both HSSU structures, and their control signals are both WS1.
  • the input signal of the inverter 2 is D i -2
  • the output signal of the inverter 2 is D o -2.
  • the output terminal of the inverter 2 is connected to the input terminal of the inverter 3.
  • the output signal D o -2 of the inverter 2 is the input signal Di -3 of the inverter 3, and the output signal of the inverter 3 is D o -3.
  • both inverter 2 and inverter 3 are of HSSFU structure.
  • WS1 can be used as the control signal of inverter 2 and inverter 3.
  • inverter 2 is of HSSD structure
  • inverter 3 is of HSSU structure
  • WS2 can be used as the control signal of the inverter 2
  • WS1 can be used as the control signal of the inverter 3.
  • inverter 2 and the inverter 3 may also have other possible structures, which are not listed in the embodiment of the present application.
  • the simulation result is shown in Figure 14.
  • the severe case of leakage can be set to a fast fast corner (FF corner), 125°C.
  • NORMAL is a conventional word line circuit in normal mode, and the inverter chain in the word line circuit can be constituted by inverters as shown in FIG. 3.
  • HVT corresponds to a conventional high-threshold word line circuit, in which the transistor of the inverter in the inverter chain of the word line circuit can be an HVT transistor.
  • SLEEP_M corresponds to a word line circuit using a sleep inverter, and a pull-down transistor T3 is added to the word line circuit.
  • SLEEP corresponds to another word line circuit.
  • the word line circuit uses a sleep inverter, but does not increase the pull-down transistor T3.
  • HSSU, HSSFU, HSSUD correspond to structure one, structure two, and structure three shown in FIG. 13 respectively.
  • the ordinate represents the relative magnitude of the leakage current in the word line circuit.
  • the normal word line circuit (NORMAL) in the normal mode is the control circuit, and the leakage current is 100%.
  • the high-threshold word line circuit (HVT) can reduce the leakage current to 17.05%.
  • the structure one (HSSU) in Figure 13 can reduce the leakage current to 12.87%.
  • the structure in Figure 13 The second (HSSFU) can reduce the leakage current to 11.20%, and the structure three (HSSUD) in Figure 13 can reduce the leakage current to 10.79%.
  • the word line circuit (SLEEP_M) with a sleep inverter and a pull-down transistor T3 is used. The leakage current can be reduced to 36.23%, and the word line circuit (SLEEP) with a sleep inverter and no pull-down transistor T3 can reduce the leakage current to 0.010%.
  • the word line circuit provided by the embodiment of the present application can save about 90% of the leakage current.
  • the best way to control leakage current is to use a word line circuit (SLEEP) with a dormant inverter and no pull-down transistor T3.
  • SLEEP word line circuit
  • the output terminal of the inverter chain is in an unsteady state, so it is still Cannot be used in storage.
  • the simulation result can be shown in Figure 15.
  • the poor performance can be set to a slow process angle (slow slow corner, SS corner), -40°C.
  • the performance here can be understood as the time delay when the word line circuit is turned on or off.
  • the ordinate represents the relative magnitude of the performance of the word line circuit, and the lower the value of the ordinate, the better the performance of the word line circuit.
  • the normal word line circuit (NORMAL) in the normal mode is the control circuit, and its performance is 100%.
  • the high-threshold word line circuit (HVT) increases the performance to 164.50%, deteriorating the performance of the word line circuit by 64.5%.
  • the structure one (HSSU) in Figure 13 can increase the performance to 126.61% and deteriorate the performance of the word line circuit by 26.61%.
  • the second structure (HSSFU) in Figure 13 can increase the performance to 127.76% and deteriorate the performance of the word line circuit by 27.76%.
  • the structure three (HSSUD) in Figure 13 can increase the performance to 147.69% and degrade the performance of the word line circuit by 47.69%.
  • the word line circuit (SLEEP_M) that adopts a sleep inverter and is provided with a pull-down transistor T3 can increase the performance to 176.24%, and degrade the performance of the word line circuit by 76.24%.
  • a word line circuit (SLEEP) that uses a sleep inverter and does not have a pull-down transistor T3 can increase the performance to 175.40%, and degrade the performance of the word line circuit by 75.40%.
  • the performance of the word line circuit provided by the embodiments of the present application is worse than that of a high-threshold word line circuit (HVT), a word line circuit (SLEEP_M) that uses a sleep inverter and is provided with a pull-down transistor T3 and that uses a sleep circuit.
  • the word line circuit (SLEEP) with an inverter and no pull-down transistor T3 is lighter.
  • the peak current of the word line circuit that uses the dormant inverter and does not provide the pull-down transistor T3 is 3.2 mA, while the peak current of the structure one (HSSU) in Figure 13 is 1.36mA, the peak current of structure two (HSSFU) in Figure 13 is 1.94mA.
  • the word line circuit provided by the embodiment of the present application can optimize the peak current, thereby helping to improve the stability of the memory.

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Abstract

一种反相器(500)、逻辑电路、字线电路、存储器及集成系统，其中该反相器(500)主要包括反相电路(501)和调节电路(502-1)。上述反相电路(501)用于对输入信号进行反相，调节电路(502-1)用于根据控制信号在等待时为反相电路(501)提供较小的上拉电压，在工作时为反相电路(501)提供较大的上拉电压。调节电路(502-1)通过在等待时提供较小的上拉电压，从而降低反相器(500)在等待时的漏电流，还可以在反相器(500)工作时降低对反相电路(501)工作性能的影响，使反相器(500)可以正常工作。

Description

反相器、逻辑电路、字线电路、存储器及集成系统 技术领域
本申请涉及电子科学技术领域，尤其涉及反相器、逻辑电路、字线电路、存储器及集成系统。
背景技术
反相器是一种基础的电子器件，在诸多逻辑电路中皆有应用。一般来说，反相器可以包括上拉端、下拉端、信号输入端和信号输出端。其中，上拉端用于接收上拉电压，下拉端用于接收下拉电压(接地)，信号输入端用于接收输入信号，信号输出端用于输出信号，其中，输入信号和输出信号皆为数字信号，且输出信号为输入信号的反相信号。
可以理解，在数字信号中“0”和“1”一般是通过数字信号的电平区分的，通常1电平为高电平，0电平为低电平。在反相器工作过程中，若输入信号为1电平，则反相器可以利用下拉电压输出0电平的输出信号。若输入信号为0电平，则反相器可以利用上拉电压输出1电平的输出信号。
然而，上拉电压和下拉电压一般会持续施加在反相器的上拉端和下拉端，使得反相器中持续有漏电流经过。对于大多数的逻辑电路，其中的反相器是不需要连续工作的，反相器在非工作时间的等待时间内产生的漏电流，整体上增大了逻辑电路的功耗。
因此，目前的反相器还有待进一步研究。
发明内容
本申请实施例提供一种反相器、逻辑电路、字线电路、存储器及集成系统，用于降低反相器的漏电流。
第一方面，本申请实施例提供一种反相器，该反相器主要包括反相电路和调节电路。其中，反相电路包括第一端、第二端、输入端和输出端，反相电路的第一端可以接收第一上拉电压或第二上拉电压，反相电路的第二端可以接收下拉电压，反相电路的输入端可以接收输入信号，反相电路的输出端可以输出该输入信号的反相信号。调节电路包括并联的第一路径和第二路径，其中，第一路径的第一端和第二路径的第一端皆可以连接上拉电源，第一路径的第二端和第二路径的第二端皆与反相电路的第一端连接。在此基础上，该调节电路可以在第一路径导通时，通过第一路径为反相电路提供第一上拉电压，在第二路径导通时，通过第二路径为反相电路提供，其中，第一上拉电压小于第二上拉电压。
在本申请实施例所提供的上述反相器中，调节电路可以为反相电路提供不同的上拉电压。例如，在反相器等待时，调节电路可以为反相电路提供较小的上拉电压，即第一上拉电压。在反相电路第二端所接收的下拉电压不变的情况下，调节电路通过为反相电路的第一端提供较小的上拉电压，可以降低反相电路的第一端与第二端之间的偏压，进而有利于降低反相电路所产生的漏电流，因此可以降低反相器在等待时的漏电流。而在反相器工作时，调节电路可以为反相电路提供较大的上拉电压，即第二上拉电压，有利于降低调节电路对反相电路工作性能的影响，使反相器可以正常工作。
示例性的，本申请实施例所提供的反相器至少存在以下两种可能的实现方式：
在一种可能的实现方式中，第一路径可以包括第一晶体管，第二路径可以包括第二晶体管，且第一晶体管为N型金属氧化物半导体晶体管NMOS，第二晶体管为P型金属氧化物半导体晶体管PMOS。其中，第一晶体管的第一电极可以连接上拉电源，第一晶体管的第二电极与反相电路的第一端连接，第一晶体管的栅极用于接收第一控制信号；第二晶体管的第一电极可以连接上拉电源，第二晶体管的第二电极与反相电路的第一端连接，第二晶体管的栅极用于接收第二控制信号；第一晶体管可以根据第一控制信号为反相电路提供第一上拉电压；第二晶体管可以根据第二控制信号为反相电路提供第二上拉电压。
电压经晶体管传输后往往会出现阈值损失。其中，高电压经NMOS的传输后会出现阈值损失，导致电压降低，而低电压经PMOS传输后会出现阈值损失，导致电压升高。在本申请实施例所提供的上述反相器中，第一晶体管为NMOS，当第一控制信号导通第一晶体管后，上拉电源输出的上拉电压可以经第一晶体管传输至反相电路的第一端。由于第一晶体管在传输上拉电压时会出现阈值损失，致使上拉电压的电压值降低，从而会为反相电路的第一端提供电压较低的第一上拉电压。而第二晶体管为PMOS，当第二控制信号导通第二晶体管后，上拉电源输出的上拉电压可以经第二晶体管传输至反相电路的第一端。由于第二晶体管在传输上拉电压时并不会出现阈值损失，因此会为反相电路的第一端提供电压较高的第二上拉电压，进而有利于降低调节电路对反相电路工作性能的影响。
一般来说，第一上拉电压越小，反相器在等待时的漏电流便越小。有鉴于此，本申请实施例中第一晶体管可以是高阈值电压HVT晶体管。HVT晶体管能够产生较大的阈值损失，在上拉电源所输出的上拉电压不变的情况下，采用HVT晶体管有利于进一步降低第一上拉电压，进而有利于进一步降低反相器在等待时的漏电流。
与第一上拉电压不同，第二上拉电压越接近于上拉电源输出的上拉电压，便越有利于降低调节电路对反相电路工作性能的影响。有鉴于此，本申请实施例中第二晶体管可以是标准阈值电压SVT晶体管或低阈值电压LVT晶体管。SVT晶体管或LVT晶体管具有较大的源漏电流，采用SVT晶体管或LVT晶体管有利于保持上拉电压的电压值，使提供给反相电路的第二上拉电路更趋近于上拉电源所输出的上拉电压。
由以上论述可见，第一晶体管和第二晶体管的沟道类型相反，导通和断开状态也相反。因此，在一种可能的实现方式中，第一控制信号和第二控制信号可以是同一信号。采用该实现方式，可以减少控制信号的数量，有利于简化对反相器的控制。
在另一种可能的实现方式中，第一晶体管的栅极可以与反相电路的输出端连接，第一控制信号可以是反相电路的输出信号。采用该实现方式，也可以减少控制信号的数量，有利于简化对反相器的控制。
示例性的，当反相器等待时，第一控制信号为1电平，使得第二晶体管断开。第一晶体管的导通或断开由反相电路的输出情况决定。当反相电路的输入信号为1电平时，反相电路的输出信号为0电平，第一晶体管断开，从而可以增大上拉电压向地传输的阻抗，降低漏电流。当反相电路的输入信号为0电平时，反相电路的输出信号为1电平，第一晶体管导通，由于第一晶体管可以产生阈值损失，因此可以为反相电路提供较低的第一上拉电压。当反相器工作时，第一控制信号为0电平，使得第二晶体管导通，此时无论第一晶体管导通或断开，皆可以由第二晶体管为反相电路提供第二上拉电压，以使反相器能够正常工作。
应理解，以上调节电路仅为示例，本申请实施例并不限制调节电路的具体实现方式。 例如，第一路径可以包括第一晶体管和第一调节电路，第二路径可以包括第二晶体管；其中，第一调节电阻的一端用于连接上拉电源，第一调节电阻的另一端与第一晶体管的第一电极连接，第一晶体管的第二电极与反相电路的第一端连接，第一晶体管的栅极用于接收第一控制信号；第二晶体管的第一电极用于连接上拉电源，第二晶体管的第二电极与反相电路的第一端连接，第二晶体管的栅极用于接收第二控制信号；第一晶体管可以根据第一控制信号为反相电路提供第一上拉电压；第二晶体管可以根据第二控制信号为反相电路提供第二上拉电压。
在反相器等待时，可以通过第一控制信号导通第一晶体管。在第一晶体管导通后，上拉电源输出的上拉电压可以经第一晶体管和第一调节电阻传输至反相电路的第一端。由于上拉电压在经过第一调节电阻时会产生压降，因此第一调节电阻可以为反相电路提供较小的上拉电压，即第一上拉电压，继而可以降低反相电路中的漏电流。
一般来说，本申请实施例中反相电路的第二端可以接地。
第二方面，本申请实施例提供一种反相器，与第一方面的主要区别在于，本申请实施例第二方面所提供的反相器中调节电路可以为反相电路提供第一下拉电压或第二下拉电压，第二方面中相应方案的技术效果可以参照第一方面中对应方案可以得到的技术效果，重复之处不予详述。示例性的，反相器包括反相电路和调节电路；其中，反相电路包括第一端、第二端、输入端和输出端，反相电路的第一端可以接收上拉电压，反相电路的第二端可以接收第一下拉电压或第二下拉电压，反相电路的输入端可以接收低漏电反相器的输入信号，反相电路的输出端可以输出输入信号的反相信号。调节电路包括并联的第三路径和第四路径，其中，第三路径的第一端和第四路径的第一端皆与反相电路的第二端连接，第三路径的第二端和第四路径的第二端皆接地，调节电路在第三路径导通时，通过第三路径为反相电路提供第一下拉电压，在第四路径导通时，通过第四路径为反相电路提供第二下拉电压，其中，第一下拉电压大于第二下拉电压。
在本申请实施例所提供的上述反相器中，调节电路可以为反相电路提供不同的下拉电压。例如，在反相器等待时，调节电路可以为反相电路提供较大的下拉电压，即第一下拉电压。在反相电路第二端所接收的上拉电压不变的情况下，调节电路通过为反相电路的第一端提供较小的上拉电压，可以降低反相电路的第一端与第二端之间的偏压，进而有利于降低反相电路所产生的漏电流，因此可以降低反相器在等待时的漏电流。而在反相器工作时，调节电路可以为反相电路提供较大的上拉电压，即第二上拉电压，有利于降低调节电路对反相电路工作性能的影响，使反相器可以正常工作。
示例性的，本申请实施例所提供的反相器至少存在以下两种可能的实现方式：
在一种可能的实现方式中，第三路径可以包括第三晶体管，第四路径可以包括第四晶体管，其中第三晶体管为PMOS，第四晶体管为NMOS；第三晶体管的第一电极与反相电路的第二端连接，第三晶体管的第二电极接地，第三晶体管的栅极用于接收第三控制信号；第四晶体管的第一电极与反相电路的第二端连接，第四晶体管的第二电极接地，第四晶体管的栅极用于接收第四控制信号。在此基础上，第三晶体管可以根据第三控制信号为反相电路提供第一下拉电压；第四晶体管可以根据第四控制信号为反相电路提供第二下拉电压。
在本申请实施例所提供的上述反相器中，第三晶体管为PMOS，第三晶体管的第一电极连接调节电路的第二端，第三晶体管的第二电极接地。当第三控制信号导通第三晶体管后，由于第三晶体管在传输下拉电压时会出现阈值损失，致使第三晶体管的第二电极的电 压高于第一电极的电压，因此第三晶体管可以为反相电路的第二端施加较大的下拉电压，即第一下拉电压。而第四晶体管为NMOS，当第四控制信号导通第四晶体管后，第四晶体管在传输下拉电压时并不会出现阈值损失，因此会为反相电路的第二端提供较低(0V)的第二下拉电压，进而有利于降低调节电路对反相电路工作性能的影响。
示例性的，第三晶体管可以是HVT晶体管。在此情况下，可以进一步增大第三晶体管所产生的阈值损失，从而可以进一步提高第三晶体管为反相电路第二端施加的第二下拉电压，进而有利于进一步降低反相器中的漏电流。
示例性的，第四晶体管可以是SVT晶体管或LVT晶体管。SVT晶体管或LVT晶体管具有较大的源漏电流，有利于进一步降低调节电路对反相电路工作性能的影响。
为了降低反相器中控制信号的数量，在一种可能的实现方式中，第三控制信号和第四控制信号可以为同一信号。在另一种可能的实现方式中，第三晶体管的栅极与反相电路的输出端连接，且第三控制信号为反相电路的输出信号。具体原理与第一方面中的第一控制信号和第二控制信号类似，对此不再赘述。
在另一种可能的实现方式中，第三路径可以包括第三晶体管和第二调节电阻，第四路径包括第四晶体管。其中，第三晶体管的第一电极与反相电路的第二端连接，第三晶体管的第二电极与第二调节电阻的一端连接，第三晶体管的栅极用于接收第三控制信号，第二调节电阻的另一端接地；第四晶体管的第一电极与反相电路的第二端连接，第四晶体管的第二电极接地，第四晶体管的栅极用于接收第四控制信号。在此基础上，第三晶体管可以根据第三控制信号为反相电路提供第一下拉电压；第四晶体管可以根据第四控制信号为反相电路提供第二下拉电压。
一般来说，本申请实施例中反相电路的第一端可以连接上拉电源。
第三方面，本申请实施例提供一种反相器，该反相器包括第一调节电路、第二调节电路和反相电路。其中，反相电路包括第一端、第二端、输入端和输出端，反相电路的第一端可以接收第一上拉电压或第二上拉电压，反相电路的第二端可以接收第一下拉电压或第二下拉电压，反相电路的输入端可以接收输入信号，反相电路的输出端可以输出该输入信号的反相信号。第一调节电路包括并联的第一路径和第二路径，其中，第一路径的第一端和第二路径的第一端皆可以连接上拉电源，第一路径的第二端和第二路径的第二端皆与反相电路的第一端连接。第一调节电路可以在第一路径导通时，通过第一路径为反相电路提供第一上拉电压，在第二路径导通时，通过第二路径为反相电路提供，其中，第一上拉电压小于第二上拉电压。第二调节电路包括并联的第三路径和第四路径，其中，第三路径的第一端和第四路径的第一端皆与反相电路的第二端连接，第三路径的第二端和第四路径的第二端皆接地，第二调节电路在第三路径导通时，通过第三路径为反相电路提供第一下拉电压，在第四路径导通时，通过第四路径为反相电路提供第二下拉电压，其中，第一下拉电压大于第二下拉电压。
在本申请实施例所提供的上述反相器中，第一调节电路可以为反相电路提供不同的上拉电压，第二调节电路可以为反相电路提供不同的下拉电压。例如，在反相器等待时，第一调节电路可以为反相电路提供较小的上拉电压，即第一上拉电压，第二调节电路可以为反相电路提供较大的下拉电压，即第一下拉电压。因此可以降低反相电路的第一端与第二端之间的偏压，进而有利于降低反相电路所产生的漏电流，因此可以降低反相器在等待时的漏电流。而在反相器工作时，第一调节电路可以为反相电路提供较大的上拉电压，即第 二上拉电压，第二调节电路可以为反相电路提供较小的下拉电压，即第二下拉电压，有利于降低第一调节电路和第二调节电路对反相电路工作性能的影响，使反相器可以正常工作。
示例性的，本申请实施例所提供的第一调节电路至少存在以下两种可能的实现方式：
在一种可能的实现方式中，第一路径可以包括第一晶体管，第二路径可以包括第二晶体管，且第一晶体管为N型金属氧化物半导体晶体管NMOS，第二晶体管为P型金属氧化物半导体晶体管PMOS。其中，第一晶体管的第一电极可以连接上拉电源，第一晶体管的第二电极与反相电路的第一端连接，第一晶体管的栅极用于接收第一控制信号；第二晶体管的第一电极可以连接上拉电源，第二晶体管的第二电极与反相电路的第一端连接，第二晶体管的栅极用于接收第二控制信号；第一晶体管可以根据第一控制信号为反相电路提供第一上拉电压；第二晶体管可以根据第二控制信号为反相电路提供第二上拉电压。
电压经晶体管传输后往往会出现阈值损失。其中，高电压经NMOS的传输后会出现阈值损失，导致电压降低，而低电压经PMOS传输后会出现阈值损失，导致电压升高。在本申请实施例所提供的上述反相器中，第一晶体管为NMOS，当第一控制信号导通第一晶体管后，上拉电源输出的上拉电压可以经第一晶体管传输至反相电路的第一端。由于第一晶体管在传输上拉电压时会出现阈值损失，致使上拉电压的电压值降低，从而会为反相电路的第一端提供电压较低的第一上拉电压。而第二晶体管为PMOS，当第二控制信号导通第二晶体管后，上拉电源输出的上拉电压可以经第二晶体管传输至反相电路的第一端。由于第二晶体管在传输上拉电压时并不会出现阈值损失，因此会为反相电路的第一端提供电压较高的第二上拉电压，进而有利于降低调节电路对反相电路工作性能的影响。
一般来说，第一上拉电压越小，反相器在等待时的漏电流便越小。有鉴于此，本申请实施例中第一晶体管可以是高阈值电压HVT晶体管。HVT晶体管能够产生较大的阈值损失，在上拉电源所输出的上拉电压不变的情况下，采用HVT晶体管有利于进一步降低第一上拉电压，进而有利于进一步降低反相器在等待时的漏电流。
与第一上拉电压不同，第二上拉电压越接近于上拉电源输出的上拉电压，便越有利于降低调节电路对反相电路工作性能的影响。有鉴于此，本申请实施例中第二晶体管可以是标准阈值电压SVT晶体管或低阈值电压LVT晶体管。SVT晶体管或LVT晶体管具有较大的源漏电流，采用SVT晶体管或LVT晶体管有利于保持上拉电压的电压值，使提供给反相电路的第二上拉电路更趋近于上拉电源所输出的上拉电压。
由以上论述可见，第一晶体管和第二晶体管的沟道类型相反，导通和断开状态也相反。因此，在一种可能的实现方式中，第一控制信号和第二控制信号可以是同一信号。采用该实现方式，可以减少控制信号的数量，有利于简化对反相器的控制。
在另一种可能的实现方式中，第一晶体管的栅极可以与反相电路的输出端连接，第一控制信号可以是反相电路的输出信号。采用该实现方式，也可以减少控制信号的数量，有利于简化对反相器的控制。
应理解，以上第一调节电路仅为示例，本申请实施例并不限制第一调节电路的具体实现方式。例如，第一路径可以包括第一晶体管和第一调节电路，第二路径可以包括第二晶体管；其中，第一调节电阻的一端用于连接上拉电源，第一调节电阻的另一端与第一晶体管的第一电极连接，第一晶体管的第二电极与反相电路的第一端连接，第一晶体管的栅极用于接收第一控制信号；第二晶体管的第一电极用于连接上拉电源，第二晶体管的第二电极与反相电路的第一端连接，第二晶体管的栅极用于接收第二控制信号；第一晶体管可以 根据第一控制信号为反相电路提供第一上拉电压；第二晶体管可以根据第二控制信号为反相电路提供第二上拉电压。
在反相器等待时，可以通过第一控制信号导通第一晶体管。在第一晶体管导通后，上拉电源输出的上拉电压可以经第一晶体管和第一调节电阻传输至反相电路的第一端。由于上拉电压在经过第一调节电阻时会产生压降，因此第一调节电阻可以为反相电路提供较小的上拉电压，即第一上拉电压，继而可以降低反相电路中的漏电流。
示例性的，本申请实施例所提供的第二调节电路至少存在以下两种可能的实现方式：
在一种可能的实现方式中，第三路径可以包括第三晶体管，第四路径可以包括第四晶体管，其中第三晶体管为PMOS，第四晶体管为NMOS；第三晶体管的第一电极与反相电路的第二端连接，第三晶体管的第二电极接地，第三晶体管的栅极用于接收第三控制信号；第四晶体管的第一电极与反相电路的第二端连接，第四晶体管的第二电极接地，第四晶体管的栅极用于接收第四控制信号。在此基础上，第三晶体管可以根据第三控制信号为反相电路提供第一下拉电压；第四晶体管可以根据第四控制信号为反相电路提供第二下拉电压。
在本申请实施例所提供的上述反相器中，第三晶体管为PMOS，第三晶体管的第一电极连接调节电路的第二端，第三晶体管的第二电极接地。当第三控制信号导通第三晶体管后，由于第三晶体管在传输下拉电压时会出现阈值损失，致使第三晶体管的第二电极的电压高于第一电极的电压，因此第三晶体管可以为反相电路的第二端施加较大的下拉电压，即第一下拉电压。而第四晶体管为NMOS，当第四控制信号导通第四晶体管后，第四晶体管在传输下拉电压时并不会出现阈值损失，因此会为反相电路的第二端提供较低(0V)的第二下拉电压，进而有利于降低调节电路对反相电路工作性能的影响。
示例性的，第三晶体管可以是HVT晶体管。在此情况下，可以进一步增大第三晶体管所产生的阈值损失，从而可以进一步提高第三晶体管为反相电路第二端施加的第二下拉电压，进而有利于进一步降低反相器中的漏电流。
示例性的，第四晶体管可以是SVT晶体管或LVT晶体管。SVT晶体管或LVT晶体管具有较大的源漏电流，有利于进一步降低调节电路对反相电路工作性能的影响。
为了降低反相器中控制信号的数量，在一种可能的实现方式中，第三控制信号和第四控制信号可以为同一信号。在另一种可能的实现方式中，第三晶体管的栅极与反相电路的输出端连接，且第三控制信号为反相电路的输出信号。具体原理与第一方面中的第一控制信号和第二控制信号类似，对此不再赘述。
在另一种可能的实现方式中，第三路径可以包括第三晶体管和第二调节电阻，第四路径包括第四晶体管。其中，第三晶体管的第一电极与反相电路的第二端连接，第三晶体管的第二电极与第二调节电阻的一端连接，第三晶体管的栅极用于接收第三控制信号，第二调节电阻的另一端接地；第四晶体管的第一电极与反相电路的第二端连接，第四晶体管的第二电极接地，第四晶体管的栅极用于接收第四控制信号。在此基础上，第三晶体管可以根据第三控制信号为反相电路提供第一下拉电压；第四晶体管可以根据第四控制信号为反相电路提供第二下拉电压。
第四方面，本申请实施例提供一种逻辑电路，该逻辑电路可以包括控制电路和如上述第一方面至第三方面中任一项所提供的反相器；其中，控制电路可以向反相器输出控制信号。第三方面中相应方案的技术效果可以参照第一方面中对应方案可以得到的技术效果，重复之处不予详述。
具体来说，控制电路可以与反相器中调节电路的控制端连接，控制电路可以向反相器输出控制信号，以控制反相器中的调节电路为反相电路提供第一上拉电压或第二上拉电压。控制电路也可以向反相器输出控制信号，以控制反相器中的调节电路为反相电路提供第一下拉电压或第二下拉电压。
第五方面，本申请实施例提供一种字线电路，第五方面中相应方案的技术效果可以参照第一至第三方面中对应方案可以得到的技术效果，重复之处不予详述。示例性的，本申请实施例所提供的字线电路可以包括信号生成电路和反相器链，其中，反相器链包括如上述第一方面或第二方面所提供的反相器。其中，信号生成电路分别与反相器链中反相器的控制端连接，信号生成电路可以生成用于控制上述反相器的控制信号。
在本申请实施例所提供的字线电路中，信号生成电路可以生成控制信号。当字线电路等待时，该控制信号可以控制反相器链中反相器的调节电路为反相电路提供第一上拉电压或第一下拉电压，从而降低各个反相器的漏电流，进而有利于降低字线电路的功耗。当字线电路工作时，该控制信号可以控制反相器链中反相器的调节电路为反相电路提供第二上拉电压或第二下拉电压，从而可以降低调节电路对反相电路工作性能的影响，进而有利于保证字线电路的工作性能。
在本申请实施例所提供的字线电路中，反相器链中的反相器存在多种可能的实现方式，示例性的：
例如，字线电路中的反相器链包括至少一个第一反相器。在该第一反相器中，调节电路可以包括第一晶体管和第二晶体管，其中，第一晶体管为NMOS，第二晶体管为PMOS；第一晶体管的第一电极连接上拉电源，第一晶体管的第二电极与反相电路的第一端连接，第一晶体管的栅极可以接收第一控制信号；第二晶体管的第一电极连接上拉电源，第二晶体管的第二电极与反相电路的第一端连接，第二晶体管的栅极也可以接收第一控制信号。
在本申请实施例中信号生成电路生成的控制信号包括第一控制信号。上述第一反相器中，第一晶体管和第二晶体管同时受第一控制信号控制。示例性的，当第一反相器等待时，第一控制信号为1电平，使得第一晶体管导通，第二晶体管断开，调节电路可以为反相电路提供第一上拉电压，以降低漏电流。当第一反相器工作时，第一控制为0电平时，第一晶体管断开，第二晶体管导通，使得调节电路可以为反相电路提供第二上拉电压，以使第一反相器可以正常工作。
又例如，在本申请实施例所提供的字线电路中，字线电路中的反相器链也可以包括至少一个第二反相器。在该第二反相器中，调节电路可以包括第一晶体管和第二晶体管，其中，第一晶体管为NMOS，第二晶体管为PMOS；第一晶体管的第一电极连接上拉电源，第一晶体管的第二电极与反相电路的第一端连接，第一晶体管的栅极与反相电路的输出端连接；第二晶体管的第一电极连接上拉电源，第二晶体管的第二电极与反相电路的第一端连接，第二晶体管的栅极可以接收第一控制信号。
在本申请实施例中信号生成电路生成的控制信号包括第一控制信号。上述第二反相器中，反相电路的输出信号控制第一晶体管，第一控制信号控制第二晶体管。示例性的，当第二反相器等待时，第一控制信号为1电平，使得第二晶体管断开。第一晶体管的导通或断开由反相电路的输出情况决定。当反相电路的输入信号为1电平时，反相电路的输出信号为0电平，第一晶体管断开，从而可以增大上拉电压向地传输的阻抗，降低漏电流。当反相电路的输入信号为0电平时，反相电路的输出信号为1电平，第一晶体管导通，从而 可以为反相电路提供第一上拉电压。当第二反相器工作时，第一控制信号为0电平，使得第二晶体管导通，此时无论第一晶体管导通或断开，皆可以由第二晶体管为反相电路提供第二上拉电压，以使第二反相器能够正常工作。
示例性的，第一晶体管可以是高阈值电压HVT晶体管。第二晶体管可以是标准阈值电压SVT晶体管或低阈值电压LVT晶体管。
还例如，在本申请实施例所提供的字线电路中，字线电路中的反相器链还可以包括至少一个第三反相器。在该第三反相器中，调节电路可以包括第三晶体管和第四晶体管，其中，第三晶体管为PMOS，第四晶体管为NMOS；第三晶体管的第一电极与反相电路的第二端连接，第三晶体管的第二电极接地，第三晶体管的栅极可以接收第三控制信号；第四晶体管的第一电极与反相电路的第二端连接，第四晶体管的第二电极接地，第四晶体管的栅极可以接收第三控制信号。
在本申请实施例中信号生成电路生成的控制信号还可以包括第三控制信号。上述字线电路中，第三晶体管和第四晶体管同时受第三控制信号控制。示例性的，当第三反相器等待时，第三控制信号为0电平时，使得第三晶体管导通，第四晶体管断开，调节电路可以为反相电路提供第一下拉电压，以降低漏电流。当第三反相器等待时，第一控制信号为1电平时，使得第三晶体管断开，第四晶体管导通，使得调节电路可以为反相电路提供第二下拉电压，以使第三反相器可以正常工作。
再例如，在本申请实施例所提供的字线电路中，字线电路中的反相器链还可以包括至少一个第四反相器。在该第四反相器中，调节电路可以包括第三晶体管和第四晶体管，其中，第三晶体管为PMOS，第四晶体管为NMOS；第三晶体管的第一电极与反相电路的第二端连接，第三晶体管的第二电极接地，所述第三晶体管的栅极与所述反相电路的输出端连接；第四晶体管的第一电极与反相电路的第二端连接，第四晶体管的第二电极接地，第四晶体管的栅极可以接收第三控制信号。
在本申请实施例中信号生成电路生成的控制信号包括第三控制信号。上述第四反相器中，反相电路的输出信号控制第三晶体管，第三控制信号控制第四晶体管。示例性的，当第四反相器等待时，第三控制信号为0电平，使得第四晶体管断开。第三晶体管的导通或断开由反相电路的输出情况决定。当反相电路的输入信号为1电平时，反相电路的输出信号为0电平，第一晶体管导通，从而可以为反相电路提供第一下拉电压。当反相电路的输入信号为0电平时，反相电路的输出信号为1电平，第三晶体管断开，从而可以增大上拉电压向地传输的阻抗，降低漏电流。当第四反相器工作时，第三控制信号为1电平，使得第四晶体管导通，此时无论第三晶体管导通或断开，皆可以由第四晶体管为反相电路提供第二下拉电压，以使第四反相器能够正常工作。
示例性的，第三晶体管可以为HVT晶体管。第四晶体管可以为SVT晶体管或LVT晶体管。
在一种可能的实现方式中，字线电路还可以包括开关电路；其中，开关电路的第一输入端与信号生成电路连接，开关电路的第二输入端用于接收时钟信号，开关电路的输出端与反相器链连接；在此基础上，开关电路可以根据控制信号和时钟信号，输出初始信号；反相器链则可以根据初始信号输出字线信号。
字线信号可以控制与该字线电路对应的存储单元行的开启或关闭。在本申请实施例中，为了使字线信号可以完全关闭存储单元行，在一种可能的实现方式中，位于反相器链的输 出端的反相器中，调节电路与反相电路的第一端连接，反相电路的第二端接地。在此情况下，反向电路的第二端接地，是的反向电路可以输出信号电压较低(趋近于0V)的字线信号，因此可以完全关闭存储单元行，有利于降低存储单元行的功耗。
通过以上实施例可见，信号生产电路所产生的控制信号可以控制反相器链中反相器的调节电路。示例性的，信号生成电路可以根据译码选择信号生成控制信号，以使反相器中调节电路可以根据字线电路的工作状态动态调节提供给反相电路的上拉电压或下拉电压。例如，在译码选择信号指示字线电路等待时，信号生成电路可以根据译码选择信号生成第一电平的控制信号；在译码选择信号指示字线电路工作时，信号生成电路可以根据译码选择信号生成第二电平的控制信号。其中，第一电平的控制信号可以导通调节电路中的第一路径，第二电平的控制信号可以导通调节电路中的第二路径；或者，第一电平的控制信号可以导通调节电路中的第三路径，第二电平的控制信号可以导通调节电路中的第四路径。
第六方面，本申请实施例提供一种存储器，该存储器主要包括N行存储单元和N个如上述第五方面中任一项所提供的字线电路。第六方面中相应方案的技术效果可以参照第五方面中对应方案可以得到的技术效果，重复之处不予详述。在本申请实施例所提供的存储器中，该N个字线电路的输出端与N行存储单元分别一一对应连接。N个字线电路中的每个字线电路，皆可以输出字线信号，该字线信号可以开启或关闭字线电路对应的存储单元行。
在存储器中往往集成有多行存储单元，即N的取值较大，而字线电路的反相器链中又进一步包括了至少一个反相器(一般可以包括较多数量的反相器)，因此存储器整体上包括了大量的反相器。在现有的反相器中存在较大的漏电流，加之反相器的数量带来的叠加效果，进而会使存储器产生大量功耗。而本申请实施例能够降低单个反相器的漏电流，进而能够较为显著的降低存储器的功耗。
示例性的，本申请实施例所提供的存储器还可以包括译码电路，该译码电路可以分别向N个字线电路输出译码选择信号，其中，向目标字线电路输出的译码选择信号可以指示目标字线电路工作，向除目标字线电路之外的其它字线电路输出的译码选择信号可以指示其它字线电路等待；存储器中每个字线电路，则可以根据译码选择信号输出字线信号，其中，在译码选择信号指示字线电路工作时，该字线电路输出的字线信号可以开启字线电路对应的存储单元行，在译码选择信号指示字线电路等待时，该字线电路输出的字线信号可以关闭字线电路对应的存储单元行。
第七方面，本申请实施例提供一种集成系统，该集成系统可以是CPU、SoC、ECU等集成芯片，也可以是电子设备。示例性的，该集成系统可以包括处理器和如上述第六方面中任一项所提供的存储器，其中，处理器可以向存储器发送地址信息。
本申请的这些方面或其它方面在以下实施例的描述中会更加简明易懂。
附图说明
图1为一种集成系统结构示意图；
图2为一种字线电路的结构示意图；
图3为一种常见的反相器的电路结构示意图；
图4a为一种休眠反相器的电路结构示意图；
图4b为一种包括休眠反相器的反相器链示意图；
图5为本申请实施例提供的一种反相器的电路结构示意图之一；
图6为本申请实施例提供的一种反相器的电路结构示意图之二；
图7为本申请实施例提供的一种反相器的电路结构示意图之三；
图8为本申请实施例提供的一种反相器的电路结构示意图之四；
图9为本申请实施例提供的一种反相器的电路结构示意图之五；
图10为本申请实施例提供的一种反相器的电路结构示意图之六；
图11为本申请实施例提供的一种反相器的电路结构示意图之七；
图12为本申请实施例提供的一种逻辑电路示意图；
图13为本申请实施例提供的反相器之间可能的连接关系示意图；
图14为本申请实施例提供的一种漏电仿真效果对比图；
图15为本申请实施例提供的一种性能仿真效果对比图；
图16为本申请实施例提供的一种峰值电流仿真效果对比图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。方法实施例中的具体操作方法也可以应用于装置实施例或系统实施例中。需要说明的是，在本申请的描述中“至少一个”是指一个或多个，其中，多个是指两个或两个以上。鉴于此，本发明实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
需要指出的是，本申请实施例中“连接”指的是电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接，例如A与B连接，也可以是A与C直接连接，C与B直接连接，A与B之间通过C实现了连接。
需要指出的是，为了方便表述，本申请中晶体管的第一电极可以指漏极，第二电极可以指源极。或者，晶体管的第一电极可以指源极，晶体管的第二电极可以指漏极。
反相器是一种基础的电子器件，可以接收输入信号，并输出与输入信号反相的输出信号。一般来说，反相器的输入信号可以为数字信号，输入信号的电平可以分为1电平和0电平，若反相器接收到1电平的输入信号，则反相器可以输出0电平的输出信号，若反相器接收到0电平的输入信号，则反相器可以输出1电平的输出信号。
应理解，数字信号中的1电平和0电平中“1”和“0”是逻辑运算中的“1”和“0”，并不是数字信号的信号电压的电压值。大多数情况下，数字信号中的1电平指的是数字信号的信号电压大于阈值电压，0电平指的是数字信号的信号电压小于阈值电压。为了便于表述，本申请实施例接下来以高电平表示数字信号中的1电平，以低电平表示数字信号中的0电平。
反相器在诸多逻辑电路中皆有应用，例如，在静态随机存取存储器(static random-access memory，SRAM)等存储器的字线(word line)电路中便存在大量的反相器。图1示例性 示出了一种集成系统的结构示意图，该集成系统100可以是中央处理单元(central processing unit，CPU)、片上系统(system on chip，SOC)、电子控制单元(electronic control unit，ECU)等等，该集成系统100也可以是电子设备，如智能手机、笔记本电脑、平板电脑等等，本申请实施例对此并不多作限制。
如图1所示，集成系统100包括处理器101和存储器102，其中，存储器102可以是SRAM、动态随机存储器(dynamic random access memory，DRAM)等。图1中，存储器102主要包括多个存储单元(cell)、该多个存储单元构成N×M的存储阵列，其中，M和N皆为大于或等于1的整数。
此外，存储器102中还包行译码电路1021和字线电路1至字线电路N，其中，字线电路1至字线电路N的输入端分别与行译码电路1021的输出端连接，字线电路1至字线电路N的输出端分别与N行存储单元的控制端一一对应连接。
处理器101在运行过程中，可以读写存储器102中的数据。具体来说，处理器101可以向存储器102发送地址信息，该地址信息可以指示目标数据在存储器102中的存储地址。示例性的，处理器101所发送的地址信息包括了行地址信息和列地址信息，存储器102与处理器101连接，可以接收处理器101输出的地址信息。存储器102中，行译码电路1021为行译码器，可以对行地址信息进行译码，确定目标数据所在的目标存储单元行，以及该目标存储单元行对应的目标字线电路。如上例中，行译码电路1021可以确定目标存储单元行为第2行存储单元，则目标字线电路为字线电路2。
行译码电路1021进而可以分别向字线电路1至字线电路N发送译码选择信号。其中，发送给目标字线电路的译码选择信号可以指示目标字线电路工作，发送给除目标字线电路之外的其它字线电路的译码选择信号可以指示其它字线电路等待。
如上例中，字线电路2为目标字线电路，则发送给字线电路2的译码选择信号可以指示字线电路2工作，发送给字线电路1和字线电路3至字线电路N的译码选择信号可以指示字线电路等待。
在一个可能的示例中，译码选择信号可以通过不同的电平状态指示字线电路工作或等待。例如，在译码选择信号为高电平时，可以指示接收到该译码选择信号的字线电路工作，在译码选择信号为低电平时，可以指示接收到字线电路等待。
在又一个可能示例中，译码选择信号也可以携带选择信息，字线电路可以通过解析译码选择信号所携带的选择信息，以确定接下来工作或等待。
字线电路可以根据译码选择信号，工作或等待。字线电路可以向对应的存储单元行输出字线信号，该字线信号可以开启或关闭对应的存储单元行。一般来说，字线信号是通过不同的电平状态开启或关闭存储单元行的。例如，在字线信号为高电平时，该字线信号可以开启存储单元行，在字线信号为低电平时，该字线信号可以关闭存储单元行。在译码选择信号指示字线电路工作的情况下，字线电路输出的字线信号可以是高电平，从而开启对应的存储单元行。在译码选择信号指示字线电路等待的情况下，字线电路可以保持在低电平，从而关闭对应的存储单元行。
如图1所示，存储器102还包括读写驱动电路1022和列译码电路1023。列译码电路1023可以对列地址信息进行译码，确定目标数据所在的目标列存储单元。进而向读写驱动电路1022发送指示信息，以指示读写驱动电路102读写列目标存储单元中的数据。此时，只有目标存储单元行开启，因此读写驱动电路102可以读写目标存储单元行中目标列存储 单元中的数据。
由上例可见，存储器102中包括大量的字线电路，且字线电路之间通常具有相同的电路结构。在目前常用的字线电路中，又进一步使用了大量的反相器。因此，反相器的性能对存储器102的性能会产生巨大的累积影响。
图2示例性示出了一种字线电路的结构示意图，如图2所示，字线电路200主要包括信号生成电路201和反相器链203，在一些可能的实现方式中，字线电路200还可以包括开关电路202。接下来，分别对信号生成电路201、开关电路202和反相器链203作进一步的示例性说明。
一、信号生成电路201
如图2所示，信号生成电路201可以包括多个串联的反相器(反相器I 1至反相器I 3)。信号生成电路201的输入端可以接收译码选择信号，生成控制信号WS1，并通过控制信号WS1控制开关电路202输出初始信号S0。信号生成电路201中的多个反相器可以对信号生成电路201中传输的信号逐级放大，使信号生成电路201输出的控制信号WS1具有较大的信号强度，足以驱动开关电路202工作。
具体来说，在译码选择信号指示字线电路200工作时，信号生成电路201生成的控制信号WS1可以开启开关电路202，在译码选择信号指示字线电路200等待时，信号生成电路201生成的控制信号WS1可以关闭开关电路202。
在一种可能的实现方式中，如图2所示，信号生成电路201还可以生成控制信号WS2，且控制信号WS2和控制信号WS1互为反相信号。在图2所示的信号生成电路201中，控制信号WS2的相位与译码选择信号相同，控制信号WS1的相位与译码选择信号相反。假设译码选择信号为高电平，则控制信号WS2也为高电平，而控制信号WS1则为低电平。控制信号WS2和控制信号WS1可以共同控制开关电路202输出初始信号S0。
二、开关电路202和反相器链
如图2所示，信号生成电路201可以生成控制信号WS1和控制信号WS2，控制信号WS2和控制信号WS1可以共同控制开关电路202输出初始信号S0。在此情况下，如图2所示，开关电路202可以包括晶体管Ta、晶体管Tb、晶体管Tc和与非门A。
开关电路202中，晶体管Ta的第一电极与晶体管Tb的第一电极连接，晶体管Ta的第二电极分别与晶体管Tb的第二电极和与非门A的第一输入端连接。晶体管Ta的栅极(控制电极)与反相器I 3的输出端连接晶体管Tb的栅极与反相器I 2的输出端连接。
晶体管Tc的第一电极与与非门A的第一输入端连接，晶体管Tc的第二电极接地，晶体管Tc的栅极与反相器I 3的输出端连接。与非门A的第二输入端连接参考信号R，与非门A的输出端与反相器链203的输入端连接。其中，参考信号R是一个自适应的信号，在字线电路200工作过程中，当时钟信号Clk为高电平时，参考信号R也为高电平，与非门A可以输出低电平信号。当读写驱动电路1022完成读写后，读写驱动电路1022可以将参考信号R切换为低电平，与非门A可以输出高电平的初始信号S0。
其中，晶体管Tb和晶体管Tc的沟道类型相同，且与晶体管Ta的沟道类型相反。例如，晶体管Ta为P型金属氧化物半导体晶体管(P metal–oxide-semiconductor，PMOS)。晶体管Tb和晶体管Tc为N型金属氧化物半导体晶体管(N metal–oxide-semiconductor，NMOS)。
开关电路202可以根据接收到的时钟信号Clk、控制信号WS1和控制信号WS2输出初始信号S0。反相器链203包括多个串联的反相器(反相器1至反相器3)，反相器链203接收上述初始信号S0，并在此基础上生成字线信号。
接下来，以图2所示的字线电路为例，分别对字线电路200工作和等待时的状态作进一步的示例性说明。
工作状态
在行译码电路1021向字线电路200输出高电平的译码选择信号，以指示字线电路200工作时，信号生成电路201生成高电平的控制信号WS2和低电平的控制信号WS1。进而使得晶体管Ta和晶体管Tb导通，晶体管Tc断开，时钟信号Clk可以传输至与非门A的第一输入端。
当时钟信号Clk为低电平时，参考信号R也为低电平，与非门A输出高电平的初始信号S0。反相器链203接收该高电平的初始信号S0，经反相器1至反相器3依次传输后，输出低电平的字线信号，从而关闭与字线电路200对应的存储单元行。
当时钟信号Clk上升为高电平时，参考信号R也上升为高电平，与非门A输出低电平的初始信号S0。反相器链203接收该低电平的初始信号S0，经反相器1至反相器3依次传输后，输出高电平的字线信号，从而开启与字线电路200对应的存储单元行。
当读写驱动电路1022完成读写后，将参考信号R切换为低电平，与非门A输出高电平的初始信号S0。反相器链203接收该高电平的初始信号S0，经反相器1至反相器3依次传输后，输出低电平的字线信号，从而关闭与字线电路200对应的存储单元行。
等待状态
在行译码电路1021向字线电路200输出低电平的译码选择信号，以指示字线电路200等待时，信号生成电路201生成低电平的控制信号WS2和高电平的控制信号WS1。进而使得晶体管Ta和晶体管Tb断开，晶体管Tc导通，与非门A进而输出持续的高电平的初始信号S0。反相器链203接收该高电平的初始信号S0，经反相器1至反相器3依次传输后，输出低电平的字线信号，从而关闭与字线电路200对应的存储单元行。
在目前的字线电路200中，受反相器性能的影响，使得字线电路200的功耗较大，进而导致存储器102的功耗较大。接下来，对反相器链203中的反相器作进一步的示例性说明。
图3示例性示出了一种反相器的电路结构示意图，如图3所示，反相器300主要包括晶体管T1和晶体管T2，其中，晶体管T1为NMOS，晶体管T2为PMOS。如图3所示，晶体管T2包括第一电极、第二电极和控制电极(栅极)。其中，晶体管T2的第一电极可以接收上拉电压V u，晶体管T2的第二电极可以输出输出信号D o，晶体管T2的控制电极可以接收输入信号D i。
晶体管T1包括第一电极、第二电极和控制电极。其中，晶体管T1的第一电极与晶体管T1的第二电极连接，晶体管T1的第二电极可以接收下拉电压V d，一般来说，晶体管T1的第二电极可以接地，以0电势作为下拉电压V d。晶体管T1的控制电极与晶体管T2的控制电极连接，也可以接收输入信号D i。
假设输入信号D i为低电平，则晶体管T1断开，晶体管T2导通，晶体管T2的第二电 极的电压为上拉电压V u，因此反相器300可以输出高电平的输出信号D o。假设输入信号D i为高电平，则晶体管T1导通，晶体管T2断开，晶体管T1的第一电极的电压为下拉电压V d，因此反相器300可以输出低电平的输出信号D o。
然而，字线电路200往往是无需持续工作的，在字线电路200工作时，字线电路200中的反相器便工作，在字线电路200等待时，字线电路200中的反相器便等待。需要指出的是，本申请中反相器300等待，指的是反相器300的输出信号D o为持续的低电平或高电平信号，也就是说，反相器300在不工作时，也就是反相器300等待时，反相器300的输出信号D o的电平不会发生翻转。
例如，反相器300可以是反相器链203中的任一反相器。在字线电路200等待期间，反相器链203中的反相器皆不工作，其中，反相器1和反相器3可以输出持续的低电平信号，反相器2可以输出持续的高电平信号。
在反相器300等待期间，上拉电压V u和下拉电压V d会持续施加在反相器300的上拉端和下拉端，使得反相器300中持续有漏电流经过。例如，在反相器300不工作时，输入信号D i为低电平。则晶体管T2导通，晶体管T1断开，晶体管T1的第一电极的电压为上拉电压V u，晶体管T1的第二电极的电压为下拉电压V d，此时，晶体管T1中将持续有漏电流从晶体管T1的第一电极至第二电极经过，从而会增大反相器300的功耗。
又例如，在反相器300等待时，输入信号D i为高电平。则晶体管T2断开，晶体管T1导通，晶体管T2的第一电极的电压为上拉电压V u，晶体管T2的第二电极的电压为下拉电压V d，此时，晶体管T2中将持续有漏电流从晶体管T2的第一电极至第二电极经过，从而会增大反相器300的功耗。
综上，反相器300在等待期间会有持续的漏电流经过，因此会增大反相器300的功耗，进而增大字线电路203和存储器102的功耗，不利于存储器102性能的进一步提升。
有鉴于此，目前出现了多种可以降低反相器300漏电流的方案，常见方案主要包括：高阈值晶体管方案和休眠反相器方案。在高阈值晶体管方案中，反相器300中的晶体管T1和晶体管T2皆采用高阈值电压(high threshold voltage，HVT)晶体管，即晶体管T1和晶体管T2的阈值电压较高，经过晶体管T1和晶体管T2的漏电流较小，从而可以整体上降低反相器300的漏电流。
然而，高阈值晶体管具有较大的导通时延和截止(断开)时延。虽然将晶体管T1和晶体管T2皆设置为高阈值晶体管能够降低漏电流，但与此同时，还会引入较大的延时，即反相器300无法及时响应输入信号的电平变化，因此会降低反相器300的性能。
在休眠反相器方案中，如图4a所示，反相器400不仅包括上述晶体管T1和晶体管T2，还包括与晶体管T1连接的休眠晶体管S1和与晶体管T2连接的休眠晶体管S2。其中，休眠晶体管S1的第一端可以接收上拉电压V u，休眠晶体管S1的第二端与晶体管T2的第一端连接，休眠晶体管S1的控制端可以接收第一休眠信号。晶体管T1和晶体管T2的连接方式与反相器300中的连接方式类似，不再赘述。休眠晶体管S2的第一端与晶体管T1的第二端连接，休眠晶体管S2的第二端接地，休眠晶体管S2的控制端可以接收第二休眠信号。其中，第一休眠信号和第二休眠信号为反相信号。
在反相器400等待时，第一休眠信号控制休眠晶体管S1断开，第二休眠信号控制休眠晶体管S2断开，使得晶体管T1和晶体管T2不再接收上拉电压V u和下拉电压V d，从 而可以降低反相器400在等待期间的漏电流。
在反相器400工作时，第一休眠信号控制休眠晶体管S1导通，第二休眠信号控制休眠晶体管S2导通，使得晶体管T1和晶体管T2能够接收到上拉电压V u和下拉电压V d，进而使得反相器400可以正常工作。
然而，在字线电路200等待期间，字线电路200需要输出0电平的字线信号，该0电平的字线信号的信号电压可以是较低的电压值(理想情况下为0V)，进而才可以使对应的存储单元行完全关闭。而对于反相器400，由于在反相器400等待时，晶体管T1和晶体管T2不再接收上拉电压V u和下拉电压V d，因此反相器400的输出电压D o是不定态的电压。也就是说，当反相器400作为反相器链203的输出端的反相器时，字线电路200无法输出0V的字线信号。
有鉴于此，如图4b，目前多在反相器链203的输出端增加下拉开关S3。下拉开关S3的第一端连接反相器链203的输出端，下拉开关S3的第二端接地，下拉开关S3的控制端可以接收第一休眠信号。
在反相器400工作时，第一休眠信号断开下拉开关S3，使反相器链203可以正常输出字线信号。在反相器400等待时，第一休眠信号导通下拉开关S3，使反相器链203的输出端可以保持在0电势，也就是可以持续输出0V的字线信号。
由于在目前大多数的休眠反相器的方案中，都在字线电路203中引入了下拉开关S3，使得字线电路203存在较大的峰值电流以及较长的响应时延。而且在实际使用过程中，由于在反相器400等待时，需要下拉开关S3保持导通，而字线电路203中的各个反相器的输入和/或输出皆为不定态，因此增加下拉开关S3后，还有可能增大字线电路203整体的漏电流。
综上，目前的反相器中的漏电流还需要进一步降低，以使使用该反相器的逻辑电路的功耗能够得以优化。
有鉴于此，本申请实施例提供一种反相器，该反相器主要包括反相电路和调节电路。其中，反相电路可以实现反相功能，调节电路可以为反相电路提供上拉电压或下拉电压。其中，调节电路可以包括至少两条并联的路径，且该至少两条并联的路径能够产生不同的压降，从而可以为反相电路提供不同的上拉电压或下拉电压。因此，通过导通不同的路径，可以改变反相电路的上拉电压和下拉电压之间的电压差，使反相电路在等待时具有较小的漏电流，反相电路在工作时具有较快的响应速度。
示例性的，本申请实施例所提供的反相器至少存在以下四种可能的实现方式：
反相器一
本申请实施例所提供的反相器中，调节电路可以为反相电路提供第一上拉电压和第二上拉电压，其中，第一上拉电压小于第二上拉电压。图5示例性示出了本申请实施例所提供的一种反相器结构示意图，该反相器结构可以称为半休眠上拉堆叠(half sleep stack up，HSSU)。如图5所示，该反相器500包括反相电路501和调节电路502-1。其中，调节电路502-1与反相电路501的第一端QP连接，在反相器500等待时，调节电路502-1可以为反相电路501提供第一上拉电压，在反相器500工作时，调节电路502-1可以为反相电路501提供第二上拉电压。
具体来说，调节电路502-1的第一路径P1包括晶体管MN2(第一晶体管)，调节电路 502-1的第二路径P2包括晶体管MP2(第二晶体管)，其中，晶体管MN2为NMOS，晶体管MP2为PMOS。晶体管MN2的第一电极用于连接上拉电源，可以接收上拉电压V u，晶体管MN2的第二电极与反相电路501的第一端QP连接，晶体管MN2的栅极可以接收第一控制信号D 1。晶体管MP2的第一电极用于连接上拉电源，可以接收上拉电压V u，晶体管MP2的第二电极与反相电路501的第一端QP连接，晶体管MP2的栅极可以接收第二控制信号D 2。
基于该反相器500，当第一控制信号D 1控制晶体管MN2导通时，晶体管MN2可以为反相电路501提供第一上拉电压，可以理解，此时第二控制信号D 2可以控制晶体管MP2断开。当第二控制信号D 2控制晶体管MP2导通时，晶体管MP2可以为反相电路501提供第二上拉电压，可以理解，此时第一控制信号D 1可以控制晶体管MN2断开。
具体来说，电压经晶体管传输后往往会出现阈值损失。其中，高电压经NMOS的传输后会出现阈值损失，导致电压降低，而低电压经PMOS传输后会出现阈值损失，导致电压升高。
在图5所示的反相器500中，晶体管MN2为NMOS，当第一控制信号D 1导通晶体管MN2后，上拉电压V u经晶体管MN2传输至反相电路501的第一端QP。由于晶体管MN2在传输上拉电压V u时会出现阈值损失，致使传输给第一端QP的电压值低于上拉电压V u，从而会为第一端QP提供低于上拉电压V u的第一上拉电压。
图5所示的反相器500有利于在反相器500等待时实现更小的漏电流。例如，在反相器500等待时，可以通过第一控制信号D 1导通晶体管MN2，通过第二控制信号D 2断开晶体管MP2，从而在反相电路501的第一端QP施加第一上拉电压。在一种可能的实现方式中，反相电路501的第二端QN接地。由于第一上拉电压较小，在下拉电压V d固定的情况下，可以使反相电路501的第一端QP和第二端QN的偏压较小，进而有利于降低反相电路501中的漏电流，相较于现有技术中反相器300(如图3)直接接收上拉电压V u，本申请实施例可以在反相器500等待时实现更小的漏电流。
调节电路502-1中的晶体管MP2则可以降低调节电路502-1对反相器500工作性能的影响。具体来说，调节电路502-1中晶体管MP2为PMOS。在反相器500工作时晶体管MP2导通，上拉电压V u经晶体管MP2被传输至第一端QP。上拉电压V u在经晶体管MP2传输时并不会产生阈值损失，因此依旧可以为反相电路提供趋近于上拉电压V u的上拉电压，即第二上拉电压，进而有利于降低调节电路502-1对反相电路501工作性能的影响，使反相器500可以正常工作。
一般来说，晶体管MP2可以是常见的标准阈值电压(standard threshold voltage，SVT)晶体管或低阈值电压(low threshold voltage，LVT)晶体管，从而可以较快的响应第二控制信号D 2的控制，并为反相电路501提供较大的输入电流，因此有利于进一步降低调节电路502-1对反相器500工作性能的影响。
其中，对于同一阈值电压类型的晶体管，晶体管的具体的阈值电压还与该晶体管的制程工艺相关。示例性的，如下表一所示：
表一
Figure PCTCN2020092727-appb-000001
如表一所示，采用第一制程工艺制备的LVT晶体管中，NMOS的阈值电压为0.175V，PMOS的阈值电压为-0.264V。采用第一制程工艺制备的SVT晶体管中，NMOS的阈值电压为0.321V，PMOS的阈值电压为-0.348V。采用第一制程工艺制备的HVT晶体管中，NMOS的阈值电压为0.4477V，PMOS的阈值电压为-0.559V。
采用第二制程工艺制备的LVT晶体管中，NMOS的阈值电压为0.161V，PMOS的阈值电压为-0.2553V。采用第二制程工艺制备的SVT晶体管中，NMOS的阈值电压为0.28V，PMOS的阈值电压为-0.367V。采用第二制程工艺制备的HVT晶体管中，NMOS的阈值电压为0.433V，PMOS的阈值电压为-0.574V。
应理解，表一所示的阈值电压类型、阈值电压与制程工艺之间的关系仅为示例。在实际实现中，也可能存在其它制程工艺，从而可以改变HVT、SVT和LVT晶体管的具体的阈值电压，本申请实施例对此并不多做限制。
示例性的，本申请实施例中的反相电路501具有与反相器300类似的电路结构。如图5所示，反相电路501主要包括晶体管MP1和晶体管MN1，其中，晶体管MP1的第一电极可以作为反相电路501的第一端QP，晶体管MP1的第二电极与晶体管MN1的第一电极连接，晶体管MN1的第二电极可以作为反相电路501的第二端QN。在图5所示的晶体管500中，晶体管MN1的第二电极接地。晶体管MP1的栅极和晶体管MP2的栅极可以接收输入信号D i，晶体管MP1的第二电极可以输出输出信号D o。其中，晶体管MP1为PMOS，晶体管MN1为NMOS。
在反相器500等待期间，晶体管MN2导通，晶体管MP2断开。当输入信号D i为高电平时，晶体管MN1导通，晶体管MP1断开。此时，由于调节电路502-1为第一端QP施加了较小的第一上拉电压，使得晶体管MP1的第一电极的电压为较小的第一上拉电压，晶体管MP1的第二电极的电压为下拉电压V d，进而使得晶体管MP1的第一电极和第二电极之间的偏压较小，进而使得晶体管MP1中，从晶体管MP1的第一电极至第二电极的漏电流较小，从而可以实现更小的漏电流。
而当输入信号D i为低电平时，晶体管MP1导通，晶体管MN1断开。此时，晶体管MN1的第一电极的电压为第一上拉电压，晶体管MN1的第二电极的电压为下拉电压V d，由于第一上拉电压较小，使得晶体管MN1的第一电极和第二电极之间的偏压较小，进而使得晶体管MN1中，从晶体管MN1的第一电极至第二电极的漏电流较小，从而可以实现更小的漏电流。
由以上分析可见，第一上拉电压越小，反相器500在等待期间的漏电流便越小。有鉴于此，本申请实施例中的晶体管MN2可以是hvt晶体管。hvt晶体管可以产生较大的阈值损失，因此可以增大晶体管MN2中第一电极与第二电极之间的压降，从而可以得到更小 的第一上拉电压。
可以理解，晶体管MN2可以在反相器500等待时导通，晶体管MP2可以在反相器500工作时导通，也就是说，晶体管MN2和晶体管MP2的导通与截止状态相反。而晶体管MN2和晶体管MP2的沟道类型也相反，因此可以使用同一个控制信号分别控制晶体管MN2和晶体管MP2，即第一控制信号D 1和第二控制信号D 2为同一信号。采用该实现方式，可以减少控制信号的数量，有利于简化对反相器500的控制。
在另一种可能的实现方式中，如图6所示，该反相器500的结构可以称为半休眠上拉反馈堆叠(half sleep stack feedback up，HSSUF)。其中，晶体管MN2的栅极还可以与反相电路501的输出端连接。在此情况下，反相电路501的输出信号D o便可以作为控制晶体管MN2的第一控制信号D 1。
具体来说，在反相器500等待时，第二控制信号D 2可以控制晶体管MP2断开。当输入信号D i为低电平时，输出信号D o为高电平，晶体管MN2和晶体管MP1导通，晶体管MN1断开。此时，晶体管MN2可以为反相电路501的第一端QP提供第一上拉电压，从而可以降低晶体管MN1的第一电极和第二电极之间的偏压，进而有利于降低反相电路501中的漏电流。当输入信号D i为高电平时，输出信号D o为低电平，晶体管MN1导通，晶体管MN2和晶体管MP1断开，晶体管MP1的传输路径中增加了断开状态的晶体管(晶体管MN2)，从而可以降低晶体管MP1中，从晶体管MP1的第一电极至第二电极的漏电流。
在反相器500工作时，第二控制信号D 2可以控制晶体管MP2导通。当输入信号D i为低电平时，输出信号D o为高电平，晶体管MN2和晶体管MP1导通，晶体管MN1断开。然而，由于晶体管MP2并不会产生阈值损失，其在传输高电平的上拉电压V u时可以将晶体管MN2短路，从而可以降低调节电路502-1对反相器500工作性能的影响。当输入信号D i为高电平时，输出信号D o为低电平，晶体管MN1导通，晶体管MP1断开。由于晶体管MP1断开，因此输出信号D o并不会受当前第一端QP的电压影响。
反相器二
基于相同的原理，在另一种可能的实现方式中，调节电路也可以为反相电路提供第一下拉电压和第二下拉电压，其中，第一下拉电压大于第二下拉电压。在反相器等待时，调节电路为反相电路提供较大的下拉电压(第一下拉电压)也可以降低反相器中的漏电流。
如图7所示，该反相器700的结构可以称为半休眠下拉堆叠(half sleep stack down，HSSD)。其中，调节电路502-2的第三路径P3包括晶体管MP3，调节电路502-1的第四路径P4包括晶体管MN3，其中，晶体管MP3为PMOS，晶体管MN3为NMOS。晶体管MP3的第一电极与反相电路501的第二端QN连接，晶体管MP3的第二电极接地，晶体管MP3的栅极可以接收第三控制信号D 3。晶体管MN3的第一电极与反相电路501的第二端QN连接，晶体管MN3的第二电极接地，晶体管MN3的栅极可以接收第四控制信号D 4。
基于该反相器700，当第三控制信号D 3控制晶体管MP3导通时，晶体管MP3可以为反相电路501提供第一下拉电压，可以理解，此时第四控制信号D 4可以控制晶体管MN3断开。当第四控制信号D 4控制晶体管MN3导通时，晶体管MN3可以为反相电路501提供第二下拉电压，可以理解，此时第三控制信号D 3可以控制晶体管MP3断开。
具体来说，晶体管MP3的第二电极和晶体管MN3的第二电极皆接地，可以视为晶体 管MP3和晶体管MN3的第二电极的电压皆为下拉电压V d。由于晶体管MP3为PMOS，当第三控制信号导通晶体管MP3后，晶体管MP3传输下拉电压V d时会产生阈值损失，晶体管MP3的第一电极的电压大于第二电极的电压，进而使得晶体管MP3可以为反相电路501的第二端QN提供大于下拉电压V d的下拉电压，即第一下拉电压。
基于图7所示的反向器700，在反相器700等待时，可以通过第三控制信号D 3导通晶体管MP3，通过第四控制信号D 4断开晶体管MN3，从而在反相电路501的第二端QN施加第一下拉电压。在一种可能的实现方式中，反相电路501的第一端QP可以连接上拉电源，从而接收上拉电压V u。由于第一下拉电压较大，在上拉电压V u固定的情况下，可以使反相电路501的第一端QP和第二端QN的偏压较小，进而有利于降低反相电路501中的漏电流，相较于现有技术中反相器300(如图3)直接接地，本申请实施例可以在反相器500等待时实现更小的漏电流。
调节电路502-2中的晶体管MN3可以降低调节电路502-2对反相电路501工作性能的影响。具体来说，调节电路502-2中晶体管MN3为NMOS。在反相器700工作时晶体管MN3导通，下拉电压V d经晶体管MN3被传输至第二端QN。下拉电压V d在经晶体管MN3传输时并不会产生阈值损失，因此依旧可以为反相电路501提供趋近于下拉电压V d的下拉电压，即第二下拉电压，进而有利于降低对反相电路501工作性能的影响。
一般来说，晶体管MN3可以是常见的SVT晶体管或LVT晶体管，从而可以较快的响应第四控制信号D 4的控制，并为反相电路501提供较大的输入电流，因此有利于进一步降低调节电路502-2对反相电路501工作性能的影响。
示例性的，在反相器700等待期间，晶体管MP3导通，晶体管MN3断开。当输入信号D i为高电平时，晶体管MN1导通，晶体管MP1断开。此时，由于调节电路502-2为第二端QN施加了较大的第一下拉电压，使得晶体管MP1的第一电极的电压为上拉电压V u，第二电极的电压为较大的第一下拉电压，进而使得晶体管MP1的第一电极和第二电极之间的偏压较小，进而使得晶体管MP1中，从晶体管MP1的第一电极至第二电极的漏电流较小，从而可以实现更小的漏电流。
而当输入信号D i为低电平时，晶体管MP1导通，晶体管MN1断开。此时，晶体管MN1的第一电极的电压为上拉电压V u，第二电极的电压为较大的第一下拉电压，由于第一下拉电压较大，使得晶体管MN1的第一电极和第二电极之间的偏压较小，进而使得晶体管MN1中，从晶体管MN1的第一电极至第二电极的漏电流较小，从而可以实现更小的漏电流。
由以上分析可见，第一下拉电压越大，反相器700在等待期间的漏电流便越小。有鉴于此，本申请实施例中的晶体管MP3可以是hvt晶体管。hvt晶体管可以产生较大的阈值损失，因此可以增大晶体管MP3中第一电极与第二电极之间的压降，从而可以得到更大的第一下拉电压。
可以理解，晶体管MP3和晶体管MN3的导通与截止状态相反，且沟道类型也相反，因此可以使用同一个控制信号分别控制晶体管MP3和晶体管MN3，即第三控制信号D 3和第四控制信号D 4为同一信号。采用该实现方式，可以减少控制信号的数量，有利于简化对反相器700的控制。
在另一种可能的实现方式中，如图8所示，该反相器700的结构可以称为半休眠下拉 反馈堆叠(half sleep stack feedback down，HSSFD)。其中，晶体管MP3的栅极还可以与反相电路501的输出端连接。在此情况下，反相电路501的输出信号D o便可以作为控制晶体管MP3的第三控制信号D 3。
具体来说，在反相器700等待时，第四控制信号D 4可以控制晶体管MN3断开。当输入信号D i为低电平时，输出信号D o为高电平，晶体管MP1导通，晶体管MN1和晶体管MP3断开。此时，从晶体管MN1的第一电极至第二电极的漏电流的传输路径中增加了断开状态的晶体管(晶体管MP3)，从而可以降低晶体管MN1中，从晶体管MN1的第一电极至第二电极的漏电流。
当输入信号D i为高电平时，输出信号D o为低电平，晶体管MN1导通，晶体管MP3和晶体管MP1断开。此时，晶体管MP3可以为反相电路501的第二端QN提供第一下拉电压，从而可以降低晶体管MN1的第一电极和第二电极之间的偏压，进而有利于降低反相电路501中的漏电流。
在反相器700工作时，第四控制信号D 4可以控制晶体管MN3导通。当输入信号D i为低电平时，输出信号D o为高电平，晶体管MP1导通，晶体管MN1断开。由于晶体管MN1断开，因此输出信号D o并不会受当前第二端QN的电压影响。
当输入信号D i为高电平时，输出信号D o为低电平，晶体管MN1和晶体管MP3导通。然而，由于晶体管MN3并不会产生阈值损失，其在传输低电平的下拉电压V d时可以将晶体管MP3短路，从而可以降低调节电路502-2对反相电路501的工作性能的影响。
反相器三
需要指出的是，本申请实施例所提供的调节电路不仅仅只局限于阈值损失，其还可以通过其它方式向反相电路输出较小的上拉电压或较大的下拉电压。
例如图9所示，调节电路502-3的第一路径P1可以包括第一晶体管K1和第一调节电阻，第二路径P2包括第二晶体管MP2。其中，第一调节电阻R1的一端可以连接上拉电源，接收上拉电压V u。第一调节电阻R1的另一端与第一晶体管K1的第一电极连接，第一晶体管K1的第二电极与反相电路501的第一端QP连接，第一晶体管K1的栅极可以接收第一控制信号D 1。第二晶体管MP2的第一电极可以连接上拉电源，接收上拉电压V u，第二晶体管MP2的第二电极与反相电路501的第一端QP连接，第二晶体管MP2的栅极可以接收第二控制信号。
在反相器900等待时，可以通过第一控制信号D 1导通晶体管K1。在晶体管K1导通后，上拉电压V u经第一调节电阻R1和晶体管K1传输至反相电路501的第一端QP，由于第一调节电阻R1可以产生压降，因此第一调节电阻R1可以为反相电路501提供低于上拉电压V u的上拉电压，即第一上拉电压，继而可以降低反相电路501中的漏电流。可以理解，此时第二控制信号D 2断开晶体管MP2。
晶体管MP2的实现方式可以参考调节电路502-1中的晶体管MP2，对此不再赘述。
需要指出的是，在调节电路502-3中晶体管K1既可以是NMOS，也可以是PMOS。在一种可能的实现方式中，晶体管K1可以是NMOS，在此情况下第一控制信号D 1和第二控制信号D 2可以是同一个控制信号，从而可以减少控制信号的数量，简化对反相器900的控制。
可以理解，控制反相器900的第一控制信号D 1和第二控制信号D 2，控制方式与控制 反相器500的第一控制信号D 1和第二控制信号D 2类似，对此不再赘述。
反相器四
又例如图10所示，调节电路502-4的第三路径P3可以包括晶体管K2和第二调节电阻，第四路径P4可以包括晶体管MN3。其中，晶体管K2的第一电极与反相电路501的第二端QN连接，晶体管K2的第二电极与第二调节电阻R2的一端连接，晶体管K2的栅极用于接收第三控制信号D 3，第二调节电阻R2的另一端接地；晶体管MN3的第一电极与反相电路501的第二端QN连接，晶体管MN3的第二电极接地，晶体管MN3的栅极用于接收第四控制信号D 4。
在反相器1000等待时，可以通过第三控制信号D 3导通晶体管K2。在晶体管K1导通后，反相电路501的第二端QN和下拉电压V d构成通路。由于第二调节电阻R2会产生压降，因此第二调节电阻R2可以为反相电路501提供大于下拉电压V d的下拉电压，即第一下拉电压，继而可以降低反相电路501中的漏电流。可以理解，此时第四控制信号D 4断开晶体管MN3。
晶体管MN3的实现方式可以参考调节电路502-2中的晶体管MP2，对此不再赘述。
需要指出的是，在调节电路502-4中晶体管K2既可以是NMOS，也可以是PMOS。在一种可能的实现方式中，晶体管K2可以是PMOS，在此情况下第三控制信号D 3和第四控制信号D 4可以是同一个控制信号，从而可以减少控制信号的数量，简化对反相器900的控制。
可以理解，控制反相器1000的第三控制信号D 3和第四控制信号D 4，控制方式与控制反相器700的第三控制信号D 3和第四控制信号D 4类似，对此不再赘述。
应理解，调节电路的具体实现方式存在多种可能，本申请实施例对此不再一一列举。
反相器五
在有一种实现方式中，如图11所示，反相器1100包括第一调节电路1101、第二调节电路1102和反相电路501。其中，反相电路501的具体实现方式可以参考上述实施例，对此不再赘述。
第一调节电路1101可以包括并联的第一路径P1和第二路径P2，其中，第一路径P1的第一端和第二路径P2的第一端皆可以连接上拉电源，第一路径P1的第二端和第二路径P2的第二端皆与反相电路的第一端连接。第一调节电路可以在第一路径P1导通时，通过第一路径P1为反相电路提供第一上拉电压，在第二路径P2导通时，通过第二路径P2为反相电路提供，其中，第一上拉电压小于第二上拉电压。
第一调节电路1101的具体实现方式可以参考上述调节电路502-1和调节电路502-3，对此不再赘述。
第二调节电路1102可以包括并联的第三路径P3和第四路径P4，其中，第三路径P3的第一端和第四路径P4的第一端皆与反相电路的第二端连接，第三路径P3的第二端和第四路径P4的第二端皆接地，第二调节电路在第三路径P3导通时，通过第三路径P3为反相电路提供第一下拉电压，在第四路径P4导通时，通过第四路径P4为反相电路提供第二下拉电压，其中，第一下拉电压大于第二下拉电压。
第二调节电路1102的具体实现方式可以参考上述调节电路502-2和调节电路502-4， 对此不再赘述。
在本申请实施例所提供的上述反相器中，第一调节电路1101可以为反相电路提供不同的上拉电压，第二调节电路1102可以为反相电路501提供不同的下拉电压。例如，在反相器1100等待时，第一调节电路1101可以为反相电路501提供较小的上拉电压，即第一上拉电压，第二调节电路1102可以为反相电路501提供较大的下拉电压，即第一下拉电压。因此可以降低反相电路501的第一端与第二端之间的偏压，进而有利于降低反相电路501所产生的漏电流，因此可以降低反相器1100在等待时的漏电流。而在反相器1100工作时，第一调节电路1101可以为反相电路501提供较大的上拉电压，即第二上拉电压，第二调节电路1102可以为反相电路501提供较小的下拉电压，即第二下拉电压，有利于降低第一调节电路1101和第二调节电路1102对反相电路工作性能的影响，使反相器1100可以正常工作。
通过以上示例对本申请实施例所提供的反相器进行了示例性说明。应理解，本申请实施例所提供的反相器可以应用于任意使用了反相逻辑运算的逻辑电路中。示例性的，如图12所示，该逻辑电路1200可以包括控制电路1201和反相器1202，该反相器1202可以为上述任一实施例所提供的反相器。
控制电路1201可以输出控制信号，如上述第一控制信号D 1和第二控制信号D 2，或者上述第三控制信号D 3和第四控制信号D 4。控制电路1201可以通过控制信号，控制反相器1202中的调节电路，从而可以在逻辑电路1200等待期间，降低反相器1202中的漏电流，进而降低逻辑电路1200的功耗。
示例性的，逻辑电路1200可以是如图2所示的字线电路200，在此情况下，信号生成电路201便可以相当于上述控制电路1201，本申请实施例所提供的反相器可以应用于反相器链203中，信号生成电路201可以通过控制信号WS1和/或WS2控制反相器链203中各反相器内调节电路的状态。
具体来说，信号生成电路201的输出端分别与每个反相器中调节电路的控制端连接，信号生成电路201可以根据译码选择信号生成控制信号WS1和控制信号WS2。示例性的，译码选择信号、控制信号WS1和控制信号WS2之间的电平关系可以如下表一所示：
表二
  等待 工作
译码选择信号 低电平 高电平
控制信号WS1 高电平 低电平
控制信号WS2 低电平 高电平
如表二所示，译码选择信号在指示字线电路200等待时为低电平，信号生成电路201可以根据译码选择信号生成高电平的控制信号WS1和低电平的控制信号WS2。译码选择信号在指示字线电路200工作时为高电平，信号生成电路201可以根据译码选择信号生成低电平的控制信号WS1和高电平的控制信号WS2。
根据表二所示的电平关系可见，当图5所示的反相器500应用于反相器链203时，控制信号WS1可以作为第一控制信号D 1和第二控制信号D 2控制调节电路502-1，当图6所示的反相器500应用于反相器链203时，控制信号WS1可以作为第二控制信号D 2控制调 节电路502-1，使得调节电路502-1在字线电路200等待时为反相电路501提供第一上拉电压，在字线电路200工作时为反相电路501提供第二上拉电压。
当图7所示的反相器700应用于反相器链203时，控制信号WS2可以作为第三控制信号D 3和第四控制信号D 4控制调节电路502-2，当图8所示的反相器700应用于反相器链203时，控制信号WS2可以作为第四控制信号D 4控制调节电路502-2，使得调节电路502-2在字线电路200等待时为反相电路501提供第一下拉电压，在字线电路200工作时为反相电路501提供第二下拉电压。
需要指出的是，在字线电路200等待期间，反相器链203输出的字线信号的信号电压足够低才可以完全关闭对应的存储单元行。因此，在图2所示的反相器链203中，位于反相器链203输出端的反相器3可以采用如图5所示的HSSU或者如图6所示HSSFU结构。在字线电路200等待期间，反相器3的输入信号D i为高电平，输出信号D o为低电平。且，由于反相器3中晶体管MN1的第二端直接接地，因此在晶体管MN1导通后，晶体管MN1的第二电极和第一电极的电压可以为下拉电压V d，从而可以输出信号电压足够低(趋近于0V)的字线信号。
字线电路200中反相器1和反相器2可以是任意本申请实施例所提供的反相器。例如，反相器2可以是HSSU、HSSFU、HSSD和HSSFD中的任一结构，图13示例性示出了反相器2与反相器3之间的三种可能的连接方式。如图13所示：
在结构一中，反相器2和反相器3皆为HSSU结构，二者的控制信号皆为WS1。其中，反相器2的输入信号为D i-2，反相器2的输出信号为D o-2。反相器2的输出端与反相器3的输入端连接，反相器2的输出信号D o-2即为反相器3的输入信号D i-3，反相器3的输出信号为D o-3。
在结构二中，反相器2和反相器3皆为HSSFU结构。其中，WS1可以作为反相器2和反相器3的控制信号。
在结构三中，反相器2为HSSD结构，反相器3为HSSU结构。其中，WS2可以作为反相器2的控制信号，WS1可以作为反相器3的控制信号。
应理解，反相器2和反相器3还可能存在其它可能的结构，本申请实施例对此不再一一列举。
为了验证本发明技术方案的有效性，本申请实施例还从漏电、性能、峰值电流等方面，对现有常规技术和本申请实施例所提供的字线电路进行了综合评估。其中，字线电路中的反相器链采用了两个反相器的结构，这两个反相器的连接结构可以参考图13。
(1)漏电
以漏电的恶劣情况为例，仿真结果如图14所示。其中，漏电的恶劣情况可以设置为快快工艺角(fast fast corner，FF corner)，125℃。
图14中，NORMAL为正常模式的常规字线电路，该字线电路中反相器链可以由如图3所示的反相器构成。HVT对应常规高阈值字线电路，该字线电路中反相器链中反相器的晶体管可以采用HVT晶体管。SLEEP_M对应采用了休眠反相器的字线电路，而且，该字线电路中增加了下拉晶体管T3。SLEEP对应了另一种字线电路，该字线电路采用了休眠反相器，但未增加下拉晶体管T3。HSSU，HSSFU，HSSUD分别对应图13所示的结构一、结构二和结构三。
图14中，纵坐标表示字线电路中漏电流的相对大小，正常模式的常规字线电路(NORMAL)为对照电路，其漏电流为100％。相比正常模式的常规字线电路，高阈值字线电路(HVT)可以将漏电流降低至17.05％，图13中的结构一(HSSU)可以将漏电流降低至12.87％，图13中的结构二(HSSFU)可以将漏电流降低至11.20％，图13中的结构三(HSSUD)可以将漏电流降低至10.79％，采用了休眠反相器且设置有下拉晶体管T3的字线电路(SLEEP_M)可以将漏电流降低至36.23％，采用了休眠反相器且未设置下拉晶体管T3的字线电路(SLEEP)可以将漏电流降低至0.010％。
通过图14所示的分析结果可以发现，相比正常模式的常规字线电路(NORMAL)，本申请实施例所提供的字线电路能节省90％左右的漏电流。其中对漏电流遏制最好是采用了休眠反相器且未设置下拉晶体管T3的字线电路(SLEEP)，但是该字线电路在等待期间，反相器链的输出端为不定态，因此尚不能应用于存储器中。而采用了休眠反相器且设置有下拉晶体管T3的字线电路(SLEEP_M)，由于增加了下拉晶体管T3，使字线电路中的漏电流增加，对漏电流的遏制效果并不理想。
(2)性能
以性能恶劣情况为例，仿真结果可以如图15所示。其中，性能恶劣情况可以设置为慢慢工艺角(slow slow corner，SS corner)，-40℃。此处的性能可以理解为字线电路开启或关闭的时延。
图15中，纵坐标表示字线电路性能的相对大小，纵坐标取值越低，字线电路性能越好。其中，正常模式的常规字线电路(NORMAL)为对照电路，其性能为100％。相较于常规字线电路(Normal)，高阈值字线电路(HVT)将性能增大至164.50％，使字线电路性能恶化64.5％。图13中的结构一(HSSU)可以将性能增大至126.61％，使字线电路性能恶化26.61％。图13中的结构二(HSSFU)可以将性能增大至127.76％，使字线电路性能恶化27.76％。图13中的结构三(HSSUD)可以将性能增大至147.69％，使字线电路性能恶化47.69％。采用了休眠反相器且设置有下拉晶体管T3的字线电路(SLEEP_M)可以将性能增大至176.24％，使字线电路性能恶化76.24％。采用了休眠反相器且未设置下拉晶体管T3的字线电路(SLEEP)可以将性能增大至175.40％，使字线电路性能恶化75.40％。
由此可见，本申请实施例所提供的字线电路性能恶化相比高阈值字线电路(HVT)、采用了休眠反相器且设置有下拉晶体管T3的字线电路(SLEEP_M)和采用了休眠反相器且未设置下拉晶体管T3的字线电路(SLEEP)更轻。
(3)峰值电流
从性能和漏电流等综合方面的效果评估来看，采用了休眠反相器且未设置下拉晶体管T3的字线电路(SLEEP)和本申请实施例所提供的字线电路可以用于抑制漏电流。本申请实施例进一步对采用了休眠反相器且未设置下拉晶体管T3的字线电路(SLEEP)和本申请实施例所提供的字线电路的峰值电流进行了比较。
如图16中的电流曲线所示，采用了休眠反相器且未设置下拉晶体管T3的字线电路(SLEEP)的峰值电流为3.2mA，而图13中的结构一(HSSU)的峰值电流为1.36mA，图13中的结构二(HSSFU)的峰值电流为1.94mA。由此可见，本申请实施例所提供的字线电路能优化峰值电流，进而有利于提高存储器的稳定性。
如图16中的电压曲线所示，在休眠反相器且未设置下拉晶体管T3的字线电路(SLEEP)启动时，其内部休眠反相器中第一端QP的电压上升缓慢，使得休眠反相器的启动响应时间较长，进一步影响了字线电路的性能。而本申请实施例所提供的图13中的结构二(HSSFU)和图13中的结构一(HSSU)，第一端QP的电压皆可以较快到达稳定状态，因此本申请实施例所提供的反相器的启动相应时间较短，进一步提高了字线电路的性能。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的保护范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (24)

  1. 一种反相器，其特征在于，包括反相电路和调节电路；
    所述反相电路包括第一端、第二端、输入端和输出端，其中，所述反相电路的第一端用于接收第一上拉电压或第二上拉电压，所述反相电路的第二端用于接收下拉电压，所述反相电路的输入端用于接收所述反相器的输入信号，所述反相电路的输出端用于输出所述输入信号的反相信号；
    所述调节电路包括并联的第一路径和第二路径，其中，所述第一路径的第一端和所述第二路径的第一端皆用于连接上拉电源，所述第一路径的第二端和所述第二路径的第二端皆与所述反相电路的第一端连接，所述调节电路用于：
    在所述第一路径导通时，通过所述第一路径为所述反相电路提供所述第一上拉电压；
    在所述第二路径导通时，通过所述第二路径为所述反相电路提供所述第二上拉电压，所述第一上拉电压小于所述第二上拉电压。
  2. 根据权利要求1所述的反相器，其特征在于，所述第一路径包括第一晶体管，所述第二路径包括第二晶体管，所述第一晶体管为N型金属氧化物半导体晶体管NMOS，所述第二晶体管为P型金属氧化物半导体晶体管PMOS；
    所述第一晶体管的第一电极用于连接上拉电源，所述第一晶体管的第二电极与所述反相电路的第一端连接，所述第一晶体管的栅极用于接收第一控制信号；
    所述第二晶体管的第一电极用于连接所述上拉电源，所述第二晶体管的第二电极与所述反相电路的第一端连接，所述第二晶体管的栅极用于接收所述第二控制信号；
    所述第一晶体管，用于根据所述第一控制信号为所述反相电路提供所述第一上拉电压；
    所述第二晶体管，用于根据所述第二控制信号为所述反相电路提供所述第二上拉电压。
  3. 根据权利要求2所述的反相器，其特征在于，所述第一晶体管为高阈值电压HVT晶体管。
  4. 根据权利要求2或3所述的反相器，其特征在于，所述第二晶体管为标准阈值电压SVT晶体管或低阈值电压LVT晶体管。
  5. 根据权利要求2至4中任一项所述的反相器，其特征在于，所述第一控制信号和所述第二控制信号为同一信号。
  6. 根据权利要求2至4中任一项所述的反相器，其特征在于，所述第一晶体管的栅极与所述反相电路的输出端连接，所述第一控制信号为所述反相电路的输出信号。
  7. 根据权利要求1至4中任一项所述的反相器，其特征在于，所述第一路径包括第一晶体管和第一调节电阻，所述第二路径包括第二晶体管；
    所述第一调节电阻的一端用于连接上拉电源，所述第一调节电阻的另一端与所述第一晶体管的第一电极连接，所述第一晶体管的第二电极与所述反相电路的第一端连接，所述第一晶体管的栅极用于接收第一控制信号；
    所述第二晶体管的第一电极用于连接所述上拉电源，所述第二晶体管的第二电极与所述反相电路的第一端连接，所述第二晶体管的栅极用于接收第二控制信号；
    所述第一晶体管，用于根据所述第一控制信号为所述反相电路提供所述第一上拉电压；
    所述第二晶体管，用于根据所述第二控制信号为所述反相电路提供所述第二上拉电压。
  8. 根据权利要求1至7中任一项所述的反相器，其特征在于，所述反相电路的第二 端接地。
  9. 一种反相器，其特征在于，包括反相电路和调节电路；
    所述反相电路包括第一端、第二端、输入端和输出端，其中，所述反相电路的第一端用于接收上拉电压，所述反相电路的第二端用于接收第一下拉电压或第二下拉电压，所述反相电路的输入端用于接收所述低漏电反相器的输入信号，所述反相电路的输出端用于输出所述输入信号的反相信号；
    所述调节电路包括并联的第三路径和第四路径，其中，所述第三路径的第一端和所述第四路径的第一端皆与所述反相电路的第二端连接，所述第三路径的第二端和所述第四路径的第二端皆接地，所述调节电路用于：
    在所述第三路径导通时，通过所述第三路径为所述反相电路提供所述第一下拉电压；
    在所述第四路径导通时，通过所述第四路径为所述反相电路提供所述第二下拉电压，所述第一下拉电压大于所述第二下拉电压。
  10. 根据权利要求9所述的反相器，其特征在于，所述第三路径包括第三晶体管，所述第四路径包括第四晶体管，所述第三晶体管为PMOS，所述第四晶体管为NMOS；
    所述第三晶体管的第一电极与所述反相电路的第二端连接，所述第三晶体管的第二电极接地，所述第三晶体管的栅极用于接收所述第三控制信号；
    所述第四晶体管的第一电极与所述反相电路的第二端连接，所述第四晶体管的第二电极接地，所述第四晶体管的栅极用于接收所述第四控制信号；
    所述第三晶体管，用于根据所述第三控制信号为所述反相电路提供所述第一下拉电压；
    所述第四晶体管，用于根据所述第四控制信号为所述反相电路提供所述第二下拉电压。
  11. 根据权利要求10所述的反相器，其特征在于，所述第三晶体管为HVT晶体管。
  12. 根据权利要求10或11所述的反相器，其特征在于，所述第四晶体管为SVT晶体管或LVT晶体管。
  13. 根据权利要求10至12中任一项所述的反相器，其特征在于，所述第三控制信号和所述第四控制信号为同一信号。
  14. 根据权利要求10至12中任一项所述的反相器，其特征在于，所述第三晶体管的栅极与所述反相电路的输出端连接，且所述第三控制信号为所述反相电路的输出信号。
  15. 根据权利要求9至12中任一项所述的反相器，其特征在于，所述第三路径包括第三晶体管和第二调节电阻，所述第四路径包括第四晶体管；
    所述第三晶体管的第一电极与所述反相电路的第二端连接，所述第三晶体管的第二电极与所述第二调节电阻的一端连接，所述第三晶体管的栅极用于接收第三控制信号，所述第二调节电阻的另一端接地；
    所述第四晶体管的第一电极与所述反相电路的第二端连接，所述第四晶体管的第二电极接地，所述第四晶体管的栅极用于接收第四控制信号；
    所述第三晶体管，用于根据所述第三控制信号为所述反相电路提供第一下拉电压；
    所述第四晶体管，用于根据所述第四控制信号为所述反相电路提供第二下拉电压。
  16. 根据权利要求9至15中任一项所述的反相器，其特征在于，所述反相电路的第一端用于连接上拉电源。
  17. 一种逻辑电路，其特征在于，包括控制电路和如权利要求1至16中任一项所述的反相器；
    所述控制电路，用于向所述反相器输出所述控制信号。
  18. 一种字线电路，其特征在于，包括信号生成电路和反相器链，其中，所述反相器链包括如权利要求1至16所述的反相器，所述信号生成电路分别与所述反相器链中反相器的控制端连接；
    所述信号生成电路，用于生成所述控制信号。
  19. 根据权利要求18所述的字线电路，其特征在于，所述字线电路还包括开关电路；
    所述开关电路的第一输入端与所述信号生成电路连接，所述开关电路的第二输入端用于接收时钟信号，所述开关电路的输出端与所述反相器链连接；
    所述开关电路，用于根据所述控制信号和所述时钟信号，输出初始信号；
    所述反相器链，具体用于根据所述初始信号输出所述字线信号。
  20. 根据权利要求18或19所述的字线电路，其特征在于，位于所述反相器链的输出端的反相器中，所述调节电路与所述反相电路的第一端连接，所述反相电路的第二端接地。
  21. 根据权利要求18至20中任一项所述的字线电路，其特征在于，所述信号生成电路具体用于：
    在译码选择信号指示所述字线电路等待时，生成第一电平的控制信号；
    在所述译码选择信号指示所述字线电路工作时，生成第二电平的控制信号；
    其中，所述第一电平的控制信号用于导通所述第一路径，所述第二电平的控制信号用于导通所述第二路径；或者，所述第一电平的控制信号用于导通所述第三路径，所述第二电平的控制信号用于导通所述第四路径。
  22. 一种存储器，其特征在于，包括N行存储单元和N个如权利要求18至21中任一项所述的字线电路，所述N个字线电路的输出端与所述N行存储单元分别一一对应连接；
    所述N个字线电路中的每个字线电路，用于输出字线信号，所述字线信号用于开启或关闭所述字线电路对应的存储单元行。
  23. 根据权利要求22所述的存储器，其特征在于，还包括译码电路，所述译码电路用于：
    分别向所述N个字线电路输出译码选择信号，其中，向目标字线电路输出的译码选择信号用于指示所述目标字线电路工作，向除所述目标字线电路之外的其它字线电路输出的译码选择信号用于指示所述其它字线电路等待；
    每个字线电路，具体用于：
    根据所述译码选择信号输出字线信号，其中，在所述译码选择信号指示所述字线电路工作时，所述字线信号用于开启所述字线电路对应的存储单元行，在所述译码选择信号指示所述字线电路等待时，所述字线信号用于关闭所述字线电路对应的存储单元行。
  24. 一种集成系统，其特征在于，包括处理器和如权利要求22或23所述的存储器；
    所述处理器，用于向所述存储器发送所述地址信息。
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