CN110660426A - 存储器装置及其刷新方法 - Google Patents

Abstract

本发明提供一种存储器装置及其刷新方法。所述存储器装置包括存储器阵列以及存储器控制电路。存储器控制电路计数存取指令的次数以产生第一计数值，计数刷新指令的次数以产生第二计数值。存储器控制电路在第一计数值等于第二计数值时锁存对应于存取指令的存储器区块地址以及存储列地址以获得列干扰刷新区块地址以及列干扰刷新列地址。存储器控制电路依据列干扰刷新区块地址以及列干扰刷新列地址对存储器区块进行列干扰刷新操作。

Description

存储器装置及其刷新方法

技术领域

本发明涉及一种电子装置，尤其涉及一种存储器装置以及存储器装置的数据刷新方法。

背景技术

动态存储器在特定的应用状况下，会发生针对相同的字线的存储单元进行多次存取的情况。在这样的情况下，邻近于被重复开启很多次的存储列地址的存储列地址上的存储单元就可能会发生列干扰(row hammer)现象，使得邻近的存储单元的数据保存时间被缩短。在现有的技术中，常通过额外的刷新(refresh)操作来排除列干扰现象。然而，由于被选择的字线所对应的存储单元的保持时间会随着被选择开启的次数增加而下降，若持续地被选择的字线所对应的存储单元进行刷新，将使得原本要更新的存储单元的时间被延迟。

发明内容

本发明提供一种存储器装置以及存储器装置的数据刷新方法，提供在相邻两次刷新操作期间对已进行存取操作存储列地址的其中之一进行列干扰刷新区块地址的锁存操作并进行刷新操作，藉以避免存储单元列干扰现象而遗失其所存储的数据，并且减少多余的刷新操作。

本发明的存储器装置包括存储器阵列以及存储器控制电路。存储器阵列具有多数个存储器区块，多数个存储器区块的各一包括多数个存储列。存储器控制电路耦接至多数个存储器区块。存储器控制电路计数存取指令的次数以产生第一计数值。存储器控制电路计数刷新指令的次数以产生第二计数值，其中存储器控制电路在第一计数值等于第二计数值时锁存对应于存取指令的存储器区块地址以及存储列地址以获得列干扰刷新区块地址以及列干扰刷新列地址。存储器控制电路依据列干扰刷新区块地址以及列干扰刷新列地址对存储器区块进行列干扰刷新操作。

在本发明的一实施例中，上述的存储器控制电路锁存对应于在刷新指令后的第一次存取指令的存储器区块地址以及存储列地址。

在本发明的一实施例中，上述的存储器控制电路在接收到刷新指令时重置第一计数值。

在本发明的一实施例中，在第一计数值小于第二计数值并且接收到刷新指令时，上述的存储器控制电路重置第二计数值。

在本发明的一实施例中，在相邻两次刷新指令的期间内没有接收到存取指令时，上述的存储器控制电路不锁存存储器区块地址以及存储列地址。

在本发明的一实施例中，上述的存储器控制电路包括列干扰刷新地址缓冲器、地址缓冲控制器以及刷新地址缓冲器。列干扰刷新地址缓冲器用以接收存取指令、对应于存取指令的存储器区块地址、对应于存取指令的存储列地址以及刷新指令。列干扰刷新地址缓冲器在接收到存取指令时计数存取指令的接收次数以产生第一计数值，并且在接收到刷新指令时计数刷新指令的接收次数以产生第二计数值。列干扰刷新地址缓冲器依据存取指令、刷新指令、第一计数值以及第二计数值以提供经锁存的存储器区块地址以及经锁存的存储列地址。地址缓冲控制器耦接至干扰刷新地址缓冲器。地址缓冲控制器依据经锁存的存储器区块地址以获得列干扰刷新区块地址。刷新地址缓冲器用以接收该刷新指令，依据该刷新指令对该些存储器区块的其中之一提供刷新列地址。

在本发明的一实施例中，上述的列干扰刷新地址缓冲器包括列干扰地址锁存信号产生器、多数个存储器区块地址缓冲器以及多数个存储列地址缓冲器。列干扰地址锁存信号产生器依据第一计数值以及第二计数值产生比较结果，并依据比较结果提供地址锁存信号。多数个存储器区块地址缓冲器，接收对应于存取指令的存储器区块地址以及地址锁存信号，依据地址锁存信号锁存存储器区块地址。多数个存储列地址缓冲器，接收对应于存取指令的存储列地址以及地址锁存信号，依据地址锁存信号锁存存储列地址。

在本发明的一实施例中，上述的列干扰地址锁存信号产生器包括第一计数器、第二计数器以及逻辑比较电路。第一计数器用以在接收到存取指令时计数存取指令的接收次数以递增第一计数值。第二计数器用以在接收到刷新指令时计数刷新指令的接收次数以递增第二计数值。逻辑比较电路耦接至第一计数器以及第二计数器，接收存取指令以及刷新指令，逻辑比较电路用以比较第一计数值以及第二计数值以取得比较结果，并依据第一计数值等于第二计数值的比较结果来产生致能的地址锁存信号。

本发明可提供在相邻两次刷新操作期间对已进行存取操作存储列地址进行列干扰刷新区块地址的锁存操作并进行刷新操作，藉以避免存储单元列干扰现象而遗失其所存储的数据，并且减少多余的刷新操作。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依据本发明一实施例所示出的存储器装置的示意图。

图2是依据本发明另一实施例所示出的存储器装置的示意图。

图3是依据本发明一实施例所示出的列干扰刷新地址缓冲器的电路示意图。

图4是依据本发明一实施例所示出的列干扰地址锁存信号产生器的电路示意图。

图5是依据本发明一实施例所示出的存储器区块地址缓冲器的电路示意图。

图6是依据本发明一实施例所示出的存储列地址缓冲器的电路示意图。

图7是依据本发明一实施例所示出的存储列地址缓冲器的电路示意图。

图8是依据本发明一实施例所示出的存储列地址缓冲器的电路示意图。

图9是依据本发明一实施例所示出的地址缓冲控制器的电路示意图。

图10是依据本发明一实施例所示出的多工电路的电路示意图。

图11是依据本发明一实施例所示出的存储器装置的操作波形示意图。

图12是依据本发明一实施例的一种存储器装置的数据更新的流程图。

附图标记说明

100：存储器装置

120：存储器控制电路

140：存储器阵列

140A～140H：存储器区块

ACTCMD：存取指令

AREFCMD：刷新指令

142A、142B：存储器子区块

150A、150B：多工电路

122：列干扰刷新地址缓冲器

124：地址缓冲控制器

126：刷新地址缓冲器

BA_m：存储器区块地址

RA_j、RA_i：存储列地址

XiTM、X0TM～X13TM、X13NM：列干扰存储列地址

BNKA_m、BNKA_0～BNKA_2：存储器区块地址

RASB_k：列干扰刷新区块地址

310：列干扰地址锁存信号产生器

320_m：存储器区块地址缓冲器

330、340_i、350：存储列地址缓冲器

RHADL：地址锁存信号

410：第一计数器

420：第二计数器

430：逻辑比较电路

CK：接收端

RST：重置输入端

C1：第一计数值

C2：第二计数值

RHRSTB：重置信号

XNOR1：互斥反或闸

NAND1～NAND4、BNAND1～BNAND9、CNAND1～CNAND3：反及闸

D1～D4：延迟器

DET1、DET2：检测信号产生电路

L01～L10：闩锁电路

A01～A65、B01～B11、M01～M16：反相闸

P1、P2：P型晶体管

N1、N2：N型晶体管：

VDD：系统电压

VSS：参考电位

DEA、DEB：检测信号

T01～T16、CT1～CT4：传输闸

1242：存储器区块选择电路

152：逻辑电路

154：选择电路

156：闩锁电路

NOR1：反或闸

X13NR：刷新列地址

AREF：刷新信号

BNKS_A～BNKS_H：存储器区块地址选择信号

X0TR～X13TR、XiTR：刷新列地址

XiT13N_k：区块列地址信号

RAE13N_k：区块列致能信号

t0～t4：时间点

S1210～S1240：步骤

具体实施方式

请参考图1，图1是依据本发明一实施例所示出的存储器装置的示意图。存储器装置100包括存储器阵列140以及存储器控制电路120。存储器阵列140包括存储器区块140A～140H，存储器区块140A～140H各包括多数个存储列。存储器控制电路120可轮流地对存储器区块140A～140H进行存储单元数据更新，以避免各个存储器区块所存储的数据遗失。本发明并不以存储器区块的数量为限。

在本实施例中，存储器控制电路120接收存取指令ACTCMD、刷新指令AREFCMD、对应于存取指令ACTCMD的存储器区块地址BA_m以及对应于存取指令ACTCMD的存储列地址RA_j，其中m等于0～2，j等于0～13。存储器控制电路120依据接收存取指令ACTCMD以及接收刷新指令AREFCMD的次数以获得列干扰刷新区块地址以及列干扰刷新列地址，并且存储器控制电路120依据列干扰刷新区块地址以及列干扰刷新列地址对存储器区块140A～140H进行列干扰刷新操作。

进一步来说明，请参考图2，图2是依据本发明另一实施例所示出的存储器装置的示意图。在图2的实施例中，存储器区块140A可包括存储器子区块142A、142B。多工电路150A、150B分别耦接于存储器控制电路120。多工电路150A、150B分别对应于存储器子区块142A、142B进行配置。存储器控制电路120包括列干扰刷新地址缓冲器122、地址缓冲控制器124以及刷新地址缓冲器126。列干扰刷新地址缓冲器122用以接收存取指令ACTCMD、对应于存取指令ACTCMD的存储器区块地址BA_m、对应于存取指令ACTCMD的存储列地址RA_j以及刷新指令AREFCMD。其中m等于0～2，j等于0～13。列干扰刷新地址缓冲器122在接收到存取指令ACTCMD时计数存取指令ACTCMD的接收次数以产生第一计数值C1，在接收到刷新指令时计数刷新指令的接收次数以产生第二计数值C2，依据存取指令ACTCMD、刷新指令AREFCMD、第一计数值C1以及第二计数值C2以提供经锁存的存储器区块地址BNKA_m以及经锁存的列干扰存储列地址X0TM～X13TM、X13NM。地址缓冲控制器124耦接至列干扰刷新地址缓冲器122。地址缓冲控制器124可依据经锁存的存储器区块地址BNKA_m以获得列干扰刷新区块地址RASB_k。此外，刷新地址缓冲器126用以接收刷新指令AREFCMD，依据刷新指令AREFCMD对存储器子区块142A、142B提供刷新列地址X0TR～X13TR、X13NR。在本实施例中，由于存储器区块140A被区分为存储器子区块142A、142B，因此本实施例的刷新操作会进行两次。

请参考图3，图3是依据本发明一实施例所示出的列干扰刷新地址缓冲器的电路示意图。列干扰刷新地址缓冲器122包括列干扰地址锁存信号产生器310、存储器区块地址缓冲器320_m以及存储列地址缓冲器330、340_i、350。其中m等于0～2，i等于1～12。列干扰地址锁存信号产生器310可依据第一计数值C1以及第二计数值C2产生比较结果，并依据比较结果提供地址锁存信号RHADL。存储器区块地址缓冲器320_m可接收对应于存取指令ACTCMD的存储器区块地址BA_m、刷新指令AREFCMD以及地址锁存信号RHADL，依据地址锁存信号RHADL锁存存储器区块地址BA_m以提供经锁存的存储器区块地址BNKA_m。存储列地址缓冲器330、340_i、350，接收对应于存取指令ACTCMD的存储列地址RA_i以及地址锁存信号RHADL，其中i等于0～12，依据地址锁存信号RHADL锁存存储列地址RA_i以分别提供经锁存的列干扰存储列地址X0TM、XiTM、X13TM、X13NM。

接下来请参考图4，图4是依据本发明一实施例所示出的列干扰地址锁存信号产生器的电路示意图。在图4的实施例中，列干扰地址锁存信号产生器310包括第一计数器410、第二计数器420以及逻辑比较电路430。第一计数器410具有接收端CK以及重置输入端RST。第一计数器410的接收端CK用以接收存取指令ACTCMD，并且用以在接收到存取指令ACTCMD时计数存取指令ACTCMD的接收次数以递增第一计数值C1。第一计数器410的重置输入端RST用以接收到刷新指令AREFCMD时重置第一计数值C1。

第二计数器420具有接收端CK以及重置输入端RST。第二计数器420的接收端CK用以接收刷新指令AREFCMD并且在接收到刷新指令AREFCMD时计数刷新指令AREFCMD的接收次数以递增第二计数值C2。第二计数器420的重置输入端RST用以接收到高电压电平的重置信号RHRSTB时重置第二计数值C2。

在本实施例中，刷新指令AREFCMD在固定的时间下被产生，因此第一计数器410以及第二计数器420的最大计数值可以是被预期的。举例来说，在相邻两次刷新指令AREFCMD的期间是3.9微秒，则列干扰地址锁存信号产生器310最多可接收到312次的存取指令ACTCMD。因此第一计数器410以及第二计数器420采用11比特的计数器就已经是足够了。

逻辑比较电路430耦接至第一计数器410以及第二计数器420。逻辑比较电路430接收存取指令ACTCMD、刷新指令AREFCMD、第一计数值C1以及第二计数值C2。逻辑比较电路430可包括互斥反或闸XNOR1、反及闸NAND1～NAND4、延迟器D1～D4、检测信号产生电路DET1、DET2、闩锁电路L01、L02以及反相闸A07。互斥反或闸XNOR1的第一输入端耦接于第一计数器410藉以接收第一计数值C1，互斥反或闸XNOR1的第二输入端耦接于第二计数器420以接收第二计数值C2。反及闸NAND1的第一输入端用以接收经由延迟器D1所延迟的存取指令ACTCMD，反及闸NAND1的第二输入端耦接于互斥反或闸XNOR1的输出端。

检测信号产生电路DET1包括P型晶体管P1以及N型晶体管N1。P型晶体管P1的第一端耦接于系统电压VDD，P型晶体管P1的控制端接收经由延迟器D2所延迟并相位反转的刷新指令AREFCMD。N型晶体管N1的第一端耦接至P型晶体管P1的第二端以作为检测信号产生电路DET1的输出端。N型晶体管N1的第二端耦接至参考电位VSS。N型晶体管N1的控制端接收经由延迟器D1、D3所延迟的存取指令ACTCMD。P型晶体管P1以及N型晶体管N1可依据延迟的存取指令ACTCMD以及刷新指令AREFCMD以通过N型晶体管N1的第一端与P型晶体管P1的第二端产生检测信号DEA。

检测信号产生电路DET2包括P型晶体管P2以及N型晶体管N2。P型晶体管P2的第一端耦接于系统电压VDD，P型晶体管P2的控制端接收经由延迟器D2所延迟并相位反转的刷新指令AREFCMD。N型晶体管N2的第一端与P型耦接至晶体管P2的第二端以作为检测信号产生电路DET2的输出端。N型晶体管N2的第二端耦接至参考电位VSS。N型晶体管N2的控制端通过延迟器D4耦接至反及闸NAND1的输出端，藉以接收经由延迟器D4所延迟并相位反转的反及闸NAND1的输出结果。P型晶体管P2以及N型晶体管N2可依据延迟的存取指令ACTCMD以及反及闸NAND1的输出结果以通过N型晶体管N2的第一端与P型晶体管P2的第二端产生检测信号DEB。

闩锁电路L01包括反相闸A01～A03，反相闸A01的输入端与反相闸A02的输出端共同耦接于检测信号产生电路DET1的输出端，以配置为闩锁电路L01的输入端。反相闸A01的输出端与反相闸A02的输入端共同耦接于反相闸A03的输入端。反相闸A03的输出端则配置为闩锁电路L01的输出端。闩锁电路L01的输入端耦接于检测信号产生电路DET1的输出端，藉以锁存检测信号DEA。闩锁电路L02包括反相闸A04～A06，反相闸A04的输入端与反相闸A05的输出端共同耦接于检测信号产生电路DET2的输出端，以配置为闩锁电路L02的输入端。反相闸A04的输出端与反相闸A05的输入端共同耦接于反相闸A06的输入端。反相闸A06的输出端则配置为闩锁电路L02的输出端。闩锁电路L02的输入端耦接于检测信号产生电路DET2的输出端，藉以锁存检测信号DEB。

反及闸NAND2的第一输入端耦接于闩锁电路L01的输出端以接收经锁存的检测信号DEA，反及闸NAND2的第二输入端用以接收经由延迟器D1所延迟的存取指令ACTCMD。反及闸NAND3的第一输入端耦接于反及闸NAND1的输出端，反及闸NAND3的第二输入端耦接于反及闸NAND2的输出端，藉以接收反及闸NAND1、NAND2的逻辑运算结果。反及闸NAND3依据反及闸NAND1、NAND2的逻辑运算结果来通过反及闸NAND3的输出端输出地址锁存信号RHADL。

反及闸NAND4的第一输入端用以接收刷新指令AREFCMD。反及闸NAND4的第二输入端用以接收经锁存的检测信号DEB。反相闸A07的输入端耦接于反及闸NAND4的输出端。反相闸A07的输入端耦接至第二计数器420的重置输入端RST。

请参考图5，图5是依据本发明一实施例所示出的存储器区块地址缓冲器的电路示意图。本实施例的存储器区块地址缓冲器320_m共有三个。存储器区块地址缓冲器320_m可接收对应于存取指令ACTCMD的存储器区块地址BA_m、刷新指令AREFCMD以及地址锁存信号RHADL。存储器区块地址缓冲器320_m包括反相闸A08～A16、传输闸T01～T04以及闩锁电路L03、L04。

反相闸A08的输入端用以接收存储器区块地址BA_m。反相闸A08的输出端耦接至传输闸T01的输入端。反相闸A09的输入端接收存取指令ACTCMD。反相闸A09的输出端耦接至传输闸T01的P通道栅极。反相闸A10的输入端耦接于反相闸A09的输出端。反相闸A10的输出端耦接至传输闸T01的N通道栅极。传输闸T01的输出端则耦接至闩锁电路L03的输入端。闩锁电路L03的输出端耦接至传输闸T02、T03的输入端。闩锁电路L03包括反相闸A17、A18。反相闸A17的输入端耦接于反相闸A18的输出端以及传输闸T01输出端。反相闸A17的输出端耦接于反相闸A18的输入端。反相闸A11的输入端用以接收刷新指令AREFCMD。反相闸A11的输出端耦接至传输闸T02的N通道栅极以及传输闸T04的P通道栅极。反相闸A12的输入端用以接收地址锁存信号RHADL。反相闸A12的输出端耦接至传输闸T03的P通道栅极。反相闸A13的输入端耦接至反相闸A12的输出端。反相闸A13的输出端耦接至传输闸T03的N通道栅极。传输闸T03的输出端耦接至闩锁电路L04的输入端。闩锁电路L04的输出端耦接至传输闸T04的输入端。闩锁电路L04包括反相闸A19～A21。反相闸A19的输入端与反相闸A20的输出端共同耦接于传输闸T03的输出端。反相闸A19的输出端与反相闸A20的输入端共同耦接于反相闸A21的输入端。反相闸A21的输出端则配置为闩锁电路L04的输入端。反相闸A14的输入端耦接于反相闸A11的输出端。反相闸A14的输出端耦接至传输闸T02的P通道栅极以及传输闸T04的N通道栅极。反相闸A15的输入端耦接于传输闸T02、T04的输出端。反相闸A15的输出端耦接至反相闸A16的输入端。反相闸A16的输出端则耦接于存储器区块地址缓冲器320_m的输出端。

请参考图6，图6是依据本发明一实施例所示出的存储列地址缓冲器的电路示意图。存储列地址缓冲器330可接收对应于存取指令ACTCMD的存储器区块地址RA_m、刷新指令AREFCMD以及地址锁存信号RHADL。存储器区块地址缓冲器330包括反相闸A22～A30、传输闸T05～T08以及闩锁电路L05、L06。

反相闸A22的输入端用以接收存储器区块地址RA_m。反相闸A22的输出端耦接至传输闸T05的输入端。反相闸A23的输入端接收存取指令ACTCMD。反相闸A23的输出端耦接至传输闸T05的P通道栅极。反相闸A24的输入端耦接于反相闸A23的输出端。反相闸A24的输出端耦接至传输闸T05的N通道栅极。传输闸T05的输出端则耦接至闩锁电路L05的输入端。闩锁电路L05的输出端耦接至传输闸T06、T07的输入端。闩锁电路L05包括反相闸A31、A32。反相闸A31的输入端耦接于反相闸A32的输出端以及传输闸T05输出端。反相闸A31的输出端耦接于反相闸A32的输入端。反相闸A25的输入端用以接收刷新指令AREFCMD。反相闸A25的输出端耦接至传输闸T06的N通道栅极以及传输闸T08的P通道栅极。反相闸A26的输入端用以接收地址锁存信号RHADL。反相闸A26的输出端耦接至传输闸T07的P通道栅极。反相闸A27的输入端耦接至反相闸A26的输出端。反相闸A27的输出端耦接至传输闸T07的N通道栅极。传输闸T07的输出端耦接至闩锁电路L06的输入端。闩锁电路L06的输出端耦接至传输闸T08的输入端。闩锁电路L06包括反相闸A33～A34。反相闸A33的输入端与反相闸A34的输出端共同耦接于传输闸T07的输出端。反相闸A33的输出端与反相闸A34的输入端共同配置为闩锁电路L06的输出端。反相闸A28的输入端耦接于反相闸A25的输出端。反相闸A28的输出端耦接至传输闸T06的P通道栅极以及传输闸T08的N通道栅极。反相闸A29的输入端耦接于传输闸T06、T08的输出端。反相闸A29的输出端耦接至反相闸A30的输入端。反相闸A30的输出端则耦接于存储列地址缓冲器330的输出端。

请参考图7，图7是依据本发明一实施例所示出的存储列地址缓冲器的电路示意图。本实施例的存储列地址缓冲器340_i共有十二个。存储列地址缓冲器340_i可接收对应于存取指令ACTCMD的存储器区块地址RA_i、刷新指令AREFCMD以及地址锁存信号RHADL。存储列地址缓冲器340_i包括反相闸A35～A43、传输闸T09～T12以及闩锁电路L07、L08。

反相闸A35的输入端用以接收存储器区块地址RA_i。反相闸A35的输出端耦接至传输闸T09的输入端。反相闸A36的输入端接收存取指令ACTCMD。反相闸A36的输出端耦接至传输闸T09的P通道栅极。反相闸A37的输入端耦接于反相闸A36的输出端。反相闸A37的输出端耦接至传输闸T09的N通道栅极。传输闸T09的输出端则耦接至闩锁电路L07的输入端。闩锁电路L07的输出端耦接至传输闸T10、T11的输入端。闩锁电路L07包括反相闸A44、A45。反相闸A44的输入端耦接于反相闸A45的输出端以及传输闸T09输出端。反相闸A44的输出端耦接于反相闸A45的输入端。反相闸A38的输入端用以接收刷新指令AREFCMD。反相闸A38的输出端耦接至传输闸T10的N通道栅极以及传输闸T12的P通道栅极。反相闸A39的输入端用以接收地址锁存信号RHADL。反相闸A39的输出端耦接至传输闸T11的P通道栅极。反相闸A40的输入端耦接至反相闸A39的输出端。反相闸A40的输出端耦接至传输闸T11的N通道栅极。传输闸T11的输出端耦接至闩锁电路L08的输入端。闩锁电路L08的输出端耦接至传输闸T12的输入端。闩锁电路L08包括反相闸A46～A48。反相闸A46的输入端与反相闸A47的输出端共同耦接于传输闸T11的输出端。反相闸A46的输出端与反相闸A47的输入端共同耦接于反相闸A48的输入端。反相闸A48的输出端则配置为闩锁电路L08的输入端。反相闸A41的输入端耦接于反相闸A38的输出端。反相闸A41的输出端耦接至传输闸T10的P通道栅极以及传输闸T12的N通道栅极。反相闸A42的输入端耦接于传输闸T10、T12的输出端。反相闸A42的输出端耦接至反相闸A43的输入端。反相闸A43的输出端则耦接于存储列地址缓冲器340_i的输出端。

请参考图8，图8是依据本发明一实施例所示出的存储列地址缓冲器的电路示意图。存储列地址缓冲器350可接收对应于存取指令ACTCMD的存储器区块地址RA_13、刷新指令AREFCMD以及地址锁存信号RHADL。存储列地址缓冲器350包括反相闸A49～A60、传输闸T13～T16以及闩锁电路L09、L10。

反相闸A49的输入端用以接收存储器区块地址RA_13。反相闸A49的输出端耦接至传输闸T13的输入端。反相闸A50的输入端接收存取指令ACTCMD。反相闸A50的输出端耦接至传输闸T13的P通道栅极。反相闸A51的输入端耦接于反相闸A50的输出端。反相闸A51的输出端耦接至传输闸T13的N通道栅极。传输闸T13的输出端则耦接至闩锁电路L09的输入端。闩锁电路L09的输出端耦接至传输闸T14、T15的输入端。闩锁电路L09包括反相闸A61、A62。反相闸A61的输入端耦接于反相闸A62的输出端以及传输闸T13输出端。反相闸A61的输出端耦接于反相闸A62的输入端。反相闸A52的输入端用以接收刷新指令AREFCMD。反相闸A52的输出端耦接至传输闸T14的N通道栅极以及传输闸T16的P通道栅极。反相闸A53的输入端用以接收地址锁存信号RHADL。反相闸A53的输出端耦接至传输闸T15的P通道栅极。反相闸A54的输入端耦接至反相闸A53的输出端。反相闸A54的输出端耦接至传输闸T15的N通道栅极。传输闸T15的输出端耦接至闩锁电路L10的输入端。闩锁电路L10的输出端耦接至传输闸T16的输入端。闩锁电路L10包括反相闸A63～A65。反相闸A63的输入端与反相闸A64的输出端共同耦接于传输闸T15的输出端。反相闸A63的输出端与反相闸A64的输入端共同耦接于反相闸A65的输入端。反相闸A65的输出端则配置为闩锁电路L10的输入端。反相闸A55的输入端耦接于反相闸A52的输出端。反相闸A55的输出端耦接至传输闸T14的P通道栅极以及传输闸T16的N通道栅极。反相闸A56的输入端耦接于传输闸T14、T16的输出端。反相闸A56的输出端耦接至反相闸A53的输入端。反相闸A57的输出端则耦接于存储列地址缓冲器350的第一输出端。反相闸A58的输入端耦接于传输闸T14、T16的输出端。反相闸A58的输出端耦接至反相闸A59的输入端。反相闸A59的输出端耦接至反相闸A60的输入端。反相闸A60的输出端则耦接于存储列地址缓冲器350的第二输出端。应注意的是，本实施例可适用于如图2中，被区分为存储器区块142A、142B的存储器区块140A。如果存储列地址缓冲器350应用于单一区块形态的存储器区块，则存储列地址缓冲器350的反相闸A58～A60可被移除。

请参考图9，图9是依据本发明一实施例所示出的地址缓冲控制器的电路示意图。在本实施例中，地址缓冲控制器124可包括存储器区块选择电路1242。存储器区块选择电路1242用以接收经锁存的存储器区块地址BNKA_0～BNKA_2转换为经锁存的存储器区块地址选择信号BNKS_A～BNKS_H。

在本实施例中，存储器区块选择电路1242可以是解多工器(demultiplexer)。存储器区块选择电路1242包括反及闸BNAND1～BNAND9以及反相闸B01～B11。

反及闸BNAND1具有两个输入端。反及闸BNAND1的其中一个输入端接收检测信号DEA，反及闸BNAND1的其中另一个输入端则接收刷新信号AREF。反及闸BNAND2的输入端分别接收存储器区块地址BNKA_0～BNKA_2以及耦接至反及闸BNAND1的输出端。反及闸BNAND2的输出端耦接至反相闸B04的输入端。反相闸B04的输出端被配置为输出经锁存的存储器区块地址选择信号BNKS_H。反及闸BNAND3接收存储器区块地址BNKA_1～BNKA_2、通过反相闸B01接收存储器区块地址BNKA_0，以及耦接至反及闸BNAND1的输出端。反及闸BNAND3的输出端耦接至反相闸B05的输入端。反相闸B05的输出端被配置为输出经锁存的存储器区块地址选择信号BNKS_G，依此类推。其中检测信号DEA以及刷新信号AREF则是用以致能或禁能存储器区块选择电路1242的依据。在本实施例中，当检测信号DEA以及刷新信号AREF都是高逻辑电平的情况下，存储器区块选择电路1242将被禁能。反之，存储器区块选择电路1242则将被致能。

请参考图10，图10是依据本发明一实施例所示出的多工电路的电路示意图。在本实施例中，以多工电路150A为例，多工电路150A包括逻辑电路152、选择电路154以及闩锁电路156。逻辑电路152用以接收列干扰刷新区块地址RASB_k、刷新列地址X13NR、刷新信号AREF、存储器区块地址选择信号BNKS_k以及经锁存的列干扰存储列地址X13NM。选择电路154用以接收刷新列地址XiTR以及经锁存的列干扰存储列地址XiTM。选择电路154可依据逻辑电路152的逻辑运算结果来选择收刷新列地址X0TR～X12TR以及经锁存的列干扰存储列地址XiTM的其中之一被传送到闩锁电路156。

详细来说明，在本实施例中，逻辑电路152可包括反相闸M01～M05、反及闸CNAND1～CNAND2以及反或闸NOR1。选择电路154可包括反相闸M06～M09以及传输闸CT1～CT2。闩锁电路156可包括反相闸M10～M16、反及闸CNAND3的第一输入端以及传输闸CT3～CT4。反相闸M01～M03串接，反相闸M01的输入端用以接收列干扰刷新区块地址RASB_k。反相闸M03的输入端耦接至反及闸NAND3的其中一输入端、反相闸M10的输入端以及传输闸CT3～CT4的P通道栅极。反及闸CNAND1的输入端分别接收刷新列地址X13NR以及刷新信号AREF。反及闸CNAND1的输出端通过反相闸M04耦接至反或闸NOR1的第一输入端。反及闸CNAND2的第一输入端耦接于反及闸CNAND1的输出端。反及闸CNAND2的第二输入端用以接收存储器区块地址选择信号BNKS_k。反及闸CNAND2的第三输入端用以接收经锁存的列干扰存储列地址X13NM。反及闸CNAND2的输出端通过反相闸M05耦接至反或闸NOR1的第二输入端、传输闸CT1的P通道栅极、传输闸CT2的N通道栅极以及反相闸M08的输入端。反相闸M08的输出端耦接至传输闸CT1的N通道栅极、传输闸CT2的P通道栅极。反或闸NOR1的输出端耦接至传输闸CT3的输入端。反相闸M06的输入端接收刷新列地址XiTR。反相闸M06的输出端耦接至传输闸CT1的输入端。反相闸M07的输入端接收经锁存的列干扰存储列地址XiTM。反相闸M07的输出端耦接至传输闸CT2的输入端。传输闸CT1、CT2的输出端共同通过反相闸M09耦接至传输闸CT4的输入端。传输闸CT3的输出端耦接至反相闸M12的输入端以及反相闸M13的输出端。反相闸M12的输出端以及反相闸M13的输入端共同耦接至反及闸CNAND3的第二输入端。反及闸CNAND3的输出端耦接至反相闸M11的输入端。反相闸M11的输出端则用以输出区块列致能信号RAE13N_k。传输闸CT4的输出端耦接至反相闸M14的输入端以及反相闸M15的输出端。反相闸M14的输出端以及反相闸M15的输入端共同耦接至反相闸M16的输入端。反相闸M16的输出端则用以输出区块列地址信号XiT13N_k。

图11是依据本发明一实施例所示出的存储器装置的操作波形示意图。首先请同时参考图2、图4及图11，在时间点t0，列干扰地址锁存信号产生器310接收到存取指令ACTCMD并且当第一计数值C1以及第二计数值C2相同时，互斥反或闸XNOR1因为第一计数值C1与第二计数值C2相同而输出高逻辑电平的信号。反及闸NAND1、NAND3则因为接收到互斥反或闸XNOR1所提供的高逻辑电平的信号以及延迟的高逻辑电平的存取指令ACTCMD，而输出高逻辑电平的地址锁存信号RHADL以锁存对应于存取指令ACTCMD的存储器区块地址以及存储器列地址。此时存储器控制电路120可对存取指令ACTCMD所对应的的存储器区块地址以及存储器列地址进行存取操作，并且通过高逻辑电平的地址锁存信号RHADL取得对应于存取指令ACTCMD的存储器区块地址(例如是存储器区块地址BA_m)以及存储器列地址。检测信号DEA的电压电平因为接收到存取指令ACTCMD而维持于低逻辑电平。随后，存取指令ACTCMD结束使得地址锁存信号RHADL的逻辑电平被下拉至低逻辑电平。检测信号产生电路DET2则是因为接收经由延迟器D4所延迟并相位反转的反及闸NAND1的输出结果而下拉检测信号DEB的电压电平。在接下来的过程中，由于检测信号DEA的电压电平维持于低逻辑电平并且第二计数值C2是固定的，因此在接收到刷新指令AREFCMD前接收到的存取指令ACTCMD将不会产生高逻辑电平的地址锁存信号RHADL。

接下来，在时间点t1，刷新指令AREFCMD在固定的时间(例如是3.9微秒)下被产生。第二计数值C2会被递增，而第一计数值C1会被重置。此时刷新信号AREF的电压电平连带被抬升到高逻辑电平。在此举例来说，使得多工电路150A输出区块列致能信号RAE13N_A以对存储器区块地址选择信号BNKS_A的存储器子区块142A进行对应的列干扰刷新操作。检测信号DEA、DEB的电压电平因为被延迟的刷新指令AREFCMD而被抬升。在本实施例中，存储器子区块142B在存储器子区块142A进行对应的列干扰刷新操作时，可进行对应的刷新操作，当存储器子区块142B完成刷新操作后，存储器子区块142A则会进行刷新操作。当存储器子区块142A、142B都完成刷新操作后，刷新信号AREF的电压电平将被下拉到低逻辑电平。

在此将介绍例用地址锁存信号RHADL来锁存存储器区块地址以及存储列地址的操作细节。请同时参考图5～图8及图11，在时间点t0，存储器区块地址缓冲器320_m接收到存取指令ACTCMD，可使对应于存取指令ACTCMD的存储器区块地址BA_m经由传输闸T01、闩锁电路L03以及传输闸T02的路径来输出经锁存的存储器区块地址BNKA_m。存储列地址缓冲器330接收到存取指令ACTCMD，可使对应于存取指令ACTCMD的存储列地址RA_0经由传输闸T05、闩锁电路L05以及传输闸T06的路径来输出经锁存的列干扰存储列地址X0TM。存储列地址缓冲器340_i接收到存取指令ACTCMD，可使对应于存取指令ACTCMD的存储列地址RA_i经由传输闸T09、闩锁电路L07以及传输闸T10的路径来输出经锁存的列干扰存储列地址XiTM。存储列地址缓冲器350接收到存取指令ACTCMD，可使对应于存取指令ACTCMD的存储列地址RA_13经由传输闸T13、闩锁电路L09以及传输闸T14的路径来输出经锁存的列干扰存储列地址X13TM。

随后，由于高逻辑电平的地址锁存信号RHADL被产生，使得在存储器区块地址缓冲器320_m中，对应于存取指令ACTCMD的存储器区块地址BA_m经由传输闸T01、闩锁电路L03以及传输闸T03的路径被锁存到闩锁电路L04。同理，在存储列地址缓冲器330中，对应于存取指令ACTCMD的存储列地址RA_0经由传输闸T05、闩锁电路L05以及传输闸T07的路径被锁存到闩锁电路L06。在存储列地址缓冲器340_i中，对应于存取指令ACTCMD的存储列地址RA_i经由传输闸T09、闩锁电路L07以及传输闸T11的路径被锁存到闩锁电路L08。在存储列地址缓冲器350中，对应于存取指令ACTCMD的存储列地址RA_13经由传输闸T13、闩锁电路L09以及传输闸T15的路径被锁存到闩锁电路L10。

接下来，在时间t2，存储器区块地址缓冲器320_m接收到刷新指令AREFCMD，可断开传输闸T02并导通传输闸T04。锁存在闩锁电路L04的存储器区块地址BA_m可经由传输闸T04而被输出，以成为经锁存的存储器区块地址BNKA_m。存储列地址缓冲器330接收到刷新指令AREFCMD，可断开传输闸T06并导通传输闸T08。锁存在闩锁电路L06的存储列地址RA_0可经由传输闸T08而被输出，以成为经锁存的列干扰存储列地址X0TM。

在此值得一提的是，经锁存的列干扰存储列地址X0TM的逻辑电平会与存储列地址RA_0的逻辑电平相反。如此一来，邻近于进行存取操作的存储列地址RA_0的存储列地址的存储单元可被进行列干扰刷新操作。

存储列地址缓冲器340_i接收到刷新指令AREFCMD，可断开传输闸T10并导通传输闸T12。锁存在闩锁电路L08的存储列地址RA_i可经由传输闸T12而被输出，以成为经锁存的列干扰存储列地址XiTM。存储列地址缓冲器350接收到刷新指令AREFCMD，可断开传输闸T14并导通传输闸T16。锁存在闩锁电路L10的存储列地址RA_13可经由传输闸T16而被输出，以成为经锁存的列干扰存储列地址X13TM。

请再同时参考图2、图4及图11，在时间点t2，当第一次存取指令ACTCMD发生时，因为被锁存的检测信号DEA的电压电平还是维持于高逻辑电平，因此列干扰地址锁存信号产生器310产生高逻辑电平的地址锁存信号RHADL。此时存储器控制电路120可锁存对应于在该刷新指令AREFCMD后的第一次存取指令ACTCMD的存储器区块地址以及存储列地址。此时同样地，存储器控制电路120可对存取指令ACTCMD所对应的存储器区块地址以及存储器列地址进行存取操作。检测信号DEA的电压电平因为延迟的存取指令ACTCMD而被下拉到低逻辑电平，因此如果后续接收存取指令ACTCMD所产生的第一计数值C1不等于第二计数值C2(时间点t3)。则地址锁存信号RHADL的电压电平将维持于低逻辑电平。也就是说，第一计数值C1不等于第二计数值C2的情况下，第一次存取指令ACTCMD所产生的经锁存的存储器区块地址以及存储列地址会持续被锁存，直到第一计数值C1等于第二计数值C2时才会改变。如此一来，本发明可提供在相邻两次刷新操作期间对已进行存取操作的存储列地址进行列干扰刷新区块地址的锁存操作并进行刷新操作，藉以避免存储单元列干扰现象而遗失其所存储的数据，并且可减少多余的刷新操作。

如果当第一计数值C1小于第二计数值C2并且接收到该刷新指令时重置该第二计数值C2，例如在时间点t4，在检测信号DEB的电压电平维持于高逻辑电平的情况下，列干扰地址锁存信号产生器310接收到刷新指令AREFCMD时，则会使逻辑比较电路430产生高逻辑电平的重置信号RHRSTB以重置第二计数值C2。

在其他的情况下，在相邻两次刷新指令AREFCMD的期间内如果没有接收到存取指令ACTCMD，存储器控制电路120不锁存存储器区块地址以及存储列地址。如此一来，存储器控制电路120可因为减少多余的列干扰刷新操作而降低存储器装置的功率消耗。

图12是依据本发明一实施例的一种存储器装置的数据更新的流程图。请参照图12，存储器装置的刷新方法可至少包括下列步骤。首先在步骤S1210，提供存储器阵列，存储器阵列具有多数个存储器区块，多数个存储器区块的各一包括多数个存储列。在步骤S1220，计数存取指令的次数以产生第一计数值，计数刷新指令的次数以产生第二计数值。在步骤S1230，在第一计数值等于第二计数值时锁存对应于存取指令的存储器区块地址以及存储列地址以获得列干扰刷新区块地址以及列干扰刷新列地址。以及在步骤S1240，依据列干扰刷新区块地址以及列干扰刷新列地址对存储器区块进行列干扰刷新操作。关于上述步骤的实施细节在前述的多个实施例中已有详尽的说明，恕不在此重述。

综上所述，本发明通过计数存取指令、刷新指令的次数以分别产生第一计数值、第二计数值，并在第一计数值等于第二计数值时锁存对应于存取指令的存储器区块地址以及存储列地址以获得列干扰刷新区块地址以及列干扰刷新列地址，并且存储器控制电路依据列干扰刷新区块地址以及列干扰刷新列地址对存储器区块进行列干扰刷新操作。如此一来，本发明可提供在相邻两次刷新操作期间对已进行存取操作存储列地址进行列干扰刷新区块地址的锁存操作并进行刷新操作，藉以避免存储单元列干扰现象而遗失其所存储的数据，并且可减少多余的刷新操作。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种存储器装置，其特征在于，包括：

存储器阵列，具有多个存储器区块，所述多个存储器区块的各一包括多个存储列；以及

存储器控制电路，耦接至所述多个存储器区块，计数存取指令的次数以产生第一计数值，计数刷新指令的次数以产生第二计数值，其中所述存储器控制电路在所述第一计数值等于所述第二计数值时锁存对应于所述存取指令的存储器区块地址以及存储列地址以获得列干扰刷新区块地址以及列干扰刷新列地址，并且所述存储器控制电路依据所述列干扰刷新区块地址以及所述列干扰刷新列地址对所述存储器区块进行列干扰刷新操作。

2.根据权利要求1所述的存储器装置，其中所述存储器控制电路还用以：

锁存对应于在所述刷新指令后的第一次存取指令的所述存储器区块地址以及所述存储列地址，

在相邻两次所述刷新指令的期间没有接收到所述存取指令时，不锁存所述存储器区块地址以及所述存储列地址。

3.根据权利要求1所述的存储器装置，其中所述存储器控制电路还用以：

在接收到所述刷新指令时重置所述第一计数值，

在所述第一计数值小于所述第二计数值并且接收到所述刷新指令时，重置所述第二计数值。

4.根据权利要求1所述的存储器装置，其中所述存储器控制电路包括：

列干扰刷新地址缓冲器，接收所述存取指令、对应于所述存取指令的所述存储器区块地址、对应于所述存取指令的所述存储列地址以及所述刷新指令，在接收到所述存取指令时计数所述存取指令的接收次数以产生所述第一计数值，在接收到所述刷新指令时计数所述刷新指令的接收次数以产生所述第二计数值，依据所述存取指令、所述刷新指令、所述第一计数值以及所述第二计数值以提供经锁存的所述存储器区块地址以及经锁存的所述存储列地址；

地址缓冲控制器，耦接至所述列干扰刷新地址缓冲器，依据经锁存的所述存储器区块地址以获得所述列干扰刷新区块地址；以及

刷新地址缓冲器，接收所述刷新指令，依据所述刷新指令对所述多个存储器区块的其中之一提供刷新列地址。

5.根据权利要求4项所述的存储器装置，其中所述列干扰刷新地址缓冲器包括：

列干扰地址锁存信号产生器，依据所述第一计数值以及所述第二计数值产生比较结果，并依据所述比较结果提供地址锁存信号；

多个存储器区块地址缓冲器，接收对应于所述存取指令的所述存储器区块地址以及所述地址锁存信号，依据所述地址锁存信号锁存所述所述存储器区块地址；以及

多个存储列地址缓冲器，接收对应于所述存取指令的所述存储列地址以及所述地址锁存信号，依据所述地址锁存信号锁存所述存储列地址。

6.根据权利要求5所述的存储器装置，其中所述列干扰地址锁存信号产生器包括：

第一计数器，用以在接收到所述存取指令时计数所述存取指令的接收次数以递增所述第一计数值；

第二计数器，用以在接收到所述刷新指令时计数所述刷新指令的接收次数以递增所述第二计数值；

逻辑比较电路，耦接至所述第一计数器以及所述第二计数器，接收所述存取指令以及所述刷新指令，用以比较所述第一计数值以及所述第二计数值以取得所述比较结果，并依据所述第一计数值等于所述第二计数值的所述比较结果产生致能的所述地址锁存信号。

7.一种存储器装置的刷新方法，其特征在于，包括：

提供存储器阵列，所述存储器阵列具有多个存储器区块，所述多个存储器区块的各一包括多个存储列；

计数存取指令的次数以产生第一计数值，计数刷新指令的次数以产生第二计数值；

在所述第一计数值等于所述第二计数值时锁存对应于所述存取指令的存储器区块地址以及存储列地址以获得列干扰刷新区块地址以及列干扰刷新列地址；以及

依据所述列干扰刷新区块地址以及所述列干扰刷新列地址对所述存储器区块进行列干扰刷新操作。

8.根据权利要求7所述的刷新方法，还包括：

锁存对应于在所述刷新指令后的第一次存取指令的所述存储器区块地址以及所述存储列地址；以及

在所述刷新指令的期间没有接收到所述存取指令，不锁存所述多个存储器区块地址以及所述多个存储列地址。

9.根据权利要求7所述的刷新方法，还包括：

在接收到所述刷新指令时重置所述第一计数值；以及

在所述第一计数值小于所述第二计数值并且接收到所述刷新指令时重置所述第二计数值。

10.根据权利要求7所述的刷新方法，其中依据接收所述存取指令的次数以产生所述第一计数值，依据接收所述刷新指令的次数以产生所述第二计数值的步骤包括：

接收所述存取指令、对应于所述存取指令的所述多个存储器区块地址、对应于所述存取指令的所述多个存储列地址以及所述刷新指令；

在接收到所述存取指令时计数所述存取指令的接收次数以产生所述第一计数值；以及

在接收到所述刷新指令时计数所述刷新指令的接收次数以产生所述第二计数值。

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