KR102528558B1

KR102528558B1 - 스토리지 장치, 호스트, 스토리지 시스템, 스토리지 장치의 전원 전압 수신 방법, 및 스토리지 시스템의 전원 전압 제공 방법

Info

Publication number: KR102528558B1
Application number: KR1020160005317A
Authority: KR
Inventors: 공재필; 오화석
Original assignee: 삼성전자주식회사
Priority date: 2016-01-15
Filing date: 2016-01-15
Publication date: 2023-05-04
Also published as: KR20170085773A; CN106980467A; CN106980467B; US9830993B2; US20170206974A1

Abstract

본 개시에 따른 스토리지 장치는, 비휘발성 메모리를 포함하는 스토리지 장치로서, 검출 단자, 검출 단자에 전기적으로 연결된 센싱 저항, 및 스토리지 장치가 외부 장치와 전기적으로 연결된 경우 센싱 저항의 저항 값에 따른 검출 단자의 전압 레벨을 기초로 선택된 전원 전압을 외부 장치로부터 수신하는 전원 전압 단자를 포함한다.

Description

스토리지 장치, 호스트, 스토리지 시스템, 스토리지 장치의 전원 전압 수신 방법, 및 스토리지 시스템의 전원 전압 제공 방법{Storage device, Host, Storage system, method of receiving power supply of storage device, and method of providing power supply of storage system}

본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 가변 전압을 수신할 수 있는 스토리지 장치, 가변 전압을 제공할 수 있는 호스트, 스토리지 시스템, 스토리지 장치의 전원 전압 수신 방법, 및 스토리지 시스템의 전원 전압 제공 방법에 관한 것이다.

스토리지 시스템(storage system)은 호스트(host)와 스토리지 장치(storage device)로 구성된다. 호스트와 스토리지 장치는 UFS(universal flash storage), SATA(serial ATA), SCSI(small computer small interface), SAS(serial attached SCSI), eMMC(embedded MMC) 등과 같은 다양한 표준 인터페이스를 통해 연결된다. 스토리지 시스템이 모바일 장치에 사용되는 경우에 전력 소모를 줄이는 것은 매우 중요하며, 전력 소모를 줄이기 위해서는 스토리지 장치의 동작 전압을 저 전압 레벨로 구현하는 것이 요구된다.

본 개시의 기술적 사상이 해결하고자 하는 과제는 멀티 레벨 전원 전압을 수신할 수 있는 스토리지 장치 및 스토리지 장치의 전원 전압 수신 방법을 제공하는 데에 있다.

또한, 본 개시의 기술적 사상이 해결하고자 하는 다른 과제는 멀티 레벨 전원 전압을 제공할 수 있는 호스트, 스토리지 시스템 및 스토리지 시스템의 전원 전압 제공 방법을 제공하는 데에 있다.

본 개시의 기술적 사상에 따른 스토리지 장치는 비휘발성 메모리를 포함하는 스토리지 장치로서, 검출 단자, 상기 검출 단자에 전기적으로 연결된 센싱 저항, 및 상기 스토리지 장치가 외부 장치와 전기적으로 연결된 경우, 상기 센싱 저항의 저항 값에 따른 상기 검출 단자의 전압 레벨을 기초로 선택된 전원 전압을 상기 외부 장치로부터 수신하는 전원 전압 단자를 포함한다.

또한, 본 개시의 다른 기술적 사상에 따른 스토리지 장치는 비휘발성 메모리를 포함하는 스토리지 장치로서, 검출 단자, 및 상기 스토리지 장치가 외부 장치와 전기적으로 연결된 경우, 상기 검출 단자의 전압 레벨에 따라 선택된 전원 전압을 상기 외부 장치로부터 수신하는 전원 전압 단자를 포함한다.

또한, 본 개시의 다른 기술적 사상에 따른 호스트는, 스토리지 장치와 통신하는 호스트로서, 상기 스토리지 장치에 전원 전압을 제공하는 전력 관리 모듈을 포함하고, 상기 전력 관리 모듈은, 상기 스토리지 장치의 검출 단자의 전압 레벨을 검출하는 전압 검출부, 및 검출된 상기 전압 레벨을 기초로 결정된 상기 전원 전압을 상기 스토리지 장치의 전원 전압 단자에 제공하는 전원 전압 제공부를 포함한다.

또한, 본 개시의 다른 기술적 사상에 따른 스토리지 시스템은 검출 단자, 전원 전압 단자 및 상기 검출 단자에 전기적으로 연결된 센싱 저항을 포함하는 스토리지 장치, 및 상기 스토리지 장치와 전기적으로 연결되고, 상기 센싱 저항의 저항 값에 따른 상기 검출 단자의 전압 레벨을 기초로 선택된 전원 전압을 상기 전원 전압 단자에 제공하는 호스트를 포함한다.

또한, 본 개시의 다른 기술적 사상에 따른 스토리지 장치의 전원 전압 수신 방법은, 스토리지 장치의 검출 단자에 연결된 센싱 저항에 따른 검출 단자의 검출 전압을 기초로 선택된 전원 전압을 호스트로부터 수신하는 단계, 수신된 상기 전원 전압이 허용 전압 범위 내에 포함되는지 판단하는 단계, 및 판단 결과에 따라 상기 호스트에 패스 신호 또는 페일 신호를 제공하는 단계를 포함한다.

또한, 본 개시의 다른 기술적 사상에 따른 스토리지 시스템의 전원 전압 제공 방법은, 호스트와 스토리지 장치가 전기적으로 연결되면, 상기 호스트에서, 상기 스토리지 장치의 검출 단자에 연결된 센싱 저항에 따른 검출 단자의 전압을 검출하는 단계, 상기 호스트에서, 검출된 상기 전압을 기초로 상기 스토리지 장치에 제공할 전원 전압을 결정하는 단계, 및 결정된 상기 전원 전압을 상기 호스트에서 상기 스토리지 장치로 제공하는 단계를 포함한다.

본 개시의 기술적 사상에 따르면, 스토리지 장치는 검출 단자에 연결된 센싱 저항을 포함함으로써, 센싱 저항의 저항 값에 따라 결정된 멀티 레벨의 전원 전압을 외부 장치로부터 수신할 수 있다. 따라서, 스토리지 장치는 내부 동작에 필요한 저전압 레벨의 전원 전압을 외부 장치로부터 수신할 수 있고, 수신된 전원 전압을 이용하여 동작함으로써 소비 전력을 감소시킬 수 있다.

또한, 본 개시의 기술적 사상에 따르면, 스토리지 장치는 외부 장치로부터 수신된 전원 전압에 대한 검출 동작을 수행함으로써, 잘못된 전원 전압의 인가에 의한 스토리지 장치의 동작 오류를 방지할 수 있다. 또한, 본 개시의 기술적 사상에 따르면, 호스트는 스토리지 장치의 검출 단자의 전압에 대한 검출 횟수가 임계 횟수 미만인 경우 검출 단자의 전압을 다시 검출함으로써, 검출 단자의 전압에 대한 검출 오류를 감소시킬 수 있다.

도 1은 본 개시의 일 실시예에 따른 스토리지 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 스토리지 시스템의 전압 검출 동작을 설명하기 위한 개략적인 회로도이다.
도 3은 본 개시의 일 실시예에 따른 검출 전압에 따라 제공되는 전원 전압을 나타내는 표이다.
도 4는 본 개시의 일 실시예에 따른 스토리지 장치의 일면에 배치된 접속 핀들을 나타낸다.
도 5는 본 개시의 일 실시예에 따른 스토리지 시스템을 상세하게 나타내는 블록도이다.
도 6은 도 5의 전력 관리 모듈을 상세하게 나타내는 블록도이다.
도 7은 도 6의 전원 전압 제공부의 일 예를 나타내는 회로도이다.
도 8은 도 5의 전원 전압 검출부를 상세하게 나타내는 블록도이다.
도 9a 및 도 9b는 도 8의 제1 및 제2 전원 전압 검출부들을 각각 나타내는 회로도들이다.
도 10은 본 개시의 일 실시예에 따른 스토리지 장치의 전원 전압 수신 방법을 나타내는 흐름도이다.
도 11은 본 개시의 일 실시예에 따른 스토리지 시스템의 전원 전압 제공 방법을 나타내는 흐름도이다.
도 12는 본 개시의 일 실시예에 따른 스토리지 시스템의 전원 전압 제공 방법을 나타내는 흐름도이다.
도 13은 본 개시의 일 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따른 스토리지 시스템을 개략적으로 나타내는 블록도이다.
도 15는 본 개시의 일 실시예에 따른 스토리지 시스템을 상세하게 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 UFS 메모리 장치를 나타내는 블록도이다.
도 18은 도 17의 메모리 셀 어레이에 포함된 메모리 블록을 나타내는 회로도이다.
도 19는 도 18의 메모리 블록을 나타내는 사시도이다.
도 20은 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 21은 본 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 개시의 일 실시예에 따른 스토리지 시스템(10)을 개략적으로 나타내는 블록도이다.

도 1을 참조하면, 스토리지 시스템(10)은 스토리지 장치(100) 및 호스트(200)를 포함한다. 스토리지 시스템(10)은 예를 들어, PC(personal computer), 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰(smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 오디오 장치(audio device), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book) 등과 같은 전자 장치로 구현될 수 있다. 또한, 스토리지 시스템(10)은 예를 들어, 손목 시계 또는 HMD(Head-Mounted Display)와 같은 웨어러블 기기(Wearable device) 등과 같은 다양한 유형의 전자 장치로 구현될 수도 있다.

스토리지 장치(100)는 비휘발성 메모리(110) 및 접속부(120)를 포함할 수 있다. 비휘발성 메모리(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 일 실시예에서, 복수의 메모리 셀들은 낸드(NAND) 플래쉬 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.

접속부(120)는 호스트(200)와 같은 외부 장치에 연결 가능한, 검출 단자(detection terminal)(121) 및 전원 전압 단자(power supply terminal)(122)를 포함할 수 있다. 예를 들어, 검출 단자(121) 및 전원 전압 단자(122)는 핀들(pins) 또는 패드들(pads) 등과 같이, 전기적 신호를 송수신할 수 있는 도전성 단자로 구현될 수 있다. 접속부(120)는 포트(port) 또는 인터페이싱 유닛이라고 지칭할 수도 있다. 예를 들어, 스토리지 장치(100)가 UFS 메모리 카드인 경우, 접속부(120)는 UFS 인터코넥트(UFS Interconnect, UIC)라고 지칭할 수 있다.

또한, 접속부(120)는 검출 단자(121)에 전기적으로 연결된 센싱 저항(sesing resistor)(Rs)을 더 포함할 수 있다. 스토리지 장치(100)가 호스트(200)와 전기적으로 연결된 경우, 검출 단자(121)의 전압인 검출 전압(detected voltage)(Vdet)은 센싱 저항(Rs)의 저항 값(resistance value)에 따라 결정되는 전압 레벨을 가질 수 있다. 센싱 저항(Rs)의 저항 값은 스토리지 장치(100)의 종류에 따라 서로 다르게 결정될 수 있고, 이에 따라, 검출 전압(Vdet)의 전압 레벨은 스토리지 장치(100)의 종류에 따라 서로 다르게 결정될 수 있다.

전원 전압 단자(122)는 스토리지 장치(100)가 호스트(200)와 전기적으로 연결된 경우, 검출 전압(Vdet)을 기초로 선택된 전원 전압(PWR)을 호스트(200)로부터 수신할 수 있다. 이와 같이, 전원 전압(PWR)은 센싱 저항(Rs)의 저항 값에 따른 검출 전압(Vdet)의 전압 레벨에 대응하는 전압 레벨을 가질 수 있다. 일 실시예에서, 전원 전압(PWR)은 센싱 저항(Rs)의 저항 값에 따라 결정되는 멀티 레벨 전압일 수 있다.

일부 실시예들에서, 스토리지 장치(100)는 전자 장치에 내장되는(embedded) 내장(internal) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 스토리지 장치(100)는 비휘발성 메모리(예를 들면, OTPROM(One Time Programmable ROM), PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), Mask ROM, Flash ROM 등)일 수 있다.

일부 실시예들에서, 스토리지 장치(100)는 전자 장치에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 및 Memory Stick 중 적어도 하나를 포함할 수 있다.

호스트(200)는 스토리지 장치(10)의 데이터 처리 동작, 예를 들어, 데이터 독출 동작 또는 데이터 기입 동작 등을 제어할 수 있다. 일 실시예에서, 호스트(200)는 시스템 온 칩(System-On-a-Chip, SoC)으로 구현될 수 있고, 이에 따라, 전자 장치에 내장될 수 있다. 호스트(200)는 복수의 IP(Intelletual Property)들, 예를 들어, 클럭 생성기, 모뎀, 메모리, 디스플레이 컨트롤러 등을 더 포함하는 시스템 온 칩으로 구현될 수 있다.

본 실시예에서, 호스트(200)는 전력 관리 모듈(210)을 포함할 수 있다. 전력 관리 모듈(210)은 스토리지 장치(100)와 전기적으로 연결된 경우, 검출 단자(121)의 전압 레벨인 검출 전압(Vdet)을 검출하고, 검출 전압(Vdet)에 따라 결정된 전원 전압(PWR)을 전원 전압 단자(122)에 제공할 수 있다. 예를 들어, 전력 관리 모듈(210)은 PMIC(Power Management Integrated Circuit)로 구현될 수 있다. 여기서, PMIC는 전원을 조정해주는 IC로, 주로 모바일 장치에서 배터리 구동 시간을 늘리기 위해 많이 사용한다.

도 2는 도 1의 스토리지 시스템(10)의 전압 검출 동작을 설명하기 위한 개략적인 회로도이다.

도 2를 참조하면, 스토리지 장치(100)와 호스트(200)가 전기적으로 연결된 경우, 접속부(120)에 포함된 검출 단자(121)는 전력 관리 모듈(210)에 포함된 패드(PD)에 전기적으로 연결될 수 있다. 전력 관리 모듈(220)은 센싱 전류(Is)를 제공하는 전류 소스(CS)를 포함할 수 있다. 예를 들어, 센싱 전류(Is)는 0.1mA일 수 있다. 이때, 검출 단자(121)의 전압인 검출 전압(Vdet)은 센싱 저항(Rs)의 저항 값(R)과 센싱 전류(Is)의 전류 레벨(I)의 곱으로 결정될 수 있다(즉, Vdet = R*I).

본 실시예에서, 센싱 저항(Rs)은 검출 단자(121)와 그라운드 단자(GND) 사이에 연결될 수 있고, 스토리지 장치(100)가 호스트(200)와 전기적으로 연결되는 경우 전기적인 경로를 형성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 센싱 저항(Rs)은 스토리지 장치(100)와 호스트(200) 사이의 전기적인 경로를 형성할 수 있는 임의의 수동 소자일 수 있다. 또한, 일부 실시예들에서, 센싱 저항(Rs)은 서로 직렬, 병렬, 또는 직병렬로 연결된 복수의 저항기들을 포함하도록 구현될 수 있다. 또한, 일부 실시예들에서, 검출 단자(121)와 센싱 저항(Rs) 사이 또는 센싱 저항(Rs)과 그라운드 단자(GND) 사이에 다른 소자들이 연결될 수 있다.

도 3은 본 개시의 일 실시예에 따른 검출 전압(Vdet)에 따라 제공되는 전원 전압을 나타내는 표(31)이다. 이하에서는, 도 1 내지 도 3을 참조하여 스토리지 시스템(10)의 전압 검출 동작을 더욱 자세하게 설명하기로 한다. 이때, 도 2를 참조하여 상술된 바와 같이, 예를 들어, 센싱 전류(Is)가 0.1mA인 경우에 대해 상술하기로 한다.

센싱 저항(Rs)이 0.1kΩ 미만의 저항 값을 갖는 경우, 검출 전압(Vdet)은 10mV 미만일 수 있다. 호스트(200)는 검출 전압(Vdet)이 10mV 미만이면 전원 전압(PWR)을 1.2V로 결정할 수 있고, 전력 관리 모듈(210)은 1.2V의 전원 전압(PWR)을 전원 전압 단자(122)에 제공할 수 있다. 일 실시예에서, 스토리지 장치(100)에서 필요한 전원 전압(PWR)이 디폴트 전압 레벨인 1.2V인 경우, 센싱 저항(Rs)은 0.1kΩ 미만의 저항 값을 가진 저항으로 구현하거나 단순 기생 저항 성분으로 구현할 수도 있다.

센싱 저항(Rs)이 10kΩ의 저항 값을 갖는 경우, 검출 전압(Vdet)은 1V일 수 있다. 이때, 호스트(200)는 전원 전압(PWR)을 1.1V로 결정할 수 있고, 전력 관리 모듈(210)은 1.1V의 전원 전압(PWR)을 전원 전압 단자(122)에 제공할 수 있다. 또한, 센싱 저항(Rs)이 20kΩ의 저항 값을 갖는 경우, 검출 전압(Vdet)은 2V일 수 있다. 이때, 호스트(200)는 전원 전압(PWR)을 1.0V로 결정할 수 있고, 전력 관리 모듈(210)은 1.0V의 전원 전압(PWR)을 전원 전압 단자(122)에 제공할 수 있다. 또한, 센싱 저항(Rs)이 30kΩ의 저항 값을 갖는 경우, 검출 전압(Vdet)은 3V일 수 있다. 이때, 호스트(200)는 전원 전압(PWR)을 0.9V로 결정할 수 있고, 전력 관리 모듈(210)은 0.9V의 전원 전압(PWR)을 전원 전압 단자(122)에 제공할 수 있다.

이와 같이, 본 실시예에 따르면, 호스트(200)는 스토리지 장치(100)의 센싱 저항(Rs)에 따른 멀티 레벨의 전원 전압(PWR)을 제공할 수 있고, 이에 따라, 스토리지 장치(100)의 전원 전압 단자(122)는 멀티 레벨의 전원 전압(PWR)을 수신할 수 있다. 도 3에서는, 스토리지 장치(100)에 포함된 센싱 저항(Rs)의 저항 값이 커질수록, 스토리지 장치(100)에 제공되는 전원 전압(PWR)은 감소하는 실시예가 예시되었다. 그러나, 본 발명은 이에 한정되지 않으며, 스토리지 장치(100)에 포함된 센싱 저항(Rs)의 저항 값이 커질수록, 스토리지 장치(100)에 제공되는 전원 전압(PWR)이 증가할 수도 있다.

또한, 본 실시예에 따르면, 센싱 저항(Rs)의 저항 값은 0.1kΩ 미만, 10kΩ, 20kΩ 또는 30kΩ으로 결정될 수 있고, 이때, 센싱 저항(Rs)의 저항 값들 사이의 차이가 매우 크다. 호스트(200)는 센싱 저항(Rs)의 저항 값에 따른 검출 전압(Vdet)을 기초로 전원 전압(PWR)의 전압 레벨을 결정할 수 있다. 이에 따라, 검출 전압(Vdet)의 감지 단계에서 오류가 발생할 경우, 즉, 검출 전압(Vdet)이 제대로 감지되지 않을 경우, 호스트(200)는 스토리지 장치(100)에 적합하지 않은 전압 레벨을 갖는 전원 전압(PWR)을 제공할 수 있다. 따라서, 스토리지 장치(100)에서 필요한 전원 전압(PWR)의 전압 레벨에 따라 센싱 저항(Rs)의 저항 값들 사이의 차이를 충분히 크게 설정함으로써 검출 전압(Vdet)의 감지 단계에서의 오류를 방지할 수 있다.

도 4는 본 개시의 일 실시예에 따른 스토리지 장치(100a)의 일면에 배치된 접속 핀들을 나타낸다.

도 4를 참조하면, 스토리지 장치(100a)는 도 1의 스토리지 장치(100)의 일 실시예이다. 따라서, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용되며, 중복된 설명은 생략하기로 한다. 예를 들어, 스토리지 장치(100a)는 UFS 메모리 카드일 수 있으나, 본 발명은 이에 한정되지 않는다.

스토리지 장치(100a)의 일 면에는 복수의 접속 핀들이 배치될 수 있고, 복수의 접속 핀들은 카드 검출(card detection) 핀(121a), 전원 전압 핀(122a)을 포함할 수 있다. 본 실시예에 따르면, 카드 검출 핀(121a)은 도 1의 검출 단자(121)의 일 예일 수 있고, 전원 전압 핀(122a)은 도 1의 전원 전압 단자(122)의 일 예일 수 있다. 일부 실시예들에서, 복수의 접속 핀들은 적어도 하나의 전원 전압 핀을 더 포함할 수 있다. 적어도 하나의 전원 전압 핀은 전원 전압 핀(122a)에 수신되는 전원 전압과 다른 전압 레벨을 갖는 전원 전압을 수신할 수 있다. 일부 실시예들에서, 복수의 접속 핀들은 데이터 출력 핀들 및 데이터 입력 핀들을 더 포함할 수 있다. 일부 실시예들에서, 복수의 접속 핀들은 데이터 입출력 핀들을 더 포함할 수도 있다.

본 실시예에 따르면, 센싱 저항(Rs)은 카드 검출 핀(121a)에 전기적으로 연결되도록 스토리지 장치(100a)의 내부에 배치될 수 있다. 일 실시예에서, 센싱 저항(Rs)은 카드 검출 핀(121a)과 그라운드 단자 사이에 연결될 수 있고, 스토리지 장치(100a)가 호스트(예를 들어, 도 1의 200)와 전기적으로 연결되는 경우 전기적인 경로를 형성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 카드 검출 핀(121a)과 센싱 저항(Rs) 사이 또는 센싱 저항(Rs)과 그라운드 단자 사이에 다른 소자들이 연결될 수 있다.

스토리지 장치(100a)에 포함된 복수의 접속 핀들의 개수, 크기 및 배치는 실시예에 따라 변경될 수 있으며, 구체적으로, 스토리지 장치(100a)와 통신하는 인터페이스 프로토콜에 기초하여 결정될 수 있다. 예를 들면, 스토리지 장치(100a) 및 호스트(예를 들어, 도 1의 200)는 ATA(Advanced Technology Attachment), SATA(serial ATA), e-SATA(external SATA), PATA(parallel ATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component interconnection), PCI-E(PCI express), IEEE 1394, USB(Universal Serial Bus), ESDI(Enhanced Small Device Interface), IDE(Integrated Drive Electronics), SD(Secure Digital) 카드, MMC(Multi Media Card), eMMC(embedded MMC), UFS(Universal Flash Storage), CF(Compact Flash) 카드 인터페이스 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해서 통신할 수 있다.

도 5는 본 개시의 일 실시예에 따른 스토리지 시스템(10A)을 상세하게 나타내는 블록도이다.

도 5를 참조하면, 스토리지 시스템(10A)는 스토리지 장치(100A) 및 호스트(200A)를 포함할 수 있다. 본 실시예에 따른 스토리지 시스템(10A)는 도 1의 스토리지 시스템(10)의 일 구현예이며, 도 1 내지 도 4를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.

호스트(200A)는 전력 관리 모듈(210), 접속부(220) 및 스토리지 컨트롤러(230)를 포함할 수 있다. 일 실시예에서, 전력 관리 모듈(210)과 스토리지 컨트롤러(230)는 시스템 온 칩(SoC)으로 구현될 수 있고, 이에 따라, 전자 장치에 내장될 수 있다. 일 실시예에서, 전력 관리 모듈(210)과 스토리지 컨트롤러(230)는 AP(Application Processor) 내의 일부 구성 요소들로 구현될 수 있다. 전력 관리 모듈(210)은 도 1의 전력 관리 모듈(210)과 실질적으로 유사하게 구현될 수 있고, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.

접속부(220)는 스토리지 장치(100A)와 연결 가능한 제1 및 제2 접속 단자들(221, 222)을 포함할 수 있다. 예를 들어, 제1 및 제2 접속 단자들(221, 222)은 핀들 또는 패드들 등과 같이, 전기적 신호를 송수신할 수 있는 도전성 단자로 구현될 수 있다. 접속부(220)는 포트 또는 인터페이싱 유닛이라고 지칭할 수도 있다. 예를 들어, 스토리지 장치(100A)가 UFS 메모리 카드인 경우, 접속부(220)는 UFS 인터코넥트(UIC)라고 지칭할 수 있다.

제1 접속 단자(221)는 스토리지 장치(100A)의 검출 단자(121)와 전기적으로 연결될 수 있다. 이에 따라, 전력 관리 모듈(210)은 제1 접속 단자(221)의 전압 레벨을 검출 전압(Vdet)으로 결정할 수 있다. 제1 접속 단자(221)는 도 2의 패드(PD)와 전기적으로 연결될 수 있다. 제2 접속 단자(222)는 스토리지 장치(100A)의 전원 전압 단자(122)와 전기적으로 연결될 수 있다. 이에 따라, 전력 관리 모듈(210)은 제2 접속 단자(222)를 통해 스토리지 장치(100A)의 전원 전압 단자(122)에 전원 전압(PWR)을 제공할 수 있다.

스토리지 컨트롤러(230)는 스토리지 장치(100A)와 인터페이싱하기 위한 블록으로서, 스토리지 장치(100A)에 기록 요청 또는 독출 요청 등과 같은 요청(request)을 발급(issue)하고, 스토리지 장치(100A)로부터 요청에 대한 응답(response)을 받을 수 있다. 또한, 스토리지 컨트롤러(230)는 스토리지 장치(100A)에 저장될 데이터를 전송하고, 스토리지 장치(100A)로부터 독출한 데이터를 수신할 수 있다. 스토리지 컨트롤러(230)는 호스트 컨트롤러, 스태틱 메모리 컨트롤러(static memory controller, SMC) 또는 플래시 메모리 컨트롤러(flash memory controller, FMC)라고 지칭될 수도 있다.

일 실시예에서, 스토리지 컨트롤러(230)는 검출 전압(Vdet)에 따라 전원 전압(PWR)을 선택할 수 있다. 도 3에서 예시된 바와 같이, 검출 전압(Vdet)의 전압 레벨에 따라 전원 전압(PWR)의 전압 레벨은 변경될 수 있는데, 스토리지 컨트롤러(230)는 검출 전압(Vdet)에 따라 선택된 전원 전압(PWR)을 제공하기 위해 전력 관리 모듈(210)을 제어할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 호스트(200A)의 프로세서가 검출 전압(Vdet)에 따라 전원 전압(PWR)을 선택할 수도 있다. 이때, 프로세서는 선택된 전원 전압(PWR)을 제공하기 위해 전력 관리 모듈(210)을 제어할 수 있다.

스토리지 장치(100A)는 비휘발성 메모리(110), 접속부(120) 및 메모리 컨트롤러(130)를 포함할 수 있고, 메모리 컨트롤러(130)는 전원 전압 검출부(131)를 포함할 수 있다. 비휘발성 메모리(110) 및 접속부(120)는 도 1의 비휘발성 메모리(110) 및 접속부(120)와 실질적으로 유사하게 구현될 수 있다. 메모리 컨트롤러(130)는 호스트(200A)로부터 수신한 독출/기록 요청에 응답하여 비휘발성 메모리(110)에 저장된 데이터를 독출하도록 또는 비휘발성 메모리(110)에 데이터를 기입하도록 비휘발성 메모리(110)를 제어할 수 있다. 일 실시예에서, 전원 전압 단자(122)에서 수신되는 전원 전압(PWR)은 메모리 컨트롤러(130)에서 이용되는 전원 전압일 수 있다.

전원 전압 검출부(131)는 전원 전압 단자(122)에서 수신된 전원 전압(PWR)이 목표 전압 레벨에 대응하는지 판단하도록 전원 전압(PWR)을 검출할 수 있다. 또한, 전원 전압 검출부(131)는 검출 결과에 따른 패스 신호 또는 페일 신호를 응답으로서 호스트(200A)에 전달할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 컨트롤러(130) 내의 다른 기능 블록, 예를 들어, 프로세서가 전원 전압 검출부(131)의 검출 결과를 수신하고, 검출 결과에 따른 패스 신호 또는 페일 신호를 응답으로서 호스트(200A)에 전달할 수 있다.

일 실시예에서, 전원 전압 검출부(131)는 전원 전압(PWR)이 목표 전압 레벨 이하의 제1 기준 전압과 목표 전압 레벨 이상의 제2 기준 전압 사이의 허용 전압 범위 내에 포함되는지 판단할 수 있다. 예를 들어, 제1 기준 전압은 (목표 전압 레벨-0.05V)로 설정할 수 있고, 제2 기준 전압은 (목표 전압 레벨+0.05V)로 설정할 수 있다. 이에 따라, 호스트(200A)로부터 오 전압이 인가됨에 따라 스토리지 장치(100A)에서 동작 오류가 발생하는 것을 방지할 수 있다.

도 6은 도 5의 전력 관리 모듈(210)을 상세하게 나타내는 블록도이다. 이하에서는, 도 5 및 도 6을 참조하여 본 개시의 일 실시예에 따른 스토리지 시스템(10A)의 전원 전압 제공 동작을 설명하기로 한다.

도 5 및 도 6을 참조하면, 전력 관리 모듈(210)은 전압 검출부(211) 및 전원 전압 제공부(212)를 포함할 수 있다. 전압 검출부(211)는 접속부(220)의 제1 접속 단자(221)에 센싱 전류를 제공하고, 스토리지 장치(100A)의 검출 단자(121)와 전기적으로 연결된 제1 접속 단자(221)의 전압 레벨을 검출 전압(Vdet)으로 검출할 수 있다. 센싱 전류에 의해 스토리지 장치(100A)의 검출 단자(121)의 전압 레벨은 센싱 저항(Rs)의 저항 값에 따라 결정될 수 있고, 검출 단자(121)의 전압 레벨은 제1 접속 단자(221)의 전압 레벨과 실질적으로 동일하므로, 전압 검출부(211)는 제1 접속 단자(221)의 전압 레벨을 검출 전압(Vdet)으로 검출할 수 있다.

일 실시예에서, 전압 검출부(211)는 검출 전압(Vdet)을 스토리지 컨트롤러(230)에 제공할 수 있고, 스토리지 컨트롤러(230)는 검출 전압(Vdet)을 기초로 스토리지 장치(100A)에 제공할 전원 전압(PWR)의 전압 레벨을 결정할 수 있다. 또한, 스토리지 컨트롤러(230)는 결정된 전원 전압(PWR)에 따른 제어 신호를 전원 전압 제공부(212)에 제공할 수 있다.

전원 전압 제공부(212)는 스토리지 컨트롤러(230)로부터 수신한 제어 신호에 응답하여, 전원 전압(PWR)을 생성할 수 있고, 생성된 전원 전압(PWR)을 제2 접속 단자(222)를 통해 스토리지 장치(100A)에 제공할 수 있다. 전원 전압 제공부(212)의 구체적인 동작에 대해서는 이하에서 도 7을 참조하여 자세하게 설명하기로 한다.

도 7은 도 6의 전원 전압 제공부의 일 예(212a)를 나타내는 회로도이다.

도 7을 참조하면, 전원 전압 제공부(212a)는 연산 증폭기(AMP1), 트랜지스터(PM1), 및 제1 및 제2 저항들(R1, R2)을 포함할 수 있다. 이와 같이, 전원 전압 제공부(212a)는 LDO(Low Drop Out) 레귤레이터로 구현될 수 있다. 그러나, 전원 전압 제공부(212a)의 구성은 이에 한정되지 않으며, 전원 전압 제공부(212a)는 결정된 전원 전압을 제공할 수 있는 임의의 구성을 가질 수 있다.

트랜지스터(PM1)는 연산 증폭기(AMP1)의 출력 단자와 연결된 게이트, 입력 전압(VDD)이 인가되는 소스, 및 제1 노드(node)(ND1)에 연결되는 드레인을 가질 수 있다. 제1 저항(R1)은 제1 노드(ND1)와 제2 노드(ND2) 사이에 연결되고, 제2 저항(R2)은 제2 노드(ND2)와 그라운드 단자(GND) 사이에 연결될 수 있다. 연산 증폭기(AMP1)의 제1 입력 단자에는 기준 전압(Vref)이 입력될 수 있고, 제2 입력 단자는 제2 노드(ND2)에 연결될 수 있다.

제1 노드(ND1)의 출력 전압(Vout)은, 전원 전압 제공부(212a)에서 제공되는 전원 전압(PWR)일 수 있고, 출력 전압(Vout)은 제2 접속 단자(222)를 통해 스토리지 장치(100A)의 전원 전압 단자(122)에 제공될 수 있다. 제2 노드(ND2)의 피드백 전압(Vfd)은, 출력 전압(Vout)이 제1 및 제2 저항들(R1, R2)의 비에 의해 분배된 전압 레벨을 가질 수 있다. 연산 증폭기(AMP1)는 기준 전압(Vref)과 피드백 전압(Vfd)을 비교하고, 비교 결과를 증폭하여 출력 신호를 제공할 수 있다. 따라서, 전원 전압 제공부(212a)는 입력 전압(VDD)을 기초로 기준 전압(Vref)의 전압 레벨을 따라가는 출력 전압(Vout)을 제공할 수 있다.

도 5 및 도 7을 참조하면, 호스트(200A)는 센싱 저항(Rs)의 저항 값에 따른 검출 전압(Vdet)을 기초로 전원 전압(PWR)을 결정할 수 있고, 전력 관리 모듈(210)의 전원 전압 제공부(212a)에서 전원 전압(PWR)을 생성하도록 전원 전압(PWR)에 따라 제1 및 제2 저항들(R1, R2)의 비율을 조절하는 제어 신호를 생성할 수 있다. 전원 전압 제공부(212a)는 제어 신호를 기초로 조절된 제1 및 제2 저항들(R1, R2)의 비율에 따라, 전원 전압(PWR)에 대응하는 출력 전압(Vout)을 제1 노드(ND1)에서 출력할 수 있다.

도 8은 도 5의 전원 전압 검출부(131)를 상세하게 나타내는 블록도이다. 이하에서는, 도 5 및 도 8을 참조하여 전원 전압 검출부(131)의 동작을 자세하게 설명하기로 한다. 전원 전압 검출부(131)는 전원 전압 단자(122)에서 수신된 전원 전압(PWR)이 목표 전압 레벨에 대응하는지 판단하도록 전원 전압(PWR)을 검출할 수 있으며, 제1 전원 전압 검출부(131a) 및 제2 전원 전압 검출부(131b)를 포함할 수 있다.

제1 전원 전압 검출부(131a)는 전원 전압 단자(122)에서 수신된 전원 전압(PWR)이 제1 기준 전압 이상인지 판단할 수 있고, 제1 기준 전압은 목표 전압 레벨 이하로 설정될 수 있다. 예를 들어, 제1 기준 전압은 (목표 전압 레벨-0.05V)로 설정할 수 있다. 제2 전원 전압 검출부(131b)는 전원 전압 단자(122)에서 수신된 전원 전압(PWR)이 제2 기준 전압 이하인지 판단할 수 있고, 제2 기준 전압은 목표 전압 레벨 이상으로 설정될 수 있다. 예를 들어, 제2 기준 전압은 (목표 전압 레벨+0.05V)로 설정할 수 있다.

도 9a는 도 8의 제1 전원 전압 검출부(131a)를 나타내는 회로도이다. 이하에서는, 도 5, 도 8 및 도 9a를 참조하여 제1 전원 전압 검출부(131a)의 동작을 자세하게 설명하기로 한다. 제1 전원 전압 검출부(131a)는 제3 및 제4 저항들(R3, R4) 및 비교기(CP1)를 포함할 수 있다.

제3 저항(R3)은 제1 전압 단자(VDD1)와 제3 노드(ND3) 사이에 연결되고, 제4 저항(R4)은 제3 노드(ND3)와 그라운드 단자(GND) 사이에 연결될 수 있다. 제3 노드(ND3)의 전압은 제1 전압 단자(VDD1)의 전압 레벨이 제3 및 제4 저항들(R3, R4)의 비에 의해 분배된 전압 레벨을 가질 수 있다. 본 실시예에서, 제3 노드(ND3)의 전압은 제1 기준 전압에 대응하도록, 제1 전압 단자(VDD1)의 전압 레벨, 제3 및 제4 저항들(R3, R4)의 저항 값들이 결정될 수 있다.

비교기(CP1)의 제1 입력 단자에는 전원 전압 단자(122)에서 수신한 전압(Vin)이 입력되고, 제2 입력 단자는 제3 노드(ND3)의 전압이 인가된다. 비교기(CP1)는 전원 전압 단자(122)에서 수신한 전압(Vin)와 제3 노드(ND3)의 전압을 비교하고, 비교 결과를 제1 출력 신호(OUT1)로써 출력할 수 있다. 여기서, 전원 전압 단자(122)에서 수신한 전압(Vin)은 전원 전압(PWR)에 대응하고, 제3 노드(ND3)의 전압은 제1 기준 전압에 대응할 수 있다.

도 9b는 도 8의 제2 전원 전압 검출부(131b)를 나타내는 회로도이다. 이하에서는, 도 5, 도 8 및 도 9b를 참조하여 제2 전원 전압 검출부(131b)의 동작을 자세하게 설명하기로 한다. 제2 전원 전압 검출부(131b)는 제5 및 제6 저항들(R5, R6) 및 비교기(CP2)를 포함할 수 있다.

제5 저항(R5)은 제2 전압 단자(VDD2)와 제4 노드(ND4) 사이에 연결되고, 제6 저항(R6)은 제4 노드(ND4)와 그라운드 단자(GND) 사이에 연결될 수 있다. 제4 노드(ND4)의 전압은 제2 전압 단자(VDD2)의 전압 레벨이 제5 및 제6 저항들(R5, R6)의 비에 의해 분배된 전압 레벨을 가질 수 있다. 본 실시예에서, 제4 노드(ND4)의 전압은 제2 기준 전압에 대응하도록, 제2 전압 단자(VDD2)의 전압 레벨, 제5 및 제6 저항들(R5, R6)의 저항 값들이 결정될 수 있다.

비교기(CP2)의 제1 입력 단자에는 전원 전압 단자(122)에서 수신한 전압(Vin)이 입력되고, 제2 입력 단자는 제4 노드(ND4)의 전압이 인가된다. 비교기(CP2)는 전원 전압 단자(122)에서 수신한 전압(Vin)와 제4 노드(ND4)의 전압을 비교하고, 비교 결과를 제2 출력 신호(OUT2)로써 출력할 수 있다. 여기서, 전원 전압 단자(122)에서 수신한 전압(Vin)은 전원 전압(PWR)에 대응하고, 제4 노드(ND4)의 전압은 제2 기준 전압에 대응할 수 있다.

도 9a 및 도 9b와 같이, 제1 및 제2 전원 전압 검출부들(131a, 131b)은 각각 구비될 수도 있지만, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 전원 전압 검출부는 제1 전원 전압 검출부(131a)만을 포함할 수 있고, 이때, 제1 전원 전압 검출부(131a)에서 제1 전압 단자(VDD1)의 전압 레벨을 변경함으로써 순차적으로 제1 및 제2 검출 동작을 수행할 수도 있다.

도 5, 도 9a 및 도 9b를 참조하면, 전원 전압 검출부(131)는 제1 및 제2 출력 신호들(OUT1, OUT2)을 기초로, 전원 전압 단자(122)에서 수신한 전원 전압(PWR)이 허용 전압 범위 내에 포함되는지 판단할 수 있다. 판단 결과, 전원 전압(PWR)이 허용 전압 범위 내에 포함되는 경우, 스토리지 장치(100A)의 초기화 프로세스(initialization process)는 성공할 수 있다. 이때, 스토리지 장치(100A)는 초기화 완료 플래그를 제1 레벨로 설정하고(예를 들어, 리셋하고), 초기화 완료 플래그를 호스트(200A)에 전달할 수 있다. 초기화 완료 플래그가 제1 레벨인 경우, 초기화 완료 플래그는 스토리지 장치(100A)가 호스트(200A)로부터 임의의 커맨드를 수신할 준비가 되었음을 나타낼 수 있다. 예를 들어, 초기화 완료 플래그는 fDeviceInit 플래그일 수 있다.

한편, 판단 결과, 전원 전압(PWR)이 허용 전압 범위 내에 포함되지 않는 경우, 스토리지 장치(100A)의 초기화 프로세스는 실패할 수 있다. 이때, 스토리지 장치(100A)는 초기화 완료 플래그를 제2 레벨로 설정하고, 초기화 완료 플래그를 호스트(200A)에 전달할 수 있다. 초기화 완료 플래그가 제2 레벨인 경우, 초기화 완료 플래그는 스토리지 장치(100A)가 호스트(200A)로부터 임의의 커맨드를 수신할 준비가 되지 않았음을 나타낼 수 있다. 예를 들어, 초기화 완료 플래그는 fDeviceInit 플래그일 수 있다.

도 10은 본 개시의 일 실시예에 따른 스토리지 장치의 전원 전압 수신 방법을 나타내는 흐름도이다.

도 10을 참조하면, 본 실시예에 따른 스토리지 장치의 전원 전압 수신 방법은 스토리지 장치의 센싱 저항에 따라 결정되는 멀티 레벨의 전원 전압을 외부 장치로부터 수신하는 방법이다. 예를 들어, 본 실시예에 따른 스토리지 장치의 전원 전압 수신 방법은 도 5의 스토리지 장치(100A)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 5 내지 도 9b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다. 이하에서는, 도 5의 스토리지 장치(100A)와 호스트(200A)의 동작을 예로 하여 본 실시예에 대해 상술하기로 한다.

단계 S110에서, 센싱 저항(Rs)에 따른 검출 전압(Vdet)을 기초로 선택된 전원 전압(Vin)을 수신한다. 스토리지 장치(100A)가 호스트(200A)와 전기적으로 연결된 경우, 센싱 전류가 검출 단자(121)가 인가되고, 이에 따라, 검출 단자(121)의 검출 전압(Vdet)은 센싱 저항(Rs)에 따라 결정될 수 있다. 호스트(200A)는 검출 전압(Vdet)을 기초로 스토리지 장치(100A)에 제공할 전원 전압을 결정하고, 전력 관리 모듈(210)은 결정된 전원 전압을 스토리지 장치(100A)에 제공할 수 있다.

단계 S120에서, 수신된 전원 전압(Vin)을 제1 기준 전압(Vref1)과 비교한다. 단계 S120을 제1 검출 동작이라고 지칭할 수 있다. 예를 들어, 제1 기준 전압(Vref1)은 목표 전압보다 0.05V만큼 낮은 전압 레벨을 가질 수 있다. 단계 S130에서, 수신된 전원 전압(Vin)이 제1 기준 전압(Vref1) 이상인지 판단한다. 판단 결과, 수신된 전원 전압(Vin)이 제1 기준 전압(Vref1) 이상이면, 단계 S140을 수행하고, 그렇지 않으면 단계 S170을 수행한다.

단계 S140에서, 수신된 전원 전압(Vin)을 제2 기준 전압(Vref2)과 비교한다. 단계 S140을 제2 검출 동작이라고 지칭할 수 있다. 예를 들어, 제2 기준 전압(Vref2)은 목표 전압보다 0.05V만큼 높은 전압 레벨을 가질 수 있다. 단계 S150에서, 수신된 전원 전압(Vin)이 제2 기준 전압(Vref2) 이하인지 판단한다. 판단 결과, 수신된 전원 전압(Vin)이 제2 기준 전압(Vref2) 이하이면, 단계 S160을 수행하고, 그렇지 않으면 단계 S170을 수행한다.

단계 S160에서, 스토리지 장치(100A)의 초기화가 완료되고, 패스 신호를 호스트(200A)에 제공한다. 구체적으로, 스토리지 장치(100A)는 수신된 전원 전압(Vin)이 제1 기준 전압(Vref1) 이상이고 제2 기준 전압(Vref2) 이하이면, 허용 전압 범위에 포함되는 것으로 판단하고, 호스트(200A)와의 연결 초기화를 완료한다. 그리고, 스토리지 장치(100A)는 호스트(200A)에 패스 신호를 응답으로써 제공할 수 있다.

단계 S170에서, 스토리지 장치(100A)의 초기화는 실패하고, 페일 신호를 호스트(200A)에 제공한다. 구체적으로, 스토리지 장치(100A)는 수신된 전원 전압(Vin)이 제1 기준 전압(Vref1)보다 낮거나 제2 기준 전압(Vref2)보다 높으면, 허용 전압 범위에 포함되지 않는 것으로 판단하고, 호스트(200A)에 페일 신호를 응답으로써 제공할 수 있다.

도 11은 본 개시의 일 실시예에 따른 스토리지 시스템의 전원 전압 제공 방법을 나타내는 흐름도이다.

도 11을 참조하면, 본 실시예에 따른 스토리지 시스템의 전원 전압 제공 방법은 호스트가 스토리지 장치의 센싱 저항에 따라 결정된 멀티 레벨의 전원 전압을 스토리지 장치에 제공하는 방법이다. 예를 들어, 본 실시예에 따른 스토리지 시스템의 전원 전압 제공 방법은 도 5의 스토리지 시스템(10A)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 5 내지 도 9b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다. 이하에서는, 도 5의 스토리지 장치(100A)와 호스트(200A)의 동작을 예로 하여 본 실시예에 대해 상술하기로 한다.

단계 S210에서, 카드 삽입에 의해 스토리지 장치(100A)와 호스트(200A)는 전기적으로 연결된다. 일 실시예에서, 스토리지 장치(100A)는 착탈 가능한 외장 메모리일 수 있고, 이때, 스토리지 장치(100A)가 전자 장치에 삽입됨에 따라 스토리지 장치(100A)와 호스트(200A)는 전기적으로 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 스토리지 장치(100A)는 전자 장치에 임베디드된 내장 메모리일 수 있고, 이때, 전자 장치에 전원이 인가됨에 따라 스토리지 장치(100A)와 호스트(200A)는 전기적으로 연결될 수 있다.

단계 S220에서, 호스트(200A)는 검출 전압(Vdet)을 검출한다. 여기서, 검출 전압(Vdet)은 스토리지 장치(100A)의 검출 단자(121)에 연결된 센싱 저항(Rs)의 저항 값에 따른 검출 단자(121)의 전압 레벨이다. 단계 S230에서, 호스트(200A)는 검출 전압(Vdet)을 기초로 스토리지 장치(100A)에 제공할 전원 전압(PWR)을 결정한다. 단계 S240에서, 호스트(200A)는 스토리지 장치(100A)에 전원 전압(PWR)을 제공한다.

단계 S250에서, 스토리지 장치(100A)는 전원 전압(PWR)에 대한 제1 검출을 수행한다. 여기서, 제1 검출은 전원 전압(PWR)을 목표 전압 이하의 제1 기준 전압과 비교함으로써 수행될 수 있다. 단계 S260에서, 제1 검출이 성공했는지 판단한다. 판단 결과, 제1 검출이 성공한 경우 단계 S270을 수행하고, 그렇지 않은 경우 단계 S265를 수행한다. 단계 S265에서, 스토리지 장치(100A)는 호스트(200A)에 페일 신호를 전송한다.

단계 S270에서, 스토리지 장치(100A)는 전원 전압(PWR)에 대한 제2 검출을 수행한다. 여기서, 제2 검출은 전원 전압(PWR)을 목표 전압 이상의 제2 기준 전압과 비교함으로써 수행될 수 있다. 단계 S280에서, 제2 검출이 성공했는지 판단한다. 판단 결과, 제2 검출이 성공한 경우 단계 S290을 수행하고, 그렇지 않은 경우 단계 S285를 수행한다. 단계 S285에서, 스토리지 장치(100A)는 호스트(200A)에 페일 신호를 전송한다.

단계 S290에서, 스토리지 장치(100A)의 초기화가 완료된다. 단계 S295에서, 스토리지 장치(100A)는 호스트(200A)에 패스 신호를 전송한다. 예를 들어, 패스 신호는 fDeviceInit 플래그를 리셋함으로써 설정될 수 있다.

도 12는 본 개시의 일 실시예에 따른 스토리지 시스템의 전원 전압 제공 방법을 나타내는 흐름도이다.

도 12를 참조하면, 본 실시예에 따른 스토리지 시스템의 전원 전압 제공 방법은 호스트가 스토리지 장치의 센싱 저항에 따라 결정된 멀티 레벨의 전원 전압을 스토리지 장치에 제공하는 방법으로서, 도 11에 예시된 실시예에 대한 변형 실시예이다. 예를 들어, 본 실시예에 따른 스토리지 시스템의 전원 전압 제공 방법은 도 5의 스토리지 시스템(10A)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 5 내지 도 9b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다. 이하에서는, 도 5의 스토리지 장치(100A)와 호스트(200A)의 동작을 예로 하여 본 실시예에 대해 상술하기로 한다.

단계 S310에서, 카드 삽입에 의해 스토리지 장치(100A)와 호스트(200A)는 전기적으로 연결된다. 일 실시예에서, 스토리지 장치(100A)는 착탈 가능한 외장 메모리일 수 있고, 이때, 스토리지 장치(100A)가 전자 장치에 삽입됨에 따라 스토리지 장치(100A)와 호스트(200A)는 전기적으로 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 스토리지 장치(100A)는 전자 장치에 임베디드된 내장 메모리일 수 있고, 이때, 전자 장치에 전원이 인가됨에 따라 스토리지 장치(100A)와 호스트(200A)는 전기적으로 연결될 수 있다.

단계 S320에서, 호스트(200A)는 검출 전압(Vdet)을 검출한다. 여기서, 검출 전압(Vdet)은 스토리지 장치(100A)의 검출 단자(121)에 연결된 센싱 저항(Rs)의 저항 값에 따른 검출 단자(121)의 전압 레벨이다. 단계 S330에서, 호스트(200A)는 검출 전압(Vdet)을 기초로 스토리지 장치(100A)에 제공할 전원 전압(PWR)을 결정한다. 단계 S340에서, 호스트(200A)는 스토리지 장치(100A)에 전원 전압(PWR)을 제공한다.

단계 S350에서, 스토리지 장치(100A)는 전원 전압(PWR)에 대한 검출을 수행한다. 여기서, 검출은 전원 전압(PWR)이 허용 전압 범위에 포함되는지 판단함으로써 수행될 수 있다. 단계 S360에서, 검출이 성공했는지 판단한다. 판단 결과, 검출이 성공한 경우 단계 S390을 수행한다. 단계 S390에서, 카드 검출이 성공한다. 한편, 검출이 실패한 경우 단계 S365를 수행한다. 단계 S365에서, 스토리지 장치(100A)는 호스트(200A)에 페일 신호를 전송한다.

단계 S370에서, 호스트(200A)는 검출 전압(Vdet)에 대한 검출 횟수가 미리 결정된 임계 횟수(N)보다 작은지 판단한다. 판단 결과, 검출 횟수가 임계 횟수(N)보다 작은 경우 단계 S320부터 다시 수행할 수 있다. 이와 같이, 검출 전압(Vdet)에 대한 검출 동작을 반복적으로 수행함으로써 검출 전압(Vdet)에 대한 검출 오류를 줄일 수 있고, 이로써, 스토리지 장치(100A)에 잘못된 전원 전압을 제공하는 오류를 줄일 수 있다. 한편, 검출 횟수가 임계 횟수(N) 이상이면 단계 S380을 수행한다. 단계 S380에서, 카드 검출이 실패한다.

도 13은 본 개시의 일 실시예에 따른 스토리지 장치(100B)를 나타내는 블록도이다.

도 13을 참조하면, 스토리지 장치(100B)는 비휘발성 메모리(110), 접속부(120a) 및 메모리 컨트롤러(130a)를 포함할 수 있다. 본 실시예에 따른 스토리지 장치(100B)는 도 5의 스토리지 장치(100A)의 변형 실시예이다. 이하에서는 도 5의 스토리지 장치(100A)와 본 실시예에 따른 스토리지 장치(100B)의 차이점을 중심으로 설명하기로 한다.

접속부(120a)는 검출 단자(121), 전원 전압 단자(122), 센싱 저항(Rs) 및 스위치(SW)를 포함할 수 있다. 메모리 컨트롤러(130a)는 센싱 저항 제어부(132)를 포함할 수 있다. 센싱 저항 제어부(132)는 전원 전압 단자(122)를 통해 수신하고자 하는 전원 전압의 전압 레벨에 따라 저항 제어 신호(RCS)를 생성할 수 있다. 스위치(SW)는 저항 제어 신호(RCS)에 따라 온/오프될 수 있다.

일 실시예에서, 전원 전압 단자(122)를 통해 수신하고자 하는 전원 전압의 전압 레벨이 디폴트 전압 레벨(예를 들어, 1.2V)인 경우, 센싱 저항 제어부(132)는 저항 제어 신호(RCS)를 활성화할 수 있다. 이에 따라, 스위치(SW)는 온되어 검출 단자(121)는 그라운드 단자에 연결될 수 있다. 한편, 전원 전압 단자(122)를 통해 수신하고자 하는 전원 전압의 전압 레벨이 변경 전압 레벨(예를 들어, 1.2V 미만의 전압)인 경우, 센싱 저항 제어부(132)는 저항 제어 신호(RCS)를 비활성화할 수 있다. 이에 따라, 스위치(SW)는 오프되어 검출 단자(121)는 센싱 저항(Rs)에 연결될 수 있다. 이 경우, 검출 단자(121)의 검출 전압은 센싱 저항(Rs)의 저항 값에 따라 증가할 수 있고, 호스트(예를 들어, 도 5의 200A)는 검출 전압에 따라 변경 전원 전압을 전원 전압 단자(122)에 제공할 수 있다.

이와 같이, 본 실시예에 따르면, 접속부(120a)는 센싱 저항(Rs)과 병렬 연결된 스위치(SW)를 더 포함하고, 스위치(SW)는 원하는 전원 전압 레벨에 따라 온/오프될 수 있다. 이에 따라, 전원 전압 단자(122)는 가변 전압 레벨을 수신할 수 있고, 스토리지 장치(100B)의 성능은 더욱 향상될 수 있다.

도 14는 본 개시의 일 실시예에 따른 스토리지 시스템(20)을 개략적으로 나타내는 블록도이다.

도 14를 참조하면, 스토리지 시스템(20)은 스토리지 장치(300) 및 호스트(400)를 포함한다. 본 실시예에 따른 스토리지 시스템(20)은 도 1의 스토리지 시스템(10)의 변형 실시예이며, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.

스토리지 장치(300)는 비휘발성 메모리(310) 및 접속부(320)를 포함할 수 있다. 비휘발성 메모리(310)는 도 1의 비휘발성 메모리(110)와 실질적으로 유사하게 구현할 수 있다. 접속부(320)는 호스트(400)와 같은 외부 장치에 연결 가능한, 검출 단자(321) 및 전원 전압 단자(322)를 포함할 수 있다. 또한, 접속부(320)는 검출 단자(321)에 전기적으로 연결된 가변 센싱 저항(Rv)을 더 포함할 수 있다.

스토리지 장치(300)가 호스트(400)와 전기적으로 연결된 경우, 검출 단자(321)의 전압인 검출 전압(Vdetv)은 가변 센싱 저항(Rv)의 저항 값에 따라 변경되는 가변 전압 레벨을 가질 수 있다. 따라서, 이하에서는 검출 단자(321)의 전압을 가변 검출 전압(Vdetv)이라고 지칭하기로 한다. 가변 센싱 저항(Rv)의 저항 값은 스토리지 장치(300)와 호스트(400)의 연결 후에, 또는 스토리지 장치(300)의 동작 중에 변경될 수 있고, 이에 따라, 가변 검출 전압(Vdetv)의 전압 레벨은 스토리지 장치(300)의 동작 중에 변경될 수 있다.

전원 전압 단자(322)는 스토리지 장치(300)가 호스트(400)와 전기적으로 연결된 경우, 가변 검출 전압(Vdetv)을 기초로 선택된 가변 전원 전압(PWRv)을 호스트(200)로부터 수신할 수 있다. 이와 같이, 가변 전원 전압(PWRv)은 가변 센싱 저항(Rv)의 저항 값에 따른 가변 검출 전압(Vdet)의 전압 레벨에 대응하는 가변 전압 레벨을 가질 수 있다. 일 실시예에서, 가변 전원 전압(PWRv)은 가변 센싱 저항(Rv)의 저항 값에 따라 결정되는 멀티 레벨 전압일 수 있다.

호스트(400)는 전력 관리 모듈(410)을 포함할 수 있고, 전력 관리 모듈(310)은 스토리지 장치(300)와 전기적으로 연결된 경우, 검출 단자(321)의 전압 레벨인 가변 검출 전압(Vdetv)을 검출하고, 가변 검출 전압(Vdetv)에 따라 결정된 가변 전원 전압(PWRv)을 전원 전압 단자(322)에 제공할 수 있다. 예를 들어, 전력 관리 모듈(410)은 PMIC로 구현될 수 있다.

도 15는 본 개시의 일 실시예에 따른 스토리지 시스템(20A)을 상세하게 나타내는 블록도이다.

도 15를 참조하면, 스토리지 시스템(20A)은 스토리지 장치(300A) 및 호스트(400A)를 포함할 수 있다. 본 실시예에 따른 스토리지 시스템(20A)는 도 14의 스토리지 시스템(20)의 일 구현예이며, 도 14를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.

호스트(400A)는 전력 관리 모듈(410), 접속부(420) 및 스토리지 컨트롤러(430)를 포함할 수 있다. 전력 관리 모듈(410)은 도 14의 전력 관리 모듈(410)과 실질적으로 유사하게 구현될 수 있다. 접속부(420)는 스토리지 장치(200A)와 연결 가능한 제1 및 제2 접속 단자들(421, 422)을 포함할 수 있다. 예를 들어, 제1 및 제2 접속 단자들(421, 422)은 핀들 또는 패드들 등과 같이, 전기적 신호를 송수신할 수 있는 도전성 단자로 구현될 수 있다. 접속부(420)는 포트 또는 인터페이싱 유닛이라고 지칭할 수도 있다. 예를 들어, 스토리지 장치(300A)가 UFS 메모리 카드인 경우, 접속부(420)는 UFS 인터코넥트(UIC)라고 지칭할 수 있다.

제1 접속 단자(421)는 스토리지 장치(300A)의 검출 단자(321)와 전기적으로 연결될 수 있다. 이에 따라, 전력 관리 모듈(410)은 제1 접속 단자(421)의 전압 레벨을 가변 검출 전압(Vdetv)으로 결정할 수 있다. 제2 접속 단자(422)는 스토리지 장치(300A)의 전원 전압 단자(322)와 전기적으로 연결될 수 있다. 이에 따라, 전력 관리 모듈(410)은 제2 접속 단자(422)를 통해 스토리지 장치(300A)의 전원 전압 단자(322)에 가변 전원 전압(PWRv)을 제공할 수 있다.

스토리지 컨트롤러(430)는 스토리지 장치(300A)와 인터페이싱하기 위한 블록으로서, 스토리지 장치(300A)에 기록 요청 또는 독출 요청 등과 같은 요청을 발급하고, 스토리지 장치(300A)로부터 요청에 대한 응답을 받을 수 있다. 또한, 스토리지 컨트롤러(430)는 스토리지 장치(300A)에 저장될 데이터를 전송하고, 스토리지 장치(300A)로부터 독출한 데이터를 수신할 수 있다. 스토리지 컨트롤러(430)는 호스트 컨트롤러, 스태틱 메모리 컨트롤러 또는 플래시 메모리 컨트롤러라고 지칭될 수도 있다.

일 실시예에서, 스토리지 컨트롤러(430)는 가변 검출 전압(Vdetv)에 따라 가변 전원 전압(PWRv)을 선택할 수 있다. 도 3에서 예시된 바와 같이, 가변 검출 전압(Vdetv)의 전압 레벨에 따라 가변 전원 전압(PWRv)의 전압 레벨은 변경될 수 있는데, 스토리지 컨트롤러(430)는 가변 검출 전압(Vdetv)에 따라 선택된 가변 전원 전압(PWRv)을 제공하기 위해 전력 관리 모듈(410)을 제어할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 호스트(400A)의 프로세서가 가변 검출 전압(Vdetv)에 따라 가변 전원 전압(PWRv)을 선택할 수도 있다. 이때, 프로세서는 선택된 가변 전원 전압(PWRv)을 제공하기 위해 전력 관리 모듈(410)을 제어할 수 있다.

스토리지 장치(300A)는 비휘발성 메모리(310), 접속부(320) 및 메모리 컨트롤러(330)를 포함할 수 있고, 메모리 컨트롤러(330)는 전원 전압 검출부(331) 및 센싱 저항 제어부(332)를 포함할 수 있다. 비휘발성 메모리(310) 및 접속부(320)는 도 14의 비휘발성 메모리(310) 및 접속부(320)와 실질적으로 유사하게 구현될 수 있다. 메모리 컨트롤러(330)는 호스트(400A)로부터 수신한 독출/기록 요청에 응답하여 비휘발성 메모리(310)에 저장된 데이터를 독출하도록 또는 비휘발성 메모리(310)에 데이터를 기입하도록 비휘발성 메모리(310)를 제어할 수 있다. 일 실시예에서, 전원 전압 단자(322)에서 수신되는 가변 전원 전압(PWRv)은 메모리 컨트롤러(330)에서 이용되는 전원 전압일 수 있다.

전원 전압 검출부(331)는 전원 전압 단자(322)에서 수신된 가변 전원 전압(PWRv)이 목표 전압 레벨에 대응하는지 판단하도록 가변 전원 전압(PWRv)을 검출할 수 있다. 또한, 전원 전압 검출부(331)는 검출 결과에 따른 패스 신호 또는 페일 신호를 응답으로서 호스트(400A)에 전달할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 컨트롤러(330) 내의 다른 기능 블록, 예를 들어, 프로세서가 전원 전압 검출부(331)의 검출 결과를 수신하고, 검출 결과에 따른 패스 신호 또는 페일 신호를 응답으로서 호스트(400A)에 전달할 수 있다.

일 실시예에서, 전원 전압 검출부(331)는 가변 전원 전압(PWRv)이 목표 전압 레벨 이하의 제1 기준 전압과 목표 전압 레벨 이상의 제2 기준 전압 사이의 허용 전압 범위 내에 포함되는지 판단할 수 있다. 예를 들어, 제1 기준 전압은 (목표 전압 레벨-0.05V)로 설정할 수 있고, 제2 기준 전압은 (목표 전압 레벨+0.05V)로 설정할 수 있다. 이에 따라, 호스트(400A)로부터 오 전압이 인가됨에 따라 스토리지 장치(300A)에서 동작 오류가 발생하는 것을 방지할 수 있다.

센싱 저항 제어부(332)는 전원 전압 단자(322)를 통해 수신하고자 하는 전원 전압의 전압 레벨에 따라 저항 제어 신호(RCS)를 생성할 수 있다. 가변 센싱 저항(Rv)은 저항 제어 신호(RCS)에 따라 저항 값이 변경될 수 있다. 일 실시예에서, 검출 단자(321)의 가변 검출 전압(Vdetv)은 가변 센싱 저항(Rv)의 저항 값에 따라 증가할 수 있고, 호스트(400A)는 가변 검출 전압(Vdetv)에 따라 가변 전원 전압(PWRv)을 전원 전압 단자(322)에 제공할 수 있다. 이에 따라, 전원 전압 단자(322)는 가변 전압 레벨을 수신할 수 있고, 스토리지 장치(300A)의 성능은 더욱 향상될 수 있다.

도 16은 본 개시의 일 실시예에 따른 스토리지 장치(300B)를 나타내는 블록도이다.

도 16을 참조하면, 스토리지 장치(300B)는 비휘발성 메모리(310), 접속부(320a) 및 메모리 컨트롤러(330a)를 포함할 수 있다. 본 실시예에 따른 스토리지 장치(300B)는 도 15의 스토리지 장치(300A)의 변형 실시예이다. 이하에서는 도 15의 스토리지 장치(300A)와 본 실시예에 따른 스토리지 장치(300B)의 차이점을 중심으로 설명하기로 한다.

접속부(320a)는 검출 단자(321), 전원 전압 단자(322), 복수의 센싱 저항들(Rs1, Rs2) 및 복수의 스위치들(SW1, SW2)을 포함할 수 있다. 제1 스위치(SW1) 및 제1 저항(Rs1)은 검출 단자(321)와 그라운드 단자 사이에서 직렬 연결되고, 제2 스위치(SW2) 및 제2 저항(Rs2)은 검출 단자(321)와 그라운드 단자 사이에서 직렬 연결될 수 있다. 검출 단자(321)와 그라운드 단자 사이에서 직렬 연결된 각 스위치와 각 저항의 배치 순서를 변경될 수 있다. 예를 들어, 각 스위치가 그라운드 단자에 연결되고, 각 저항이 검출 단자(321)에 연결될 수도 있다.

메모리 컨트롤러(330a)는 센싱 저항 제어부(332a)를 포함할 수 있다. 센싱 저항 제어부(332a)는 전원 전압 단자(322)를 통해 수신하고자 하는 전원 전압의 전압 레벨에 따라 저항 제어 신호(RCS)를 생성할 수 있다. 복수의 스위치들(SW1, SW2)는 저항 제어 신호(RCS)에 따라 온/오프될 수 있다. 따라서, 검출 단자(321)에 전기적으로 연결된 센싱 저항들(Rs1, Rs2)의 저항 값은 저항 제어 신호(RCS)에 따라 변경될 수 있고, 이에 따라, 검출 단자(321)의 검출 전압도 변경될 수 있다.

이하에서는 도 3에 예시된 표(31)를 참조하여 본 실시예에 따른 센싱 저항 제어부(332a)의 동작을 설명하기로 한다. 예를 들어, 제1 저항(Rs1)의 저항 값은 0.1kΩ 이하이고, 제2 저항(Rs2)의 저항 값은 10kΩ이다. 이때, 전원 전압 단자(322)를 통해 수신하고자 하는 전원 전압의 전압 레벨이 1.2V인 경우, 센싱 저항 제어부(332a)는 저항 제어 신호(RCS)에 응답하여 제1 스위치(SW1)가 턴온되고 제2 스위치(SW2)는 턴오프되도록 저항 제어 신호(RCS)를 생성할 수 있다. 한편, 전원 전압 단자(322)를 통해 수신하고자 하는 전원 전압의 전압 레벨이 1.1V인 경우, 센싱 저항 제어부(332a)는 저항 제어 신호(RCS)에 응답하여 제1 스위치(SW1)가 턴오프되고 제2 스위치(SW2)는 턴온되도록 저항 제어 신호(RCS)를 생성할 수 있다.

이와 같이, 본 실시예에 따르면, 접속부(320a)는 복수의 센싱 저항들(Rs1, Rs2) 및 복수의 스위치들(SW1, SW2)을 포함함으로써, 전원 전압 단자(322)를 통해 수신하고자 하는 전원 전압의 전압 레벨에 따라 복수의 스위치들(SW1, SW2)의 온/오프를 제어할 수 있다. 이에 따라, 전원 전압 단자(322)는 가변 전압 레벨을 수신할 수 있고, 스토리지 장치(300B)의 성능은 더욱 향상될 수 있다.

도 17은 본 개시의 일 실시예에 따른 UFS 메모리 장치(500)를 나타내는 블록도이다.

도 17을 참조하면, UFS 메모리 장치(500)는 비휘발성 메모리(510), 접속부(520) 및 메모리 컨트롤러(530)를 포함할 수 있다. 본 실시예에 따른 UFS 메모리 장치(500)는 도 1, 도 5, 도 13, 도 14, 도 15 또는 도 16에 예시된 스토리지 장치(100, 100A, 100B, 200, 200A, 200B)의 구현예일 수 있다.

비휘발성 메모리(510)는 메모리 셀 어레이(memory cell array, MCA)(511)를 포함할 수 있고, 메모리 셀 어레이(511)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 ReRAM, PRAM 또는 MRAM과 같은 저항형 메모리 셀들일 수 있다. 일 실시예에서, 메모리 셀 어레이(511)에 포함된 복수의 메모리 블록들 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.

일부 실시예들에서, 메모리 셀 어레이(511)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함할 수 있다. 일부 실시예들에서, 메모리 셀 어레이(511)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 18 및 도 19를 참조하여 상술하기로 한다.

3차원 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.

본 발명의 기술적 사상에 의한 일 실시예에서, 3차원 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.

접속부(520)는 호스트와 같은 외부 장치에 연결 가능한, 카드 검출 핀(521), VCC 핀(522), VCCQ 핀(523), VCCQ2 핀(524), 데이터 입력 핀(525) 및 데이터 출력 핀(526)을 포함할 수 있다. 예를 들어, 접속부(520)에 포함된 핀들은 도 4에 예시된 바와 같이 배치될 수 있다. 그러나, 접속부(520)에 포함된 핀들은 이에 한정되지 않으며, 접속부(520)는 더 많은 핀들을 포함할 수 있다. 예를 들어, 접속부(520)는 복수의 데이터 입력 핀들 및 복수의 데이터 출력 핀들을 포함할 수도 있다. 접속부(520)는 UFS 인터코넥트(UIC)라고 지칭할 수 있다.

또한, 접속부(520)는 카드 검출 핀(521)에 전기적으로 연결된 센싱 저항(Rs)을 더 포함할 수 있다. UFS 메모리 장치(500)가 호스트와 전기적으로 연결된 경우, 카드 검출 핀(521)의 검출 전압은 센싱 저항(Rs)의 저항 값에 따라 결정되는 전압 레벨을 가질 수 있다. 일 실시예에서, 센싱 저항(Rs)의 저항 값은 UFS 메모리 장치(500)의 종류에 따라 서로 다르게 결정될 수 있고, 이에 따라, 검출 전압의 전압 레벨은 UFS 메모리 장치(500)의 종류에 따라 서로 다르게 결정될 수 있다. 일 실시예에서, 센싱 저항(Rs)은 가변 저항으로 구현될 수 있고, UFS 메모리 장치(500)의 동작 중에 저항 값이 변경될 수 있다. 이에 따라, 검출 전압의 전압 레벨은 UFS 메모리 장치(500)의 동작 중에 변경될 수 있다.

VCC 핀(522)는 호스트와 전기적으로 연결되어 호스트로부터 VCC 전압을 수신할 수 있다. VCC 전압은 비휘발성 메모리(510)에 이용되는 전원 전압일 수 있고, 예를 들어, 3.3V일 수 있다. VCCQ 핀(523)은 호스트와 전기적으로 연결되어 호스트로부터 VCCQ 전압을 수신할 수 있다. VCCQ 전압은 메모리 컨트롤러(530)에 이용되는 전원 전압일 수 있고, 예를 들어, 1.2V일 수 있다. VCCQ2 핀(524)은 호스트와 전기적으로 연결되어 호스트로부터 VCCQ2 전압을 수신할 수 있다. VCCQ2 전압은 메모리 컨트롤러(520)에 이용되는 전원 전압일 수 있고, 예를 들어, 1.8V일 수 있다

본 실시예에 따르면, VCCQ 핀(523)은 호스트로부터 멀티 레벨 전원 전압을 수신할 수 있다. 멀티 레벨 전원 전압은 센싱 저항(Rs)의 저항 값에 따라 결정된 카드 검출 핀(521)의 전압 레벨을 기초로 선택될 수 있다. 따라서, UFS 메모리 장치(500)의 동작에 필요한 전원 전압의 전압 레벨이 변경될 경우, 센싱 저항(Rs)의 저항 값을 변경할 수 있고, 이에 따라, VCCQ 핀(523)은 가변 전원 전압을 수신할 수 있다. 한편, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, VCC 핀(522) 또는 VCCQ2 핀(524)도 멀티 레벨의 전원 전압을 수신할 수도 있다.

메모리 컨트롤러(530)는 호스트로부터의 독출/기록 요청에 응답하여 비휘발성 메모리(510)에 저장된 데이터를 독출하도록 또는 비휘발성 메모리(510)에 데이터를 기입하도록 비휘발성 메모리(510)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(530)는 비휘발성 메모리(510)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 비휘발성 메모리(510)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(530)와 비휘발성 메모리(510) 사이에서 송수신될 수 있다.

본 실시예에서, 메모리 컨트롤러(530)는 전원 전압 검출부(531)를 포함할 수 있다. 전원 전압 검출부(531)는 VCCQ 핀(523)에서 수신된 전원 전압이 목표 전압 레벨에 대응하는지 판단하도록 전원 전압을 검출할 수 있다. 또한, 전원 전압 검출부(531)는 검출 결과에 따른 패스 신호 또는 페일 신호를 응답으로서 호스트에 전달할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 컨트롤러(530) 내의 다른 기능 블록, 예를 들어, 프로세서가 전원 전압 검출부(531)의 검출 결과를 수신하고, 검출 결과에 따른 패스 신호 또는 페일 신호를 응답으로서 호스트에 전달할 수 있다.

도 18은 도 17의 메모리 셀 어레이(511)에 포함된 메모리 블록(BLK1)을 나타내는 회로도이다.

도 18을 참조하면, 메모리 셀 어레이(511)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.

제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.

하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.

하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.

스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.

본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 서로 공통으로 연결될 수도 있다.

도 19는 도 18의 메모리 블록(BLK1)을 나타내는 사시도이다.

도 19를 참조하면, 메모리 셀 어레이(511)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 19에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.

기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.

인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.

인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.

복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.

도 20은 본 개시의 일 실시예에 따른 메모리 카드 시스템(1000)을 나타내는 블록도이다.

도 20을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다.

메모리 카드(1200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(1100)와 통신하도록 구성될 수 있다.

호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.

카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.

메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.

본 실시예에 따르면, 카드 접속부(1210)는 센싱 저항이 연결된 카드 검출 단자 및 전원 전압 단자를 포함할 수 있다. 카드 접속부(1210)가 호스트 접속부(1120)와 전기적으로 연결되면, 카드 접속부(1210)는 센싱 저항에 따른 카드 검출 단자의 전압인 검출 전압(Vdet)을 호스트 접속부(1120)에 전달할 수 있다. 호스트 컨트롤러(1110)는 검출 전압(Vdet)을 기초로 메모리 카드(1200)에 제공할 전원 전압(VCCQ)의 전압 레벨을 결정할 수 있고, 전원 전압(VCCQ)은 호스트 접속부(1120)에서 카드 접속부(1210)로 전달될 수 있다.

도 21은 본 개시의 일 실시예에 따른 SSD 시스템(2000)을 나타내는 블록도이다.

도 21을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이때, SSD(2200)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.

본 실시예에 따르면, 전원 커넥터는 센싱 저항이 연결된 카드 검출 단자 및 전원 전압 단자를 포함할 수 있다. SSD(2200)가 호스트(2100)와 전기적으로 연결되면, SSD(2200)는 센싱 저항에 따른 카드 검출 단자의 전압인 검출 전압(Vdet)을 호스트(2100)에 전달할 수 있다. 호스트(2100)는 검출 전압(Vdet)을 기초로 SSD(2200)에 제공할 전원 전압(VCCQ)의 전압 레벨을 결정할 수 있고, 전원 전압(VCCQ)은 호스트(2100)에서 SSD(2200)로 전달될 수 있다.

본 발명에 따른 메모리 카드, 비휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치, 메모리 컨트롤러, 그리고/또는 스토리지 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10, 10A, 20, 20A: 스토리지 시스템
100, 100A, 100B, 300, 300A, 300B: 스토리지 장치
200, 200A, 400, 400A: 호스트
110: 비휘발성 메모리, 120, 120a, 320, 320a: 접속부
131, 331 531: 전원 전압 검출부, 132, 332, 332a: 센싱 저항 제어부
210, 410: 전력 관리 모듈

Claims

스토리지 장치로서,
비휘발성 메모리;
상기 스토리지 장치를 호스트에 연결시키고, 복수의 분리된 접속 핀들 및 센싱 저항을 포함하는 접속부; 및
상기 접속부와 상기 비휘발성 메모리 사이에 연결되고, 상기 비휘발성 메모리의 동작을 제어하는 메모리 컨트롤러를 포함하고,
상기 복수의 분리된 접속 핀들은,
상기 호스트에 검출 전압을 제공하는 검출 핀; 및
상기 검출 전압에 응답하여 상기 호스트에 의해 선택된 전원 전압을 상기 호스트로부터 수신하는 전원 전압 핀을 포함하고,
상기 센싱 저항은 상기 검출 핀에 전기적으로 연결되고, 상기 검출 전압의 레벨을 결정하는 저항 값을 갖는 것을 특징으로 하는 스토리지 장치.
제1항에 있어서,
상기 전원 전압은, 상기 센싱 저항의 상기 저항 값에 따라 결정되는 멀티 레벨 전압인 것을 특징으로 하는 스토리지 장치.
제1항에 있어서,
상기 센싱 저항은 가변 저항으로 구현되는 것을 특징으로 하는 스토리지 장치.
제3항에 있어서,
상기 가변 저항의 저항 값은, 상기 스토리지 장치의 동작 중에 변경 가능한 것을 특징으로 하는 스토리지 장치.
제1항에 있어서, 상기 메모리 컨트롤러는,
상기 호스트로부터 수신한 상기 전원 전압을 검출하고, 상기 전원 전압이 목표 전압에 대응하는지 판단하며, 상기 전원 전압이 상기 목표 전압에 대응하면 패스 신호를 상기 호스트에 제공하고, 상기 전원 전압이 상기 목표 전압에 대응하지 않으면 페일 신호를 상기 호스트에 제공하는 전원 전압 검출부를 포함하는 것을 특징으로 하는 스토리지 장치.
제5항에 있어서, 상기 전원 전압 검출부는,
상기 전원 전압이 허용 전압 범위에 포함되는지 판단함으로써 상기 전원 전압이 상기 목표 전압에 대응하는지 판단하는 것을 특징으로 하는 스토리지 장치.
제6항에 있어서,
상기 전원 전압 검출부는,
상기 전원 전압이 제1 기준 전압 이상인지 판단하는 제1 전원 전압 검출부; 및
상기 전원 전압이 제2 기준 전압 이하인지 판단하는 제2 전원 전압 검출부를 포함하고,
상기 제1 기준 전압은 상기 목표 전압 이하로 설정되고, 상기 제2 기준 전압은 상기 목표 전압 이상으로 설정되는 것을 특징으로 하는 스토리지 장치.
제1항에 있어서,
상기 접속부는 상기 센싱 저항과 병렬로 연결된 스위치를 더 포함하고,
상기 메모리 컨트롤러는,
상기 전원 전압에 응답하여, 상기 스위치의 스위칭을 제어하는 저항 제어 신호를 생성하는 센싱 저항 제어부를 포함하는 것을 특징으로 하는 스토리지 장치.
제8항에 있어서,
상기 저항 제어 신호는
상기 전원 전압이 디폴트 전압 레벨이면 상기 스위치를 온시키고,
상기 전원 전압이 상기 디폴트 전압 레벨이 아니면 상기 스위치를 오프시키는 것을 특징으로 하는 스토리지 장치..
제1항에 있어서,
상기 센싱 저항은 가변 저항이고,
상기 메모리 컨트롤러는, 상기 센싱 저항의 상기 저항 값을 조정하는 저항 제어 신호를 생성하는 센싱 저항 제어부를 포함하는 것을 특징으로 하는 스토리지 장치.
제10항에 있어서, 상기 메모리 컨트롤러는,
상기 호스트로부터 수신한 상기 전원 전압을 검출하고, 상기 전원 전압이 목표 전압에 대응하는지 판단하며, 상기 전원 전압이 상기 목표 전압에 대응하면 상기 호스트에 패스 신호를 제공하고, 상기 전원 전압이 상기 목표 전압에 대응하지 않으면 상기 호스트에 페일 신호를 제공하는 전원 전압 검출부를 더 포함하는 것을 특징으로 하는 스토리지 장치.
제11항에 있어서, 상기 전원 전압 검출부는,
상기 전원 전압이 허용 전압 범위에 포함되는지 판단함으로써 상기 전원 전압이 상기 목표 전압에 대응하는지 판단하는 것을 특징으로 하는 스토리지 장치.
제1항에 있어서, 상기 접속부는,
상기 검출 핀과 그라운드 핀 사이에 직렬로 연결된 제1 스위치 및 제1 저항; 및
상기 검출 핀과 상기 그라운드 핀 사이에 직렬로 연결된 제2 스위치 및 제2 저항을 더 포함하고,
상기 메모리 컨트롤러는, 상기 제1 스위치 및 상기 제2 스위치의 스위칭을 제어하는 저항 제어 신호를 생성하는 센싱 저항 제어부를 포함하는 것을 특징으로 하는 스토리지 장치.
제1항에 있어서,
상기 스토리지 장치는 UFS(Universal Flash Storage) 장치이고,
상기 검출 핀은 카드 검출 핀이며,
상기 전원 전압 핀은 VCCQ 핀이고,
상기 전원 전압은 1.2V 이하의 레벨을 갖는 것을 특징으로 하는 스토리지 장치.
스토리지 장치와 통신하는 호스트로서,
상기 스토리지 장치에 전원 전압을 제공하는 전력 관리 모듈을 포함하고,
상기 전력 관리 모듈은,
상기 스토리지 장치의 검출 핀에서 제공되는 검출 전압의 전압 레벨을 검출하는 전압 검출부; 및
상기 검출 전압의 상기 전압 레벨을 기초로 결정된 상기 전원 전압을 상기 스토리지 장치의 전원 전압 핀에 제공하는 전원 전압 제공부를 포함하며,
상기 검출 핀과 상기 전원 전압 핀은 서로 분리된 것을 특징으로 하는 호스트.
제15항에 있어서,
상기 전원 전압은, 멀티 레벨 전압인 것을 특징으로 하는 호스트.
제15항에 있어서,
상기 전력 관리 모듈은, 상기 검출 전압의 상기 전압 레벨에 따라 실시간으로 변경되는 상기 전원 전압을 제공하는 것을 특징으로 하는 호스트.
제15항에 있어서,
상기 전원 전압에 따라 상기 스토리지 장치로부터 제공되는 패스/페일 신호를 기초로 상기 전력 관리 모듈의 동작을 제어하는 스토리지 컨트롤러를 더 포함하는 것을 특징으로 하는 호스트.
제18항에 있어서,
상기 스토리지 컨트롤러 및 상기 전력 관리 모듈은 SoC(system-on-chip)로 구현되는 것을 특징으로 하는 호스트.
복수의 분리된 접속 핀들 및 센싱 저항을 포함하고, 상기 복수의 분리된 접속 핀들은 검출 전압을 제공하는 검출 핀 및 전원 전압을 수신하는 전원 핀을 포함하며, 상기 센싱 저항은 상기 검출 핀에 전기적으로 연결되고 저항 값을 갖는, 스토리지 장치; 및
상기 스토리지 장치와 전기적으로 연결되고, 상기 검출 전압의 전압 레벨에 따라 선택된 전압 레벨을 갖는 상기 전원 전압을 제공하는 호스트를 포함하고,
상기 검출 전압의 상기 전압 레벨은 상기 센싱 저항의 상기 저항 값에 의해 제어되는 것을 특징으로 하는 스토리지 시스템.