JP2011113591A - Nandフラッシュメモリおよびnandフラッシュメモリへのデータ書込方法 - Google Patents
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Abstract
【課題】ソケットとの接触不良によるインバリッドマークへの意図しない書き込みを防止する。
【解決手段】I/Oライン8−1〜8−Nにスイッチ11−1〜11−Nを介して抵抗(プルアップ抵抗)12−1〜12−Nの一端を接続し、プルアップ抵抗12−1〜12−Nの他端を所定の電源電位Vccに接続する。コントローラ1に、スイッチ11−1〜11−NのON/OFFモードを設定するROM書きモード設定用レジスタ10を設け、ソケットを使用してのメモリアレイ2へのプログラムの書き込み時に、スイッチ11−1〜11−NをONモードとする。
【選択図】 図2
【解決手段】I/Oライン8−1〜8−Nにスイッチ11−1〜11−Nを介して抵抗(プルアップ抵抗)12−1〜12−Nの一端を接続し、プルアップ抵抗12−1〜12−Nの他端を所定の電源電位Vccに接続する。コントローラ1に、スイッチ11−1〜11−NのON/OFFモードを設定するROM書きモード設定用レジスタ10を設け、ソケットを使用してのメモリアレイ2へのプログラムの書き込み時に、スイッチ11−1〜11−NをONモードとする。
【選択図】 図2
Description
この発明は、接触不良による誤書き込み防止機能を備えたNANDフラッシュメモリおよびNANDフラッシュメモリへのデータ書込方法に関するものである。
電子機器等のプログラム格納用途において、従来はNORフラッシュメモリを使用する場合が多かった。しかしながら、製品のコスト削減の要求等から、NOR型のフラッシュメモリに代わり、ビット単価の安いNANDフラッシュメモリにプログラムコードを格納する機器が増加している。
NANDフラッシュメモリは、NORフラッシュメモリと比較して、内部構造が簡単でビット単価を下げやすいという特徴があるが、その構造ゆえに欠陥のあるブロックをInvalidブロック(インバリッドブロック)とし、このインバリッドブロックを先天的または後天的に一定数内で許容している。そのため、メモリ内の所定の場所に特定パターンをプログラムすることにより、そのブロックがインバリッドブロックであることを示すように規則を決めて使用する必要がある。
このインバリッドブロックを示す規則は、NANDフラッシュメモリの品種により異なるが、多くのNANDフラッシュメモリでは、ブロック内の先頭ページのスペアエリアの先頭1ワードに消去状態であるFFFFh以外のデータが書き込まれている場合に、インバリッドブロックと扱うように決められている(例えば、特許文献1,2,3参照)。インバリッドブロックの数量はNANDフラッシュメモリの容量や品種により許容数が規定され、また先頭ブロック(ブロック0)は出荷時にはインバリッドではないことを保証する等、インバリッドブロックの発生箇所が規定されているものも存在する。
図8に一般的なNANDフラッシュメモリの構成図を示す。このNANDフラッシュメモリ100は、CPU等のホストデバイス(図示せず)とのインタフェースを担うコントローラ1と、メモリアレイ2と、メモリアレイ2とホストデバイスとの間でデータの入出力を行うバッファ3とから構成される。
メモリアレイ2は、基本的な書き込み単位をページ4とし、基本的な消去単位をブロック5として構成される。ブロック5は複数のページ4の集合とされる。ページ4は、通常のデータエリア6とスペアエリア7とで構成され、通常は、データエリア6はプログラムコードなどの情報(プログラムデータ)の格納用途として、スペアエリア7はデータエリア6のデータ管理のための情報(管理データ)の格納用途として使用される。
NANDフラッシュメモリ100は仕様上、完全に消去できない、もしくはビットエラーにより書き込みができない、インバリッドブロックが存在、もしくは使用中に発生する可能性がある。装置のソフトウェアではこれを検知し、以降は使用不可とする管理が必要となる。インバリッドブロックの検知方法としては、多くの場合、ブロック5内の先頭ページのスペアエリア7の先頭ワード(インバリッドマーク)が「FFFFh(消去状態)」か否かで判定され、FFFFh以外の場合にはインバリッドブロックと判定される。
図9にNANDフラッシュメモリ100のブロック図を示す。同図において、8−1〜8−Nはメモリアレイ2へのデータ入出力用のライン(I/Oライン)、9−1〜9−Mはコントローラ1への制御信号用のラインである。このNANDフラッシュメモリ100では、ブロック5内のインバリッドマークへのデータの書き込み時、I/Oライン8−1〜8−NへのI/O信号を「H」レベルとし、インバリッドマークへ「FFFFh(消去状態)」を書き込むようにする。この際、ブロック5内のインバリッドマークへFFFFh以外のデータが書き込まれれば、そのブロック5をインバリッドブロックと判定する。
電子機器等を量産する場合は、フラッシュメモリにプログラムをROMライタで事前に書き込んでから、基板上に搭載する方法が一般的である。ROMライタは、ソケットを介してフラッシュメモリと接触を取るため、ソケットの汚れや老朽化による接触不良を完全に回避することは不可能である。
すなわち、ソケットはフラッシュメモリの端子と機械的に接触させることで導通をとるため、例えば埃等の異物や汚れ等により、接触不良が発生する可能性がある。接触不良に関しては、書き込み前から接触不良が発生している場合には、書き込みを行う前に検出することが可能であるが、実際には微小な異物や軽微な汚れや振動等の影響により、書き込み中に接触不良が顕在化することが起こり得る。
NOR型のフラッシュメモリの場合には、接触不良が発生した場合は、ソケットとフラッシュメモリの端子を清掃等して接触を取り直した後、消去することで再書き込みが可能となる。しかしながら、NAND型フラッシュメモリの書き込み中に接触不良が発生した場合には、インバリッドマークへ意図しない書き込みが行われる可能性がある。
例えば、図9において、I/Oライン8−1〜8−NへのI/O信号を「H」レベルとし、ブロック5内のインバリッドマークへ「FFFFh(消去状態)」を書き込むものとする。この「FFFFh(消去状態)」の書き込み時に、I/Oライン8−1に埃等の異物や汚れ等により接触不良が発生した場合、NANDフラッシュメモリ100から見ると不定な信号となるが、多くの場合にはリーク電流によりI/Oライン8−1のI/O信号が「L」レベルに近づく。このため、ブロック5内のインバリッドマークには、FFFFh以外のデータが書き込まれてしまう。
このようなインバリッドマークへの意図しない書き込みにより、本来の使えるはずの領域が使えないというだけではなく、その発生箇所や発生数によっては、NANDフラッシュメモリが不良品と判定されるため、ROMライタで再書き込みができなくなる場合がある。
本発明は、このような課題を解決するためになされたもので、その目的とするところは、ソケットとの接触不良によるインバリッドマークへの意図しない書き込みを防止することが可能なNANDフラッシュメモリおよびNANDフラッシュメモリへのデータ書込方法を提供することにある。
このような目的を達成するために、本発明に係るNANDフラッシュメモリは、メモリと、このメモリへの第1〜第N(N≧2)のデータ入出力用のラインと、この第1〜第Nのデータ入出力用のラインに第1〜第Nのスイッチング手段を介してその一端が接続されその他端が所定の電源電位に接続された第1〜第Nの抵抗と、第1〜第Nのスイッチング手段を介する第1〜第Nの抵抗と第1〜第Nのデータ入出力用のラインとの間の接続の有効/無効を設定する設定手段とを設けたことを特徴とする。
この発明において、第1〜第Nのデータ入出力用のラインには、第1〜第Nのスイッチング手段を介して第1〜第Nの抵抗の一端が接続され、第1〜第Nの抵抗の他端は所定の電源電位に接続される。ここで、第1〜第Nのスイッチング手段を介する第1〜第Nの抵抗と第1〜第Nのデータ入出力用のラインとの間の接続の有効/無効は、設定手段によって設定される。例えば、本発明では、ソケットを使用するために接触不良の発生を完全に避けることができないような場合、第1〜第Nの抵抗と第1〜第Nのデータ入出力用のラインとの間の接続を有効とする。
第1〜第Nの抵抗と第1〜第Nのデータ入出力用のラインとの間の接続を有効とすると、埃等の異物や汚れ等によりデータ入出力用のラインに接触不良が発生しても、そのデータ入出力用のラインの電位が抵抗を介してプルアップされるので、そのデータ入出力用のラインに加えられる「H」レベルの信号が「L」レベルに変化してしまうことがない。これにより、第1〜第Nのデータ入出力用のラインへの信号を「H」レベルとした場合、第1〜第Nのデータ入出力用のライン上の信号を必ず「H」レベルとしてメモリに書き込むことができ、ソケットとの接触不良によるインバリッドマークへの意図しない書き込みを防止することが可能となる。
本発明によれば、第1〜第Nのデータ入出力用のラインに第1〜第Nのスイッチング手段を介して第1〜第Nの抵抗の一端を接続し、この第1〜第Nの抵抗の他端を所定の電源電位に接続し、第1〜第Nのスイッチング手段を介する第1〜第Nの抵抗と第1〜第Nのデータ入出力用のラインとの間の接続の有効/無効を設定できるようにしたので、例えば、ソケットを使用するために接触不良の発生を完全に避けることができないような場合、第1〜第Nの抵抗と第1〜第Nのデータ入出力用のラインとの間の接続を有効とすることにより、ソケットとの接触不良によるインバリッドマークへの意図しない書き込みを防止することが可能となる。
以下、本発明を実施例に基づき詳細に説明する。図1はこの発明に係るNANDフラッシュメモリの一実施例をソケットにセットしてホストデバイス(ROMライタ)からプログラムの書き込みを行うようにした場合の概略を示す図である。同図において、図8と同一符号は図8を参照して説明した構成要素と同一或いは同等構成要素を示し、その説明は省略する。
図1において、本実施例のNANDフラッシュメモリには符号101を付し、従来のNANDフラッシュメモリ100と区別しているが、コントローラ1とメモリアレイ2とバッファ3とをその主要な構成要素とし、メモリアレイ2においてページ4がデータエリア6とスペアエリア7とを備えている点では同じである。このNANDフラッシュメモリ101をソケット200にセットし、ホストデバイス(ROMライタ)300からプログラムの書き込みを行う。
図2にNANDフラッシュメモリ101のブロック図を示す。このNANDフラッシュメモリ101においては、I/Oライン8−1〜8−Nにスイッチ11−1〜11−Nを介して抵抗(プルアップ抵抗)12−1〜12−Nの一端を接続し、プルアップ抵抗12−1〜12−Nの他端を所定の電源電位Vccに接続している。
また、コントローラ1に、スイッチ11−1〜11−NのON/OFFモードを設定するROM書きモード設定用レジスタ10を設けている。ROM書きモード設定用レジスタ10は、ソケット200を使用してのメモリアレイ2へのプログラムの書き込み時、このプログラムの書き込みを行うホストデバイス300からの指令を受けて、スイッチ11−1〜11−NをONモード(ROM書きモード)に設定する。すなわち、スイッチ11−1〜11−NをONとして、プルアップ抵抗12−1〜12−NとI/Oライン8−1〜8−Nとの間の接続を有効とする。なお、この場合のホストデバイス300からの指令は、コントローラ1への制御信号として与えられる。
このNANDフラッシュメモリ101において、メモリアレイ2が本発明でいうメモリに相当し、I/Oライン8−1〜8−Nが第1〜第Nのデータ入出力用のラインに相当し、スイッチ11−1〜11−Nが第1〜第Nのスイッチング手段に相当し、抵抗12−1〜12−Nが第1〜第Nの抵抗に相当し、ROM書きモード設定用レジスタ10が設定手段に相当する。
〔ROM書きモード設定時〕
ホストデバイス300は、ソケット200を使用してのNANDフラッシュメモリ101のメモリアレイ2へのプログラムの書き込みに際し、コントローラ1に設けられているROM書きモード設定用レジスタ10へ指令を送り、スイッチ11−1〜11−NをONモード(ROM書きモード)に設定する。これにより、スイッチ11−1〜11−NがONとされ、プルアップ抵抗12−1〜12−NとI/Oライン8−1〜8−Nとの間の接続が有効とされる。
ホストデバイス300は、ソケット200を使用してのNANDフラッシュメモリ101のメモリアレイ2へのプログラムの書き込みに際し、コントローラ1に設けられているROM書きモード設定用レジスタ10へ指令を送り、スイッチ11−1〜11−NをONモード(ROM書きモード)に設定する。これにより、スイッチ11−1〜11−NがONとされ、プルアップ抵抗12−1〜12−NとI/Oライン8−1〜8−Nとの間の接続が有効とされる。
〔接触不良が発生していない場合〕
そして、ホストデバイス300は、I/Oライン8−1〜8−NへのI/O信号を「H」/「L」レベルに変化させ、メモリアレイ2のデータエリア6にプログラムコードを書き込んで行く。このプログラムの書き込み中、ホストデバイス300は、I/Oライン8−1〜8−NへのI/O信号を全て「H」レベルとし、ブロック5内の先頭ページのスペアエリア7の先頭ワード(インバリッドマーク)へ「FFFFh(消去状態)」を書き込む。
そして、ホストデバイス300は、I/Oライン8−1〜8−NへのI/O信号を「H」/「L」レベルに変化させ、メモリアレイ2のデータエリア6にプログラムコードを書き込んで行く。このプログラムの書き込み中、ホストデバイス300は、I/Oライン8−1〜8−NへのI/O信号を全て「H」レベルとし、ブロック5内の先頭ページのスペアエリア7の先頭ワード(インバリッドマーク)へ「FFFFh(消去状態)」を書き込む。
〔接触不良が発生した場合〕
図3にインバリッドマークへの書き込みを行う直前のt2時点でI/Oライン8−1に接触不良が発生した場合のタイムチャートを示す。なお、この例では、NANDフラッシュメモリ101として、16bit品を想定している。
図3にインバリッドマークへの書き込みを行う直前のt2時点でI/Oライン8−1に接触不良が発生した場合のタイムチャートを示す。なお、この例では、NANDフラッシュメモリ101として、16bit品を想定している。
図3において、I/O(0)〜I/O(15)はI/Oライン8−1〜8−N(N=16)上のI/O信号を示し、WRBは書き込み信号を示す。書き込み信号WRBは、ホストデバイス300からのコントローラ1への制御信号として与えられ、書き込み信号WRBの立ち上がりタイミングで、I/Oライン8−1〜8−N上のI/O信号がラッチされる。
Dataはラッチされたデータを表し、一時的にバッファ3に取り込まれた後、メモリアレイ2に格納される。Addrees(n−1),Addrees(n),Addrees(n+1),Addrees(n+2)は、メモリアレイ2におけるアドレスを示す。Addrees(n−1)までがブロック5内のデータエリア6とし、Addrees(n)以降がブロック5内の先頭ページのスペアエリア7の先頭ワードとする。
図3において、書き込み信号WRBはt1,t3,t4,t5点で立ち上がっており、この書き込み信号WRBの立ち上がりタイミングt1,t3,t4,t5でI/Oライン8−1〜8−N上のI/O信号がラッチされる。この例では、t1,t3,t4,t5点において、ホストデバイス300からのI/Oライン8−1〜8−NへのI/O信号は全て「H」レベルとされているものとする。また、t2点において、埃等の異物や汚れ等により、I/Oライン8−1に接触不良が発生したものとする。
この場合、t1点では、I/Oライン8−1には接触不良が発生しておらず、I/Oライン8−1〜8−N上のI/O信号は全て「H」レベルとされている。したがって、書き込み信号WRBの立ち上がりタイミングt1でI/Oライン8−1〜8−N上のI/O信号がラッチされた場合、そのラッチされたデータは「FFFFh(消去状態)」となり、メモリアレイ2におけるAddrees(n−1)には「FFFFh」がデータとして書き込まれる。
t2点で、I/Oライン8−1に接触不良が発生すると、I/Oライン8−1がプルアップ抵抗12−1を介して所定の電源電位Vccに接続されているので、このプルアップ抵抗12−1を介してI/Oライン8−1の電位が「H」レベルを保つ。したがって、書き込み信号WRBの立ち上がりタイミングt3でI/Oライン8−1〜8−N上のI/O信号がラッチされた場合、そのラッチされたデータは「FFFFh(消去状態)」となり、メモリアレイ2におけるAddrees(n)には「FFFFh」がデータとして書き込まれる。
同様にして、書き込み信号WRBの立ち上がりタイミングt4,t5でI/Oライン8−1〜8−N上のI/O信号がラッチされた場合、そのラッチされたデータは何れも「FFFFh(消去状態)」となり、メモリアレイ2におけるAddrees(n+1),Addrees(n+2)には「FFFFh」がデータとして書き込まれる。したがって、このブロックは、インバリッドブロックと判定されることはない。
上述では、t2点でI/Oライン8−1に接触不良が発生したものとしたが、他のI/Oラインにおいて接触不良が発生した場合でも同様である。このようにして、本実施例では、埃等の異物や汚れ等によりI/Oライン8−1〜8−Nに接触不良が発生しても、I/Oライン8−1〜8−Nに加えられる「H」レベルの信号が「L」レベルに変化してしまうことがなく、ソケット200との接触不良によるインバリッドマークへの意図しない書き込みが防止されるものとなる。なお、接触不良時に本来「L」レベルである信号を「H」レベルとして書き込んでしまう可能性はあるが、この場合は未書き込みであることと同義であり、再書き込み時に影響を与えない。
〔通常モード設定時(ROM書きモード解除時)〕
図4は通常モード設定時(ROM書きモード解除時)に接触不良が発生した場合の図3に対応するタイムチャートである。通常、ROM書きモード設定用レジスタ10は、スイッチ11−1〜11−NをOFFモードとする。この場合、スイッチ11−1〜11−NはOFFとされ、プルアップ抵抗12−1〜12−NとI/Oライン8−1〜8−Nとの間の接続は無効とされる。
図4は通常モード設定時(ROM書きモード解除時)に接触不良が発生した場合の図3に対応するタイムチャートである。通常、ROM書きモード設定用レジスタ10は、スイッチ11−1〜11−NをOFFモードとする。この場合、スイッチ11−1〜11−NはOFFとされ、プルアップ抵抗12−1〜12−NとI/Oライン8−1〜8−Nとの間の接続は無効とされる。
図4において、t1点では、I/Oライン8−1には接触不良は発生しておらず、I/Oライン8−1〜8−N上のI/O信号は全て「H」レベルとされている。したがって、書き込み信号WRBの立ち上がりタイミングt1でI/Oライン8−1〜8−N上のI/O信号がラッチされた場合、そのラッチされたデータは「FFFFh(消去状態)」となり、メモリアレイ2におけるAddrees(n−1)には「FFFFh」がデータとして書き込まれる。
t2点で、I/Oライン8−1に接触不良が発生すると、I/Oライン8−1はプルアップ抵抗12−1を介して所定の電源電位Vccに接続されていないので、リーク電流により「L」レベルに近づく。したがって、書き込み信号WRBの立ち上がりタイミングt3でI/Oライン8−1〜8−N上のI/O信号がラッチされた場合、そのラッチされたデータは「FFFFh(消去状態)」とならず、メモリアレイ2におけるAddrees(n)には「FFFFh」以外のデータが書き込まれる。
同様にして、書き込み信号WRBの立ち上がりタイミングt4,t5でI/Oライン8−1〜8−N上のI/O信号がラッチされた場合、そのラッチされたデータは何れも「FFFFh(消去状態)」とならず、メモリアレイ2におけるAddrees(n+1),Addrees(n+2)には「FFFFh」以外のデータが書き込まれる。したがって、このブロックはインバリッドブロックと判定されることになる。
通常モード設定時(ROM書きモード解除時)は、接触不良に有効なプルアップ抵抗12−1〜12−NをI/Oライン8−1〜8−Nへ接続しないため、ROM書きモード時のような消費電流の増加はなく、伝送信号への影響もない。
〔ROM書きモードの設定を外部端子の入力レベルにより行う方法〕
なお、上述した実施例では、ホストデバイス300よりROM書きモード設定用レジスタ10へ指令を送ってROM書きモードへの設定を行うようにしたが、図5に示すように、外部入力端子の1つとしてモード判定用端子13を設け、このモード判定用端子13への入力レベルに応じてスイッチ11−1〜11−NのON/OFFモードの設定を行うようにしてもよい。
なお、上述した実施例では、ホストデバイス300よりROM書きモード設定用レジスタ10へ指令を送ってROM書きモードへの設定を行うようにしたが、図5に示すように、外部入力端子の1つとしてモード判定用端子13を設け、このモード判定用端子13への入力レベルに応じてスイッチ11−1〜11−NのON/OFFモードの設定を行うようにしてもよい。
〔NANDフラッシュメモリのプログラムコマンドに追加する方法〕
また、既存の書き込みのコマンド(Page Program等)に加え、ROM書きモードでのプログラムコマンドを追加するようにしてもよい。このコマンドを使用して書き込む場合は、プログラムサイクルの間はROM書きモードと同じ動作を継続するようにする。
また、既存の書き込みのコマンド(Page Program等)に加え、ROM書きモードでのプログラムコマンドを追加するようにしてもよい。このコマンドを使用して書き込む場合は、プログラムサイクルの間はROM書きモードと同じ動作を継続するようにする。
〔制御信号用のラインへのプルアップ抵抗/プルダウン抵抗の追加〕
また、上述した実施例では、I/Oライン8−1〜8−Nにスイッチ11−1〜11−Nを介してプルアップ抵抗12−1〜12−Nの一端を接続し、プルアップ抵抗12−1〜12−Nの他端を所定の電源電位Vccに接続するようにしたが、これと同様の構成を制御信号用のライン9−1〜9−Mに追加するようにしてもよい。
また、上述した実施例では、I/Oライン8−1〜8−Nにスイッチ11−1〜11−Nを介してプルアップ抵抗12−1〜12−Nの一端を接続し、プルアップ抵抗12−1〜12−Nの他端を所定の電源電位Vccに接続するようにしたが、これと同様の構成を制御信号用のライン9−1〜9−Mに追加するようにしてもよい。
例えば、図6に示すように、制御信号用のライン9−1,9−2にスイッチ14−1,14−2を介して抵抗(プルアップ抵抗)15−1,15−2の一端を接続し、制御信号用のライン9−Mにスイッチ14−Mを介して抵抗(プルダウン抵抗)15−Mの一端を接続し、プルアップ抵抗15−1,15−2の他端を所定の電源電位Vccに接続し、プルダウン抵抗15−Mの他端を接地電位GNDに接続するようにし、スイッチ14−1〜14−MのON/OFFモードをスイッチ11−1〜11−Nと同様にしてROM書きモード設定用レジスタ10によって設定するようにする。
このようにすることによって、制御信号用のライン9−1〜9−Mに接触不良が生じた場合、想定しないプログラムが行われる可能性を排除することが可能となる。例えば、制御信号用のライン9−1を書き込み信号WRBのラインとした場合、制御信号用のライン9−1に接触不良が生じると、書き込み信号WRBが「H」レベルを保ち、データの書き込みそのものが行われないようになる。なお、制御信号用のライン9−1〜9−Mの何れのラインを電源電位Vccに接続するか、接地電位GNDに接続するかは、その制御信号用のライン9−1〜9−Mへの制御信号の種類によって適切に定めるものとする。
図6に示したNANDフラッシュメモリ101において、メモリアレイ2が本発明でいうメモリに相当し、I/Oライン8−1〜8−Nが第1〜第Nのデータ入出力用のラインに相当し、制御信号用のライン9−1〜9−Mが第1〜第Mの制御信号用のラインに相当し、スイッチ11−1〜11−Nが第1〜第Nのスイッチング手段に相当し、スイッチ14−1〜14−Mが第1〜第Mのスイッチング手段に相当し、抵抗12−1〜12−Nが第1〜第Nの抵抗に相当し、抵抗15−1〜15−Mが第1〜第Mの抵抗に相当し、ROM書きモード設定用レジスタ10が設定手段に相当する。
図6に示したNANDフラッシュメモリ101においても、図7に示すように、外部外部入力端子の1つとしてモード判定用端子13を設け、このモード判定用端子13への入力レベルに応じてスイッチ11−1〜11−Nおよびスイッチ15−1〜15−MのON/OFFモードの設定を行うようにしてもよい。
本発明のNANDフラッシュメモリおよびNANDフラッシュメモリへのデータ書込方法は、接触不良による誤書き込み防止機能を備えたNANDフラッシュメモリおよびNANDフラッシュメモリへのデータ書込方法として、様々な分野で利用することが可能である。
1…コントローラ、2…メモリアレイ、3…バッファ、4…ページ、5…ブロック、6…データエリア、7…スペアエリア、8−1〜8−N…データ入出力用のライン(I/Oライン)、9−1〜9−M…制御信号用のライン、10…ROM書きモード設定用レジスタ、11−1〜11−N…スイッチ(第1〜第Nのスイッチ)、12−1〜12−N…抵抗(第1〜第Nの抵抗)、13…モード判定用端子、14−1〜14−M…スイッチ(第1〜第Mのスイッチ)、15−1〜15−M…抵抗(第1〜第Mの抵抗)、101…NANDフラッシュメモリ、200…ソケット、300…ホストデバイス(ROMライタ)。
Claims (7)
- メモリと、
このメモリへの第1〜第N(N≧2)のデータ入出力用のラインと、
この第1〜第Nのデータ入出力用のラインに第1〜第Nのスイッチング手段を介してその一端が接続されその他端が所定の電源電位に接続された第1〜第Nの抵抗と、
前記第1〜第Nのスイッチング手段を介する前記第1〜第Nの抵抗と前記第1〜第Nのデータ入出力用のラインとの間の接続の有効/無効を設定する設定手段と
を備えることを特徴とするNANDフラッシュメモリ。 - 請求項1に記載されたNANDフラッシュメモリにおいて、
前記設定手段は、
ソケットを使用しての前記メモリへのデータの書き込み時に、前記第1〜第Nのスイッチング手段を介する前記第1〜第Nの抵抗と前記第1〜第Nのデータ入出力用のラインとの間の接続を有効とする
ことを特徴とするNANDフラッシュメモリ。 - 請求項1に記載されたNANDフラッシュメモリにおいて、
前記設定手段は、
ソケットを使用しての前記メモリへのデータの書き込み時、このデータの書き込みを行うホストデバイスからの指令を受けて、前記第1〜第Nのスイッチング手段を介する前記第1〜第Nの抵抗と前記第1〜第Nのデータ入出力用のラインとの間の接続を有効とする
ことを特徴とするNANDフラッシュメモリ。 - 請求項1に記載されたNANDフラッシュメモリにおいて、
外部入力端子の1つとしてモード判定用端子を備え、
前記設定手段は、
前記モード判定用端子への入力レベルに応じて、前記第1〜第Nのスイッチング手段を介する前記第1〜第Nの抵抗と前記第1〜第Nのデータ入出力用のラインとの間の接続の有効/無効の設定を行う
ことを特徴とするNANDフラッシュメモリ。 - 請求項1に記載されたNANDフラッシュメモリにおいて、
前記設定手段は、
前記メモリへのデータの書き込みが所定のコマンドを使用して行われる場合、前記第1〜第Nのスイッチング手段を介する前記第1〜第Nの抵抗と前記第1〜第Nのデータ入出力用のラインとの間の接続を有効とする
ことを特徴とするNANDフラッシュメモリ。 - 請求項1〜5の何れか1項に記載されたNANDフラッシュメモリにおいて、
第1〜第M(M≧2)の制御信号用の入力ラインと、
この第1〜第Mの制御信号用のラインに第1〜第Mのスイッチング手段を介してその一端が接続されその他端が所定の電源電位或いは接地電位に接続された第1〜第Mの抵抗とを備え、
前記設定手段は、
前記第1〜第Nのスイッチング手段を介する前記第1〜第Nの抵抗と前記第1〜第Nのデータ入出力用のラインとの間の接続の有効/無効の設定と同様に、前記第1〜第Mのスイッチング手段を介する前記第1〜第Mの抵抗と前記第1〜第Mの制御信号用のラインとの間の接続の有効/無効の設定を行う
ことを特徴とするNANDフラッシュメモリ。 - メモリへの第1〜第N(N≧2)のデータ入出力用のラインに第1〜第Nのスイッチング手段を介して第1〜第Nの抵抗の一端を接続し、
この第1〜第Nの抵抗の他端を所定の電源電位に接続し、
ソケットを使用しての前記メモリへのデータの書き込み時に、前記第1〜第Nのスイッチング手段を介する前記第1〜第Nの抵抗と前記第1〜第Nのデータ入出力用のラインとの間の接続を有効とする
ことを特徴とするNANDフラッシュメモリへのデータ書込方法。
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ID=44235822
Family Applications (1)
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JP2009267248A Pending JP2011113591A (ja) | 2009-11-25 | 2009-11-25 | Nandフラッシュメモリおよびnandフラッシュメモリへのデータ書込方法 |
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JP (1) | JP2011113591A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170085773A (ko) * | 2016-01-15 | 2017-07-25 | 삼성전자주식회사 | 스토리지 장치, 호스트, 스토리지 시스템, 스토리지 장치의 전원 전압 수신 방법, 및 스토리지 시스템의 전원 전압 제공 방법 |
-
2009
- 2009-11-25 JP JP2009267248A patent/JP2011113591A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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KR20170085773A (ko) * | 2016-01-15 | 2017-07-25 | 삼성전자주식회사 | 스토리지 장치, 호스트, 스토리지 시스템, 스토리지 장치의 전원 전압 수신 방법, 및 스토리지 시스템의 전원 전압 제공 방법 |
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