JP2004342112A

JP2004342112A - エラーチェック訂正技法を用いて不揮発性メモリユニットのデータ保持損に応答する装置及び方法

Info

Publication number: JP2004342112A
Application number: JP2004144767A
Authority: JP
Inventors: Robert M Crosby; エム．クロズビーロバート
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2003-05-15
Filing date: 2004-05-14
Publication date: 2004-12-02
Also published as: GB0410890D0; GB2402767A; US20040230879A1; US7496822B2; GB2402767B

Abstract

【課題】フラッシュメモリユニットのような不揮発性メモリユニットにおいて、電荷の減損が、読み出し動作の間のエラーを生じさせ得る。エラーチェック訂正技法を用いることによって、検出されたエラーが訂正できるかどうか、そして、もし訂正可能であるならば、そのエラーを表示するそのビット位置での電荷の減損と一致するエラーであるかどうか、測定を行うことができる。
【解決手段】訂正可能なエラーが検出されるとき（３３、３４、３５、３６）、信号グループアドレス及び訂正パターンが蓄積されて（３８）中断要求フラッグが中央処理ユニットに印加される（３９）。その中断フラッグが処理されるとき、中央処理ユニットは、信号グループアドレスと訂正パターンとを用いて、メモリユニット（４０）におけるビット位置の電荷を復元する。このようにして、復元されるビット位置を含む更なる読み出し動作によって、訂正されるエラーが繰り返されることはない。
【選択図】図３

Description

この発明は、一般に、データ処理システムに関し、より詳しくは、フラッシュメモリユニットのような不揮発性メモリユニットと関連して用いられるエラーチェック訂正技法に関する。

図１を参照すると、従来技術によるエラーチェック訂正機能を含むデータ処理システム１０のブロック図が示されている。データ処理システム１０には、中央処理ユニット１１及びメモリユニット１２が含まれている。中央処理ユニット１１は、図示されていない装置と信号を交換するが、例えば、それには周辺装置、キーボード信号等を含み得る。中央処理ユニット１１は、アドレス信号を、メインメモリ１２１及びエラーチェック訂正メモリ１２２に印加する。中央処理ユニット１１はまた、データ信号をも、メインメモリ１２１及びエラーチェック訂正メモリ１２２に印加する。メインメモリ１２１は、読み出し動作の間、信号をチェックビット計算ユニット１２３に印加する。チェックビット計算ユニット１２３及びエラーチェック訂正メモリ１２２は、信号をシンドローム計算ユニット１２４に印加する。シンドローム計算ユニット１２４は、データ信号を印加し、かつシンドロームユニット１２４は、シンドローム信号をビット訂正ユニット１２５に印加する。

データ処理システム１０の動作は、以下のとおり理解される。中央処理ユニット１１は、信号グループの書き込み動作において、メインメモリ１２１に蓄積すべく、その信号グループと関係するエラーチェック訂正信号を生成する。そして、その信号グループはメインメモリ１２１に蓄積され、かつエラーチェックおよび訂正信号は、同じアドレスのエラーチェック訂正メモリ１２２に蓄積される。読み出し動作においては、メインメモリ１２１のアドレス付けされた信号グループが、チェックビット計算機１２３に印加され、一方、エラーチェック訂正メモリ１２２の、関係する（すなわち、同じアドレスである）エラーチェック訂正信号は、シンドローム計算ユニット１２４へと送付される。チェックビット計算ユニット１２３は、エラーチェック訂正信号をシンドローム計算ユニット１２４に提供する。チェックビット計算ユニット１２３からの信号と、エラー訂正符号メモリからのエラーチェック訂正信号との比較に基づいて、シンドローム計算ユニット１２４は、データ信号グループの訂正可能なビットの位置を特定するシンドローム信号のグループを提供する。そのシンドローム信号のグループは、ビット訂正ユニット１２５に印加される。そのビット訂正ユニットにおいて、メインメモリ１２１からのデータ信号グループが訂正されて中央処理ユニット１１へと送付される。

前述の動作で、不揮発性メモリに蓄積されるデータ信号グループを上手く訂正できることが証明される一方で、このエラーは、全ての読み出し動作について訂正される必要があるという１つの問題がある。しかしながら、データ信号グループにおいて異なる位置でエラーが特定されるとき、信号ビットエラー訂正手順が適切なものとならず、データ処理ユニットは訂正不可能なエラーに応答することを強いられる。

したがって、データ信号グループにおけるビットを訂正する、エラーチェック訂正アルゴリズムを用いる装置及びそれと関係する方法に対して、必要性が感じられている。データ信号グループにおけるエラーの原因として故障ビットを特定することは、その装置及びそれと関係する方法の別の特長でもある。メインメモリまたはエラーチェック訂正メモリにおけるその故障ビットに電荷を復元することが、その装置及びそれと関係する方法のさらに別の特長である。

本発明により、前述の、及びその他の特長が達成されるが、そのためにメインメモリに備えられるのが、エラーチェック訂正装置及び、そのエラーチェック訂正装置によって、メインメモリまたはエラーチェック訂正メモリにおける故障ビット位置の結果として検出される、信号グループエラーを特定する装置である。例えば、フラッシュ技術において実行される不揮発性メインメモリにおいて、電荷の漏洩のためにビット場所の元の状態またはデフォルト状態が変わるときに、故障ビット位置が生じる。読み出し動作において、訂正可能なデータ信号グループのエラーが特定されるとき、そのエラーは訂正され、データ信号グループは中央処理ユニットに転送される。また、そのエラーのアドレスおよび場所が蓄積される。中央処理ユニットには中断フラッグを利用できる。中央処理ユニットが中断できるとき、中央処理ユニットは、蓄積されているアドレス及び場所に基づいて、エラーが起こったメインメモリにおける場所を復元する。その後、エラー訂正装置は、同じビット場所におけるエラーの訂正を負担しない。更に、場所内容を消去することなくテーブルを更新できるメモリに、プログラムされていない場所を残しておくことが望ましいときがある。現存するテーブルが更新されるべきときに、古い情報は全て論理「０」となるようにプログラムされる。対応する訂正ビットも全て論理「０」となるようにプログラムされる。そして、新しいテーブルが、その新しい訂正ビットを備えて、以前に全て論理「１」（全て消去されたビット）であった、新しい、通常は連続する場所へとプログラムされる。この要件を容易にするために、データ及び訂正ビットが全て論理「１」または論理「０」の状態にあるとき、選択的にエラー訂正を抑制する更なる回路が加えられる。

本発明のその他の特長及び利点は、以下の記述及び添付する図面と特許請求の範囲を読むことで、より明らかに理解される。

（１．図面の詳細な説明）
図１は、従来技術に関して説明されている。

次に図２を参照すると、本発明によるデータ処理システム２０のブロック図が図示されている。中央処理ユニット１１と、メインメモリユニット１２１と、エラーチェック訂正メモリ１２２と、シンドローム計算ユニット１２４とが、図１で説明されているのと基本的に同じ機能を行う。ビット訂正ユニット２２５は、図１のビット訂正ユニット１２５と比較して追加の機能を有する。とりわけ、故障しているビット場所が正しい論理「０」に対して論理「１」を表示するとき、故障ゼロビット位置を指示する中断要求フラッグが生成される。本発明は、消去状態有効２２１と、訂正可能エラー中断イネーブル２２３と、ゼロ故障のみでの中断とによって図示される３つの制御信号を有する。これらの制御信号は、中断フラッグ要求ユニット２２６に印加される。これらの信号に基づいて、中央処理ユニット１１が中断要求フラッグユニット２２６からの信号に応答するまで、訂正パターンラッチユニット２２７及びアドレスラッチ２２８が、適当な信号グループを蓄積する。中断要求ユニット２２６からの信号が提供されるとき、訂正パターンラッチ２２７及びアドレスラッチ２２８の内容が、中央処理ユニット１１へと転送される。

消去状態有効信号２２１によると、場所のグループメモリがその中に何のデータも蓄積していないとき、蓄積場所は消去状態にあって論理「１」を指示しており、そして訂正が行われないものとなる。通常は、消去された状態によって訂正不可能なエラーが生成される。消去状態有効フラッグを設定することによってこのエラーを無視することができる。

ゼロ故障のみでの中断信号によると、信号グループの通常の訂正において、その訂正が論理「１」を論理「０」に変えるものであるとき、中断要求フラッグが設定されるものとなる。訂正は、ビット場所における電荷損と一致する。論理「０」の論理「１」への訂正は、本件の例におけるビット場所での電荷損と一致しない。前述の要件に合致する訂正可能なエラーが特定されると、ビット訂正ユニット２２５からの信号が、中断要求フラッグユニットへと印加される。中央処理ユニットが中断を提供できるまで、シンドローム計算ユニット１２４の結果が、訂正パターンラッチユニット２２７においてラッチされる。

訂正可能エラー中断イネーブル信号によって、訂正可能エラーは、選択的に中断要求を生成することができる。エラーが訂正可能でなければ、中央処理ユニット１１は、訂正不可能なエラーを通知され、現在実行されている処理が中止される。

図３を参照すると、本発明による、検出されたエラーに応答するプロセスが示されている。ステップ３１において、中央処理ユニットはプログラムの命令を実行している。ステップ３２において、メモリユニットからの信号グループを検索する読み出し動作が制定されている。ステップ３３において、検索された信号グループがエラーを有するかどうか、エラーチェック訂正装置によって測定が行われる。ステップ３４において、エラーが検出されないとき、手順はステップ３１に戻る。ステップ３３において、エラーが検出されるならば、検出されたエラー（１つでも複数でも）が訂正可能であるかどうか、測定が行われる。ステップ３４において、検出されたエラーが訂正可能でないならば、処理ユニットの動作または少なくともそのプログラムが中止される。ステップ３４において、検出されたエラーが訂正可能であるならば、ステップ３５において、シンドロームビットが計算される。ステップ３６において、そのエラーがメインメモリにおける故障ビットと一致するかどうか、測定が行われる。検出された故障ビットがメインメモリにおける故障ビット場所と一致しないならば、そのエラーのあるビットはステップ３７において訂正され、プロセスは、プログラムを実行するステップ３１に戻る。ステップ３６において、検出されたエラーが故障ビット場所と一致するならば、エラーが検出された信号グループのアドレス及び訂正パターンが、ステップ３８において蓄積される。ステップ３９において、中断フラッグが設定される。そして、エラーを訂正して、手順がステップ３１に戻る。ステップ４０において、中央処理ユニットによって、中断フラッグが提供される。故障ビット場所での電荷が復元されて、プロセスはステップ３１に戻る。

（２．好ましい実施例の動作）
本発明の動作は、以下のように理解される。発明が依存するのは、フラッシュメモリユニットまたはＥＥＰＲＯＭ（電気的消去書き込み可能な読み出し専用メモリ）ユニットのような、一定の不揮発性メモリは、蓄積された電荷によって測定される第１の状態、すなわち論理「０」状態を有するという事実である。蓄積された電荷が充分な量消失すると、ビット場所が論理「１」として読み出される。エラーチェック訂正装置は、エラー状態の存在を測定する。前述の例において、メインメモリに蓄積されるデータ信号グループは６４ビットである。エラーチェック訂正メモリユニットに蓄積されるチェックビット信号グループは、長さが８ビットである。したがって、シンドロームビットは、長さが７２ビットである。そのようなエラーチェック訂正技法によって、単一の訂正可能なエラーが特定でき、または、訂正できない２つのエラーが特定できる。当業者に明らかなように、より精巧なエラーチェック訂正構成が利用可能で、本発明で有利に用いることができる。エラーチェック訂正ユニットが、論理「０」であるべきビット信号を論理「１」であると測定するとき、このエラーは、メモリ場所での電荷の減少によって引き起こされたものであり得る。本発明の応答は、ビット場所からの電荷の減少の結果であり得るエラーの検出の際に、そのビット場所で電荷を復元するものである。電荷の復元は、中断フラッグを設定する結果である。また、そのエラーを有する信号グループのアドレス及び訂正パターンが蓄積される。中央処理ユニットが中断フラッグに応答するとき、アドレス及び訂正パターンが中央処理ユニットに送付される。中央処理ユニットは、故障ビット場所の電荷を復元することができ、または訂正可能なエラーの位置によって、メインメモリかエラーチェック訂正メモリユニットかの信号グループ場所を復元することができる。

前述の実施例に関して発明が説明されているが、発明は、必ずしもこれらの実施例に限定されるものではない。したがって、他の実施例の変形及びここに記述されていない改良は、必ずしも発明の範囲から除外されるものではなく、発明の範囲は、特許請求の範囲によって定義されている。

以上の説明に関して更に以下の項を開示する。
（１）不揮発性メモリユニットから検索される信号グループにおけるエラーに応答する方法であって、
前記エラーが訂正可能であるとき、エラーチェック訂正技法を用いて前記信号グループにおける前記エラーを訂正し、
前記エラーが故障ビット位置と一致するならば、前記ビット位置と関連する電荷を復元する
ステップを備える方法。
（２）前記復元ステップには、
前記エラーを有する前記信号グループのアドレスを蓄積し、
前記信号グループにおける前記エラーの場所を特定する訂正パターンを蓄積し、
中断フラッグを中央処理ユニットに提供して、前記メモリユニットにおけるビット場所を復元する必要性を指示する
ステップが含まれる第１項記載の方法。
（３）更に、フラッシュ技術とＥＥＰＲＯＭ技術とからなるグループから選択される技術において、メインメモリ及びエラーチェック訂正メモリを実行するステップを備える第２項記載の方法。
（４）データビットを蓄積する蓄積ユニットを有するメモリ部と、
エラー訂正ビットを蓄積するメモリ部と、
エラーチェック訂正ユニットと、
１つ以上の訂正されたビットの場所を保持するレジスタと
を備えるメモリユニット。
（５）前記エラーチェック訂正ユニットには、故障ビットを訂正できるとき、中断を要求し、及び／または、ポーリングできるフラッグを設定する回路が含まれる第４項記載のメモリユニット。
（６）前記エラーチェック訂正ユニットには、訂正できない故障ビットが検出されるとき、中止状態を要求する回路が含まれる第５項記載のメモリユニット。
（７）前記メモリが、２つの状態のうち１つに設定できるデータビットを蓄積する蓄積ユニットを備えており、いずれのデータビットも他のビットから独立して第１の状態に変えられて、その結果得られる状態がプログラムされた状態であり、複数のデータビットのうち全てのデータビットが同時に第２の状態へと設定されなければならず、その第２の状態は消去された状態である、第６項記載のメモリユニットであって、更に、
訂正可能なエラーの場所を蓄積する回路と、
中断要求を生成する回路と、
前記訂正可能なエラーが、プログラムされた状態から消去された状態へと変えられているビットであるときのみに、フラッグビットを設定する回路と
を備えるメモリユニット。
（８）更に、前記データビット及び、エラー検出及び訂正ビットが、全て消去された状態であるか全てプログラムされた状態であるかの少なくとも１つの状態を、ビット訂正の生成から選択的に除外する回路を備える第７項記載のメモリユニット。
（９）中央処理ユニットと、
メモリユニットであって、
複数のアドレスにデータ信号グループを蓄積するメインメモリと、
エラーチェック訂正符号メモリにおける同じアドレスに前記メインメモリにおける各データ信号グループについてのエラー訂正信号を蓄積するエラーチェック訂正メモリと、
読み出し動作によってアクセスされるデータグループにおける少なくとも１つのエラーを特定しかつ訂正するエラーチェック訂正装置と、
訂正可能なエラーが故障場所の結果であるときを特定する故障ビット装置と
が含まれるメモリユニットと
を備えるデータ処理システム。
（１０）前記故障ビット装置には、
アドレス蓄積ユニットと、
訂正パターン蓄積ユニットと、
故障ビットメモリ場所の結果であり得るエラーが検出されるとき、中断フラッグを発行する中断フラッグユニットと
が含まれる第９項記載のデータ処理システム。
（１１）更に、メインメモリ及びエラーチェック訂正メモリからの全ての信号が全て論理「１」であるかどうかを測定する全論理「１」検出ユニットを備える第１０項記載のデータ処理システム。
（１２）前記メインメモリ及び前記エラーチェック訂正メモリが、フラッシュ技術とＥＥＰＲＯＭ技術とからなるグループから選択される技術において実行される第１１項記載のデータ処理システム。
（１３）フラッシュメモリユニットのような不揮発性メモリユニットにおいて、電荷の減損が、読み出し動作の間のエラーを生じさせ得る。エラーチェック訂正技法を用いることによって、検出されたエラーが訂正できるかどうか、そして、もし訂正可能であるならば、そのエラーを表示するそのビット位置での電荷の減損と一致するエラーであるかどうか、測定を行うことができる。訂正可能なエラーが検出されるとき（３３、３４、３５、３６）、信号グループアドレス及び訂正パターンが蓄積されて（３８）中断要求フラッグが中央処理ユニットに印加される（３９）。その中断フラッグが処理されるとき、中央処理ユニットは、信号グループアドレスと訂正パターンとを用いて、メモリユニット（４０）におけるビット位置の電荷を復元する。このようにして、復元されるビット位置を含む更なる読み出し動作によって、訂正されるエラーが繰り返されることはない。

従来技術による、エラーチェック訂正機能を有する中央処理ユニット及びメインメモリユニットのブロック図である。本発明による、エラーチェック訂正機能ならびに故障ビット特定及び復元装置を有する中央処理ユニットのブロック図である。本発明による、読み出し動作の間に検出されるエラーへの応答を図示するフローチャートである。

符号の説明

１０データ処理システム
１１中央処理ユニット
１２メモリユニット
２０データ処理システム
１２１メインメモリ
１２２エラーチェック訂正メモリ
１２３チェックビット計算ユニット
１２４シンドローム計算ユニット
１２５ビット訂正ユニット

Claims

不揮発性メモリユニットから検索される信号グループにおけるエラーに応答する方法であって、
前記エラーが訂正可能であるとき、エラーチェック訂正技法を用いて前記信号グループにおける前記エラーを訂正し、
前記エラーが故障ビット位置と一致するならば、前記ビット位置と関連する電荷を復元する
ステップを備える方法。
データビットを蓄積する蓄積ユニットを有するメモリ部と、
エラー訂正ビットを蓄積するメモリ部と、
エラーチェック訂正ユニットと、
１つ以上の訂正されたビットの場所を保持するレジスタと
を備えるメモリユニット。