JP7455772B2 - 誤り検出機能付き論理回路および高安全制御システム - Google Patents
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Description
また、入力信号に冗長符号として剰余符号、実行されたオペレータの履歴を表す符号、そして時刻またはループ実行回数を表す符号を付加するVital coded microprocessorという方法も提案されている。
なおこの場合、入力信号に冗長符号を付加する回路、および演算結果を検査する回路は危険側故障を避けるためにフェールセーフ性が本来備わっている回路とすることが必要である。この回路はIntrinsic Fail Safeなどと呼ばれる。
これらの回路は最新の半導体による論理回路と比べて寸法が大きなものであったり、動作速度が遅いものであることが多く、製造方法や用途の特殊性から生産中止になりやすい可能性もある。そこで以上挙げた従来技術では、入力信号に冗長符号を付加する回路、および演算結果を検査する回路を最新の半導体による論理回路で実現可能にして小型化、高速化、さらには低コスト化、製造プロセスの汎用化を図るための更なる考慮が望ましい。
入力信号は第1の冗長符号化部100-1および第2の冗長符号化部100-2に入力され、それらの冗長符号化部の出力は切り替え部110により時系列的に交互に切り替えられる。冗長符号化部で付加する冗長符号は従来技術に基づくものでよい。例えば、最も簡単なものでは偶数、奇数パリティ、それぞれ法(入力数値を除算する数値)が異なる剰余符号や、生成多項式が異なる冗長符号とすることが考えられる。またVital coded microprocessorでは、剰余符号、実行されたオペレータの履歴を表す符号、そして時刻またはループ実行回数を表す符号の一部または全部を異なる系列とすることが考えられる。例えば、時刻を表す符号として異なる系列の疑似乱数を用いることが考えられる。なお、冗長符号の誤り検出能力は一般に、2^-n(n:冗長ビットの数)とあらわされるため、1ビットだけのパリティよりはより多くのビットを付加した冗長符号の方が検出能力が高まることは勿論のことである。
制御フレーム(入出力の切り替わり)を示すストローブ信号(Strobe)がD-FF1、D-FF2のクロック端子に入力されている。D-FF1のQ出力はAND2を介してD-FF2のD入力に接続され、D-FF2のQ出力はAND1を介してD-FF1のD入力に接続されている。AND1にはD-FF2のQ出力、第1の冗長符号検査部300-1の出力であるIN1、第2の冗長符号検査部300-2の出力であるIN2の反転信号が入力されている。AND2にはD-FF1のQ出力、第1の冗長符号検査部300-1の出力であるIN1の反転信号、第2の冗長符号検査部300-2の出力であるIN2が入力されている。
図12の実施例では合理性チェック部310または冗長符号検査部300からの出力許可信号を情報処理部200からの出力信号によりSWで切り替えて制御出力とする。図12の実施例によれば合理性チェック部310または冗長符号検査部300が何らかの誤りにより出力許可信号を出力してしまう蓋然性を下げるための何らかの方法で構成している場合に特に有効である。例えば、合理性チェック部310または冗長符号検査部300をユネイトな回路などの特殊な回路で構成したり、特殊な符号(シグナチャー)(本発明ではH,Lを周期的に繰り替える交番信号)を出力許可信号とする、などが考えられる。
(1) 入力信号を複数系統に分岐させ、少なくとも1の系列に冗長符号を付加し、分岐した入力信号の時系列的に交互に切り替えて処理対象とする。
(2) 入力信号の処理結果を少なくとも1系列の冗長符号の検査部で検査する。
(3) 上記検査部の出力が(1)の切り替えに同期して正常→異常→正常...と時系列的に交互に変化することをもって正常と判断する。
(4)さらに望ましくは、入力信号の処理結果を少なくとも2系列の冗長符号の検査部で検査する。
手段(3)において、「正常」出力が得られることにより手段(1)のための冗長符号化部、手段(2)のための検査部、それらの間の情報処理部の動作の正常性を確認することができる。さらに、手段(3)において、「異常」出力が得られることにより手段(1)のための冗長符号化部の切り替え部、手段(2)のための検査部の異常検出能力が正常であることを確認することができる。従って、信号の入力から処理のための機能の正常性を確認できるだけでなく、正常と判断するための検査機能の正常性も同時に確認することができる。
なお、手段(3)において、「異常」出力が得られているときには、情報処理結果が正常であるという保証がないので情報処理結果を採用することができないため、情報処理結果が正常であるという保証を得るためには、手段(1)において同一の入力信号について時系列的に2系列の、即ち2度にわたって冗長符号を付加して、2度にわたって情報処理を実行する必要がある。そこで手段(4)のように少なくとも2系列の冗長符号の検査部で検査することにより、一方の系列の冗長符号の検査部で「異常」出力が得られときにも、他方の系列の冗長符号の検査部で「正常」出力が得られるので、先に述べたような2度にわたって冗長符号を付加して、2度にわたって情報処理を実行する必要がなくなり、処理性能を向上させることができる。
以上述べたような手段により、汎用半導体による回路であっても信号入力から処理のための機能の正常性を確認できるだけでなく、正常と判断するための検査機能の正常性も同時に確認することができる。
かかる構成及び動作により、特殊な半導体素子に依存することなく、汎用的な回路要素を組み合わせたシステムとして「フェールセーフ性が本来備わっている回路」を実現することができる。このため、各回路要素(入力信号に冗長符号を付加する回路、および演算結果を検査する回路など)を最新の半導体による論理回路で実現することができ、小型化、高速化、さらには低コスト化、製造プロセスの汎用化が実現する。
この場合には、前記切り替え部は、前記第1の冗長符号が付加された前記入力信号と前記第2の冗長符号が付加された前記入力信号とを切り替えることになり、前記切り替え部による入力信号切り替えに対応して、前記第1の冗長符号検査部による検査結果が正常と異常との間で切り替わり、かつ前記第2の冗長符号検査部による検査結果が異常と正常との間で切り替わるときに、誤りのない正常な状態として動作することになる。
この構成では、常にいずれかの検査部が対応する符号での検査を行うことができるので、検査のために入力信号を重複させる必要がなく、処理の高速化が実現できる。
例えば、前記リレーが落下したときにはブレーキを動作させる、前記リレーが落下したときには加速を停止させる、といった利用が可能である。
Claims (10)
- 入力信号に第1の冗長符号を付加する第1の冗長符号化部と、
前記第1の冗長符号が付加された前記入力信号と少なくとも前記第1の冗長符号が付加されていない前記入力信号とを切り替える切り替え部と、
前記切り替え部からの出力を処理する処理部と、
前記処理部による処理結果に対し、前記第1の冗長符号に対応する検査を行う第1の冗長符号検査部と
を備え、
前記切り替え部による入力信号切り替えに対応して前記第1の冗長符号検査部による検査結果が正常と異常との間で切り替わるときに、誤りのない正常な状態として動作することを特徴とする誤り検出機能付き論理回路。 - 請求項1記載の誤り検出機能付き論理回路であって、
前記第1の冗長符号化部と並列に設けられ、前記第1の冗長符号とは異なる第2の冗長符号を前記入力信号に付加する第2の冗長符号化部をさらに備え、
前記切り替え部は、前記第1の冗長符号が付加された前記入力信号と前記第2の冗長符号が付加された前記入力信号とを切り替え、
前記第1の冗長符号検査部と並列に設けられ、前記処理部による処理結果に対し、前記第2の冗長符号に対応する検査を行う第2の冗長符号検査部をさらに備え、
前記切り替え部による入力信号切り替えに対応して、前記第1の冗長符号検査部による検査結果が正常と異常との間で切り替わり、かつ前記第2の冗長符号検査部による検査結果が異常と正常との間で切り替わるときに、誤りのない正常な状態として動作することを特徴とする誤り検出機能付き論理回路。 - 請求項1記載の誤り検出機能付き論理回路であって、
出力回路部をさらに有し、
該出力回路部は前記第1の冗長符号検査部が正常を表す信号と異常を表す信号とを交互に出力したときに限り制御出力を出力することを特徴とする誤り検出機能付き論理回路。 - 請求項2記載の誤り検出機能付き論理回路であって、
合理性検査部と出力回路部とをさらに有し、
前記合理性検査部は、前記第1の冗長符号検査部による検査結果が正常であり前記第2の冗長符号検査部による検査結果が異常である状態と、前記第1の冗長符号検査部による検査結果が異常であり前記第2の冗長符号検査部による検査結果が正常である状態とが交互に切り替わるときに、出力許可信号を出力し、
前記出力回路部は、前記合理性検査部が前記出力許可信号を出力しているときに限り制御出力を出力することを特徴とする誤り検出機能付き論理回路。 - 請求項2記載の誤り検出機能付き論理回路であって、
前記第1の冗長符号と前記第2の冗長符号のうち少なくとも一方は剰余符号を含むことを特徴とする誤り検出機能付き論理回路。 - 請求項2記載の誤り検出機能付き論理回路であって、
前記第1の冗長符号と前記第2の冗長符号のうち少なくとも一方は時刻情報を含むことを特徴とする誤り検出機能付き論理回路。 - 請求項2記載の誤り検出機能付き論理回路であって、
前記第1の冗長符号と前記第2の冗長符号のうち少なくとも一方は冗長符号検査部用のテストパターンを含むことを特徴とする誤り検出機能付き論理回路。 - 入力信号に第1の冗長符号を付加する第1の冗長符号化部と、
前記第1の冗長符号が付加された前記入力信号と少なくとも前記第1の冗長符号が付加されていない前記入力信号とを切り替える切り替え部と、
前記切り替え部からの出力を処理する処理部と、
前記処理部による処理結果に対し、前記第1の冗長符号に対応する検査を行う第1の冗長符号検査部と、
を備え、
前記第1の冗長符号検査部からの信号を整流した電源によりリレーを動作させることを特徴とする高安全制御システム。 - 請求項8記載の高安全制御システムであって、前記リレーが落下したときにはブレーキを動作させることを特徴とする高安全制御システム。
- 請求項8記載の高安全制御システムであって、前記リレーが落下したときには加速を停止させることを特徴とする高安全制御システム。
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南谷崇,フォールトトレランス技術の最近の動向〔I〕-セルフチェッキングプロセッサ,電子情報通信学会誌,日本,社団法人電子情報通信学会,1990年09月25日,第73巻 第9号,991~999ページ |
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