JPS58222497A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS58222497A JPS58222497A JP57105182A JP10518282A JPS58222497A JP S58222497 A JPS58222497 A JP S58222497A JP 57105182 A JP57105182 A JP 57105182A JP 10518282 A JP10518282 A JP 10518282A JP S58222497 A JPS58222497 A JP S58222497A
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- JP
- Japan
- Prior art keywords
- column
- memory chip
- memory
- output
- columns
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御装置に関するもので、
特にマイクロプログラム制御装置における制御メモリチ
ップの故障に対するフェイルソフト機能に関する。
特にマイクロプログラム制御装置における制御メモリチ
ップの故障に対するフェイルソフト機能に関する。
従来のマイクロプログラム制御装着では、制御メモリの
故障を検出するとその都度故障ビットをＵ］正するとと
もに、誤りが検出された番地に訂正後のデータを賽込む
方法がとられていた。
故障を検出するとその都度故障ビットをＵ］正するとと
もに、誤りが検出された番地に訂正後のデータを賽込む
方法がとられていた。
しかしながら、この方法はα線によるメモリ素子のリフ
ト故障には効果があるが、ハードウェアに故障が発生し
た場合に゛は故障した番地を読み出す毎に誤りの訂正を
行うことになり、制御メモリの読み出しサイクルが大き
くなるとともに、この障害処理を再三行うことにもなる
ため、そのマイクロプログラム制御装置の性能が著しく
低下するという欠点があった。
ト故障には効果があるが、ハードウェアに故障が発生し
た場合に゛は故障した番地を読み出す毎に誤りの訂正を
行うことになり、制御メモリの読み出しサイクルが大き
くなるとともに、この障害処理を再三行うことにもなる
ため、そのマイクロプログラム制御装置の性能が著しく
低下するという欠点があった。
本発明の目的は制御メモリに冗長なメモリチップを設け
、制御メモリに故障が発生した場合には故障したメモリ
チップの代シに上記冗長チップを使用する様に切替え、
このとき、特定のメモリチップの出力に負荷が集中する
ことのかい様にして、従来の先行方式における欠点を除
去したフェイルソフト機能を有するマイクロプログラム
制御装置を提供することにある。
、制御メモリに故障が発生した場合には故障したメモリ
チップの代シに上記冗長チップを使用する様に切替え、
このとき、特定のメモリチップの出力に負荷が集中する
ことのかい様にして、従来の先行方式における欠点を除
去したフェイルソフト機能を有するマイクロプログラム
制御装置を提供することにある。
本発明に依るマイクロプログラム制御装置は制御メモリ
と、故障列検出回路と、第１および第２の選択回路と、
第１および＠２のレジスタとを具備している。制御メモ
リは再書込み可能か複数のメモリチップ列をビット方向
にｎ列（ｎ−１，２ｍ・・・・・・ｉ・・川；正整数）
並べて構成したものであるが、これらのほかに複数のメ
モリチップ列のひとつに故障が発生した時、故障したメ
モリチップを含む列に代って使用するための冗長なメモ
リチップ列を含むものである。
と、故障列検出回路と、第１および第２の選択回路と、
第１および＠２のレジスタとを具備している。制御メモ
リは再書込み可能か複数のメモリチップ列をビット方向
にｎ列（ｎ−１，２ｍ・・・・・・ｉ・・川；正整数）
並べて構成したものであるが、これらのほかに複数のメ
モリチップ列のひとつに故障が発生した時、故障したメ
モリチップを含む列に代って使用するための冗長なメモ
リチップ列を含むものである。
故障列検出回路は制御メモリの内部にある複数のメモリ
チップ列のひとつが故障した時に、故障したメモリチッ
プを含む列を検出するものである。第１の選択回路は、
冗長なメモリチップ列を付加した（ｎ＋１）列から成立
つ制御メモリから、故障が発生したメモリチップを含む
列を取除いて、新たなｎ列のメモリチップ列で制御メモ
リの機能を再構成し、これによって再書込みをするもの
である。第２の選択回路は、（ｎ＋１ ）列のメモリか
ら成立つ制御メモリの相隣り合った一対の列における列
選択要素のひとつを各出力列ごとに選択し、故障が発生
したメモリチップを含む列を取除いてｎ列の出力を得る
ものである。第１のレジスタは、第２の選択回路の出力
を各列ごとに記憶して保持するための回路である。第２
のレジスタは、故障列検出回路の出力を各列ごとに記憶
して保持するための回路である。
チップ列のひとつが故障した時に、故障したメモリチッ
プを含む列を検出するものである。第１の選択回路は、
冗長なメモリチップ列を付加した（ｎ＋１）列から成立
つ制御メモリから、故障が発生したメモリチップを含む
列を取除いて、新たなｎ列のメモリチップ列で制御メモ
リの機能を再構成し、これによって再書込みをするもの
である。第２の選択回路は、（ｎ＋１ ）列のメモリか
ら成立つ制御メモリの相隣り合った一対の列における列
選択要素のひとつを各出力列ごとに選択し、故障が発生
したメモリチップを含む列を取除いてｎ列の出力を得る
ものである。第１のレジスタは、第２の選択回路の出力
を各列ごとに記憶して保持するための回路である。第２
のレジスタは、故障列検出回路の出力を各列ごとに記憶
して保持するための回路である。
以下１本発明について図面を参照しながら詳細に説明す
る。本発明の一実施例を示す第１図において、１は制御
メモリである。制御メモリｌは冗長なメモリチップ列を
含み、（ｎ＋１）箇のメモリチップ列より成立つ。２は
第１の選択回路であり、制御メモリの書込みデータＷ５
Ｗ２・・・・・・Ｗｉ・・・・・・Ｗｎを入力し、出力
Ｘ１にはＷｌを、出力Ｘ２にはＷ２を、出力ＸｉにはＷ
−を、出力Ｘｎ＋１にはＷｎをそれぞれそのｉｔ出力す
る。第１の選択回路２は出力Ｘ２．Ｘｎ、・・・・・・
。
る。本発明の一実施例を示す第１図において、１は制御
メモリである。制御メモリｌは冗長なメモリチップ列を
含み、（ｎ＋１）箇のメモリチップ列より成立つ。２は
第１の選択回路であり、制御メモリの書込みデータＷ５
Ｗ２・・・・・・Ｗｉ・・・・・・Ｗｎを入力し、出力
Ｘ１にはＷｌを、出力Ｘ２にはＷ２を、出力ＸｉにはＷ
−を、出力Ｘｎ＋１にはＷｎをそれぞれそのｉｔ出力す
る。第１の選択回路２は出力Ｘ２．Ｘｎ、・・・・・・
。
Ｘｄ、・・・・・・、ＸｎのうちのＸｔにはＷ １ 、
Ｗ ２ ＊・・・・・・、 Ｗ Ｉ ＋・・・・・・
、Ｗｎの相隣り合った二つの出力の組（Ｗｓ−１、Ｗｔ
）の要素Ｖｖ’Ｆ −１＊ Ｗ ａのいずれかを各列
ごとに選択して出力する選択回路である。３は第２の選
択回路であり、制御メモリｌから読出した読出しデータ
Ｒｘ＋Ｒ２ｅ・・・・・・。
Ｗ ２ ＊・・・・・・、 Ｗ Ｉ ＋・・・・・・
、Ｗｎの相隣り合った二つの出力の組（Ｗｓ−１、Ｗｔ
）の要素Ｖｖ’Ｆ −１＊ Ｗ ａのいずれかを各列
ごとに選択して出力する選択回路である。３は第２の選
択回路であり、制御メモリｌから読出した読出しデータ
Ｒｘ＋Ｒ２ｅ・・・・・・。
Ｒ４，・・・・・・＊ Ｒｎ＋ １ からの相隣り合
った二つの出力の組ｒ Ｒ，ｔ 、 Ｒ，ｓ ＋１）の
要素Ｒｓ ｒ Ｒｓ＋ｔのいずれかを各°列ごとに選択
し、出力Ｙｌ 、 Ｙ２１・・・・・・、Ｙ＃、・・・
・・・＋Ｙｎ のうちＹｉ を得る選択回路である。４
は第２の周択回路３の出力を保持するための第１のレジ
スタである。５は第１のレジスタ４の出力を入力し、そ
の内容に誤りがあるときには誤りのあった列を検出する
故障列検出回路である。故障列検出回路はこの故障列よ
り上位の（若番の）列に対応するビットには論理「０」
を出力し、この故障列、およびそれより下位の（老番の
）列に対応するビットには論理「１」を出力する。６け
第２のレジスタであり、故障列検出回路５で誤りが検出
されたとき、その出力を保持するためのレジスタである
。
った二つの出力の組ｒ Ｒ，ｔ 、 Ｒ，ｓ ＋１）の
要素Ｒｓ ｒ Ｒｓ＋ｔのいずれかを各°列ごとに選択
し、出力Ｙｌ 、 Ｙ２１・・・・・・、Ｙ＃、・・・
・・・＋Ｙｎ のうちＹｉ を得る選択回路である。４
は第２の周択回路３の出力を保持するための第１のレジ
スタである。５は第１のレジスタ４の出力を入力し、そ
の内容に誤りがあるときには誤りのあった列を検出する
故障列検出回路である。故障列検出回路はこの故障列よ
り上位の（若番の）列に対応するビットには論理「０」
を出力し、この故障列、およびそれより下位の（老番の
）列に対応するビットには論理「１」を出力する。６け
第２のレジスタであり、故障列検出回路５で誤りが検出
されたとき、その出力を保持するためのレジスタである
。
第２のレジスタ６の各ビット出力は第１および第２の選
択回路２．３に送出され、これらの選択回路の切替えを
各列ごとに制御する。寸々わち、第２のレジスタ６の１
番目ビットの出力Ｓｔが「０」のときには第１の選択回
路２の出力ＸｊにＷ−が出力され、第２の選択回路３の
出力ＹｉにＲ・−がそれぞれ出力される。また、８ｉが
「１」のときには、Ｘ ｉ Ｉｃ Ｗ ｉ −１が出力
され、ＹｌにＲｉ ＋ １ が出力される。また、制御
メモリｌには；使用されているｎ列のメモリチップ列の
中に、故障列検出のためのハミングビットが含まれてい
る。
択回路２．３に送出され、これらの選択回路の切替えを
各列ごとに制御する。寸々わち、第２のレジスタ６の１
番目ビットの出力Ｓｔが「０」のときには第１の選択回
路２の出力ＸｊにＷ−が出力され、第２の選択回路３の
出力ＹｉにＲ・−がそれぞれ出力される。また、８ｉが
「１」のときには、Ｘ ｉ Ｉｃ Ｗ ｉ −１が出力
され、ＹｌにＲｉ ＋ １ が出力される。また、制御
メモリｌには；使用されているｎ列のメモリチップ列の
中に、故障列検出のためのハミングビットが含まれてい
る。
第２図に故障列検出回路５の詳細なブロック図を示す。
５１はハミング検査回路であり、第１のレジスタ４に読
出されたハミングビットを含むデータを入力とし、その
シンドローム情報を出力する。ハミング検査方法につい
てはアール・ダプリュ・ハミングによる論文「誤り検出
と誤り訂正コード」がベル電話研究所雑誌第２６巻（１
９５０年４月） （Ｒ，Ｗ、 ）ＩＡＭＭＩＮＧ ｒ
ＥｒｒｏｒＤｅｔｅｃｔｉｎｇ ａｎｄ Ｅｒｒｏｒ
Ｏｏｒｒｅｃｔｉｎｇ こｏｄｅｓ Ｊ（” ’
Ｉ’ｈｅ Ｂｅ１ｌ Ｓｙｓｔｅｍ Ｔｅｃｈｎｉｃａ
ｌ Ｊｏｕｒｎａｌ ”Ｖｏｌ 、 ＸＸＶＩ Ａｐｒ
ｉｌ 、 １９ｓｏ ）に発表されておりこの方法を用
いた装置がすでに数多く開発されている。例えば、特公
昭５３−４２６５２ 「符号誤り検出方式」には実例が
記載されているので、ここでは詳細な説明を省略する。
出されたハミングビットを含むデータを入力とし、その
シンドローム情報を出力する。ハミング検査方法につい
てはアール・ダプリュ・ハミングによる論文「誤り検出
と誤り訂正コード」がベル電話研究所雑誌第２６巻（１
９５０年４月） （Ｒ，Ｗ、 ）ＩＡＭＭＩＮＧ ｒ
ＥｒｒｏｒＤｅｔｅｃｔｉｎｇ ａｎｄ Ｅｒｒｏｒ
Ｏｏｒｒｅｃｔｉｎｇ こｏｄｅｓ Ｊ（” ’
Ｉ’ｈｅ Ｂｅ１ｌ Ｓｙｓｔｅｍ Ｔｅｃｈｎｉｃａ
ｌ Ｊｏｕｒｎａｌ ”Ｖｏｌ 、 ＸＸＶＩ Ａｐｒ
ｉｌ 、 １９ｓｏ ）に発表されておりこの方法を用
いた装置がすでに数多く開発されている。例えば、特公
昭５３−４２６５２ 「符号誤り検出方式」には実例が
記載されているので、ここでは詳細な説明を省略する。
５２はハミング検査回路５１で得られたシンドローム情
報を解読するためのデコーダである。 ゛ 第３図は上記故障列検出回路５の論理動作を示す図であ
る。
報を解読するためのデコーダである。 ゛ 第３図は上記故障列検出回路５の論理動作を示す図であ
る。
次に、第１図に示すマイクロプログ７ムｆｌ＋ｌＪｍ装
置の動作を具体的圧説明する。
置の動作を具体的圧説明する。
電源投入時における制御メモリ１の初期ロード時には、
まず第２のレジスタ６のすべてのビットがｒｏＪにセッ
トされ、出力ｓ１，８２．・・・・・・＊Ｓｊｌ・川・
・Ｓｎがすべて「ｏ」となって第１の選択回路２の出力
Ｘ１＃Ｘ２＃・・・・・・＊ Ｘ ＄ ６・・川・Ｘｎ
にはＷＩ、Ｗｔ、・・・・・・、Ｗｔ、・・・・・・Ｗ
ｎが得られる。この状態でアドレスＡとそれに対応する
書込’％ｆ−タＷ ｉ （Ｗｌ 、Ｗ２ 、・・・−、
Ｗｉ 、 ”・Ｗｉｌ）（！：を順次供給しながら制御
メモリ１の全ワードにマイクロプログラムをロードする
。このとき、第１の選択回路２の出力Ｘｎ＋ｔにはＷｎ
が出力されるため、制御メモリｌの冗長列には第ｎ列の
内容と同じものが書き込まれるが、このデー１
夕は特に意識されるものではなく、また読出さ（ １れることもない。
まず第２のレジスタ６のすべてのビットがｒｏＪにセッ
トされ、出力ｓ１，８２．・・・・・・＊Ｓｊｌ・川・
・Ｓｎがすべて「ｏ」となって第１の選択回路２の出力
Ｘ１＃Ｘ２＃・・・・・・＊ Ｘ ＄ ６・・川・Ｘｎ
にはＷＩ、Ｗｔ、・・・・・・、Ｗｔ、・・・・・・Ｗ
ｎが得られる。この状態でアドレスＡとそれに対応する
書込’％ｆ−タＷ ｉ （Ｗｌ 、Ｗ２ 、・・・−、
Ｗｉ 、 ”・Ｗｉｌ）（！：を順次供給しながら制御
メモリ１の全ワードにマイクロプログラムをロードする
。このとき、第１の選択回路２の出力Ｘｎ＋ｔにはＷｎ
が出力されるため、制御メモリｌの冗長列には第ｎ列の
内容と同じものが書き込まれるが、このデー１
夕は特に意識されるものではなく、また読出さ（ １れることもない。
１ 制御メモリーの初期ロードが終了すると
、マイクロプログラム制御装置は運転状態になり、制御
メモリーはアドレスＡで示された番地に記憶されている
ワードの内容を読出すサイクルに入る。制御メモリーに
故障が検出されない限り。
、マイクロプログラム制御装置は運転状態になり、制御
メモリーはアドレスＡで示された番地に記憶されている
ワードの内容を読出すサイクルに入る。制御メモリーに
故障が検出されない限り。
Ｓ 第２のレジスタ６のすべてのビットが「０
」に制御装置内部の各制御部に送られるとともに故障列
検出回路５に入力され、読出しデータのエラーチェック
が常時性われる。この読出しサイクルは第１のレジスタ
４の内容にエラーが検出されるまで、すなわち第２のレ
ジスタ６のすべてのビットに「０」以外のデータがセッ
トされるまで続けられる。
」に制御装置内部の各制御部に送られるとともに故障列
検出回路５に入力され、読出しデータのエラーチェック
が常時性われる。この読出しサイクルは第１のレジスタ
４の内容にエラーが検出されるまで、すなわち第２のレ
ジスタ６のすべてのビットに「０」以外のデータがセッ
トされるまで続けられる。
制御メモリｌの第ｉ列におけるワードに故障が発生し、
故障したワードをアドレスＡが指示したとすると、その
エラーデータが第１のレジスタ４に読出される。次いで
、故障列検出回路５にエラーデータが入力されるため、
出力Ｃ＋。
故障したワードをアドレスＡが指示したとすると、その
エラーデータが第１のレジスタ４に読出される。次いで
、故障列検出回路５にエラーデータが入力されるため、
出力Ｃ＋。
Ｏｘ、・・・・・・、 Ｃ１−１が「０」、出力０番、
Ｏｊ＋１゜・・・・・・、ＯｎがｒｌＪとなってそれぞ
れ第２のレジスタ６にセットされる。これによって上記
制御メモリｌの読出しサイクルが中断され、それ以後、
第２のレジスタ６はこの状態を保持し続ける。第２のレ
ジスタ６に保持された上記内容はＳｔ ｓ Ｓ２ 、・
・・”・＊ ５ｔ−１がｒＯＪ、Ｓｉ、Ｓｉ＋１、・・
・・・・＋ＳｎがｒｌＪであり、これを受けて第１の選
択回路２が切替わり、その出力Ｘ１．Ｘ２゜・・・・・
・、 Ｘ ｉ −１にはＷＩ、 Ｗ２ 、・・・・・・
、Ｗｔ−ｓがロードされ、Ｘｊ＋１ 、Ｘｉ＋２＋＝・
・・・ａＸｎ＋１にはＷｉ。
Ｏｊ＋１゜・・・・・・、ＯｎがｒｌＪとなってそれぞ
れ第２のレジスタ６にセットされる。これによって上記
制御メモリｌの読出しサイクルが中断され、それ以後、
第２のレジスタ６はこの状態を保持し続ける。第２のレ
ジスタ６に保持された上記内容はＳｔ ｓ Ｓ２ 、・
・・”・＊ ５ｔ−１がｒＯＪ、Ｓｉ、Ｓｉ＋１、・・
・・・・＋ＳｎがｒｌＪであり、これを受けて第１の選
択回路２が切替わり、その出力Ｘ１．Ｘ２゜・・・・・
・、 Ｘ ｉ −１にはＷＩ、 Ｗ２ 、・・・・・・
、Ｗｔ−ｓがロードされ、Ｘｊ＋１ 、Ｘｉ＋２＋＝・
・・・ａＸｎ＋１にはＷｉ。
Ｗ＜＋ｘ、・・・・・・、Ｗｎがロードされる。このと
き、ＸｓにはＷｊがロードされるが、制御メモリ１の第
ｉ列は以後使用され々いので特に意識され彦い。この状
態で初期ロード時と同様な手段でアドレスＡとそれに対
応する書込みデータＷ＋。
き、ＸｓにはＷｊがロードされるが、制御メモリ１の第
ｉ列は以後使用され々いので特に意識され彦い。この状
態で初期ロード時と同様な手段でアドレスＡとそれに対
応する書込みデータＷ＋。
Ｗ２．・・・・・・、Ｗ−１・・・・・・、Ｗｎとを順
次供給しながら制御メモリの全ワード１にマイクロプロ
グラムを再ロードする。再ロードが終了すると、中断さ
れていた読出しサイクルが再開されるが、このとき第２
のレジスタ６に保持されていた内容を受けて第２の選択
回路３の出力Ｙｌ、Ｙ２゜・・・・・・、Ｙｊ−１には
Ｒ，１、Ｒ２、・・・・・・、Ｂ＝−ｓがロードされて
おり、またＹｉ、Ｙａ＋ｘ 、・・・・・・、Ｙｎ に
はＲｔ＋ｔ 、Ｂｔ十ｓ、−・・・・＊Ｒｎ＋ｘがロー
ドされている。従って、上記再ロード時に書込まれ、ア
ドレス人で示されたワードの内容が読出されることにな
る。
次供給しながら制御メモリの全ワード１にマイクロプロ
グラムを再ロードする。再ロードが終了すると、中断さ
れていた読出しサイクルが再開されるが、このとき第２
のレジスタ６に保持されていた内容を受けて第２の選択
回路３の出力Ｙｌ、Ｙ２゜・・・・・・、Ｙｊ−１には
Ｒ，１、Ｒ２、・・・・・・、Ｂ＝−ｓがロードされて
おり、またＹｉ、Ｙａ＋ｘ 、・・・・・・、Ｙｎ に
はＲｔ＋ｔ 、Ｂｔ十ｓ、−・・・・＊Ｒｎ＋ｘがロー
ドされている。従って、上記再ロード時に書込まれ、ア
ドレス人で示されたワードの内容が読出されることにな
る。
以後の読出しサイクルにおいては、故障したメモリチッ
プ列は完全に制御メモリから切離されているため、再度
の制御メモリの故障処理を行う必要はない。
プ列は完全に制御メモリから切離されているため、再度
の制御メモリの故障処理を行う必要はない。
本発明には以上説明したように、制御メモリの故障時に
ただ一度だけマイクロプログラムの再ロードを行うぺけ
で、以後、性能が低下することが々いフェイルソフト機
能を有するマイクロプログラム制御装置を容易に実現で
きると云う効果がある。
ただ一度だけマイクロプログラムの再ロードを行うぺけ
で、以後、性能が低下することが々いフェイルソフト機
能を有するマイクロプログラム制御装置を容易に実現で
きると云う効果がある。
第１図は本発明によるマイクロプログラム制御装置の実
施例を示すブロック図、第２図は第１図における故障列
検出回路の一実施例の構成を示すブロック図、第３図は
第１図、ならびに第２図に示した故障列検出回路に卦け
る入出力関係の真理値を示す図である。 １・・・制御メモリ ２，３・・・選択回路４．６・
・・レジスタ ５・・・故障列検出回路５１・・・ハ
ミング検査回路 ５２・・・デコーダＷｔ・・・制御
メモリ書込みデータ Ｒ・ｄ・・・制御メモリ読出しデータ Ｘｉ、ｙｔ・・・選択回路出力 ０（・・・故障列検出回路出力 Ｓｔ・・・故障表示データ ス・１図 第２図 ２′５図
施例を示すブロック図、第２図は第１図における故障列
検出回路の一実施例の構成を示すブロック図、第３図は
第１図、ならびに第２図に示した故障列検出回路に卦け
る入出力関係の真理値を示す図である。 １・・・制御メモリ ２，３・・・選択回路４．６・
・・レジスタ ５・・・故障列検出回路５１・・・ハ
ミング検査回路 ５２・・・デコーダＷｔ・・・制御
メモリ書込みデータ Ｒ・ｄ・・・制御メモリ読出しデータ Ｘｉ、ｙｔ・・・選択回路出力 ０（・・・故障列検出回路出力 Ｓｔ・・・故障表示データ ス・１図 第２図 ２′５図
Claims (1)
- 再書込み可能か複数のメモリチップ列をビット方向にｎ
列（ｎ−１＋ ｚ ＋・・・・・・１・・・・・・：正
整数）並べ、さらに前記複数のメモリチップ列のひとつ
に故障が発生した時に故障したメモリチップを含む列に
代って使用するための冗長なメモリチップ列を含む制御
メモリと、前記制御メモリの内部にある前記複数のメモ
リチップ列のひとつが故障し走時に、前記故障したメモ
リチップを含む列を検出するための故障列検出回路と、
前記冗長なメモリチップ列を付加した（ｎ＋１）列から
成る前記制御メモリから前記故障が発生したメモリチッ
プを含む列を取除いて、新たなｎ列のメモリチップ列で
前記制御メモリの機能を再構成して再書込みをするため
の第１の選択回路と、前記（ｎ＋１）列のメモリから成
る前記制御メモリの相隣り合った一対の列に、おける列
選択要素のひとつを各出力列ととに選択し、前記故陛が
発生したメモリチップを含む列を取除いてｎ列の読出し
出力を得るための第２の選択回路と、前記第２の選択回
路の出力を各列ごとに記憶して保持するための第１のレ
ジスタと、前記故障列検出回路の出力を各列ごとに記憶
して保持するための第２のレジスタとを具備したことを
特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105182A JPS58222497A (ja) | 1982-06-18 | 1982-06-18 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105182A JPS58222497A (ja) | 1982-06-18 | 1982-06-18 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222497A true JPS58222497A (ja) | 1983-12-24 |
Family
ID=14400528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57105182A Pending JPS58222497A (ja) | 1982-06-18 | 1982-06-18 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222497A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100742A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | 障害回復方式 |
| JPH02103651A (ja) * | 1988-10-13 | 1990-04-16 | Nec Corp | 制御メモリの障害回復方式 |
| JPH02199564A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | 制御メモリの障害回復方式 |
| US5323348A (en) * | 1990-10-03 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having multiple memory arrays and including redundancy circuit for repairing a faulty bit |
-
1982
- 1982-06-18 JP JP57105182A patent/JPS58222497A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100742A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | 障害回復方式 |
| JPH02103651A (ja) * | 1988-10-13 | 1990-04-16 | Nec Corp | 制御メモリの障害回復方式 |
| JPH02199564A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | 制御メモリの障害回復方式 |
| US5323348A (en) * | 1990-10-03 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having multiple memory arrays and including redundancy circuit for repairing a faulty bit |
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