JP4217887B2

JP4217887B2 - 受信装置

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Publication number: JP4217887B2
Application number: JP2003277564A
Authority: JP
Inventors: 歩柳橋
Original assignee: NEC Corp
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Priority date: 2003-07-22
Filing date: 2003-07-22
Publication date: 2009-02-04
Anticipated expiration: 2023-07-22
Also published as: EP1501229B1; US8595599B2; EP1501229A2; EP1501229A3; CN1578162B; US7281198B2; US7975211B2; CN1578162A; US20070245219A1; US20110214035A1; US20050022099A1; JP2005045536A

Description

本発明は、３ＧＰＰ(3rd Generation Partnership Project)準拠のＷ−ＣＤＭＡ(Wide band Code Division Multiple Access)通信システムに用いて好適な受信装置に関する。

現在標準化が進められている３ＧＰＰ準拠のＷ−ＣＤＭＡ通信システムでは、高速なダウンリンクを実現する技術としてＨＳＤＰＡ(ハイスピード・ダウンリンク・パケット・アクセス：High Speed Downlink Packet Access)が提案されている（非特許文献１参照）。

ＨＳＤＰＡでは、送信データの誤り訂正方式として周知のターボ符号・復号方式が用いられる。ターボ符号・復号方式は、送信データ列である情報ビットを符号化して誤り訂正処理で用いる２つの検査ビット（第１検査ビット及び第２検査ビット）を生成し、情報ビットと共にそれら２つの検査ビットを送信する。受信側は、受信した２つの検査ビットを用いて誤り訂正処理を実行しつつ情報ビットから送信データを再生する。

第１検査ビット及び第２検査ビットは、送信側のターボ符号処理で生成される情報ビットの信頼度情報であり、情報ビットと同じデータ量を有し、受信側で復号処理を行う際にこれらの検査ビットを用いることで情報ビットの再生精度を向上させる働きを持つ。

また、ＨＳＤＰＡでは、ターボ符号化後の検査ビットに対して受信側のバッファ容量に応じて検査ビットのデータ量を間引く第１レートマッチ処理と、データ列の並べ替えを行うインターリーブ処理と、送信データ量を送信フレームに一致させるために情報ビット及び検査ビットの増減を行う第２レートマッチ処理とを送信側で実行する。受信側は、最初に第２レートマッチ処理の逆処理である第２レートデマッチ処理を実行し、続いてインターリーブ処理の逆処理であるデインターリーブ処理を実行し、さらに第１レートマッチ処理の逆処理である第１レートデマッチ処理を実行することで情報ビット及び検査ビットをそれぞれ復元する。そして、復元された情報ビット及び検査ビットを用いてターボ符号復号装置により受信データが復号・再生される。
３ＧＰＰＴＳ２５．２１２（ｖ５．４．０）

ＨＳＤＰＡでは、従来のＣＤＭＡ方式等に比べて処理するデータ量が飛躍的に増えるため、必要なメモリ容量の増大や処理時間短縮のための並列化等により回路規模が増大する傾向にある。さらに、メモリに対する書き込み回数や読み出し回数も増え、データの処理時間や消費電力等も増大する。

本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、回路規模や処理時間あるいは消費電力の低減が可能な、ＨＳＤＰＡに適用する受信装置を提供することを目的とする。

上記目的を達成するため本発明の第１の受信装置は、ハイスピード・ダウンリンク・パケット・アクセス技術が適用される受信装置であって、
受信データ列である情報ビット、並びに前記情報ビットの信頼度情報である第１検査ビット及び第２検査ビットを一時的に保持するメモリと、
前記第１検査ビット及び前記第２検査ビットに対して前記ハイスピード・ダウンリンク・パケット・アクセスで規定された第１レートデマッチ処理を行う第１レートデマッチ装置と、
前記第１レートデマッチ処理された前記第１検査ビット及び前記第２検査ビットをそれぞれ保持し、所定のタイミングでそれらを出力するメモリ群と、
前記情報ビット、前記第１検査ビット及び前記第２検査ビットを用いて受信データを復号・再生する復号装置と、
前記メモリから出力される前記情報ビットを前記復号装置へ供給し、前記メモリから出力される前記第１検査ビット及び前記第２検査ビットを前記第１レートデマッチ装置へ供給するためのスイッチと、
前記第１レートデマッチ装置に前記第１検査ビット及び前記第２検査ビットの前記第１レートデマッチ処理を実行させ、該第１レートデマッチ処理結果をメモリ群に格納し、前記メモリから前記復号装置への前記情報ビットの出力に同期して、対応する前記第１検査ビット及び前記第２検査ビットを前記メモリ群から前記復号装置にそれぞれ出力する制御装置と、
を有する構成である。

また、本発明の第２の受信装置は、ハイスピード・ダウンリンク・パケット・アクセス技術が適用される受信装置であって、
受信データ列である情報ビットを符号処理単位長毎に保持し、前記情報ビットの信頼度情報である第１検査ビット及び第２検査ビットを１ビット毎に順に保持する複数のメモリから成る第１メモリ群と、
前記第１検査ビット及び前記第２検査ビットに対して前記ハイスピード・ダウンリンク・パケット・アクセスで規定された第１レートデマッチ処理を行う第１レートデマッチ装置と、
前記第１レートデマッチ処理された前記第１検査ビット及び前記第２検査ビットをそれぞれ保持し、所定のタイミングでそれらを出力する第２メモリ群と、
前記情報ビット、前記第１検査ビット及び前記第２検査ビットを用いて受信データを復号・再生する、前記符号処理単位に対応して設けられた複数の復号装置から成る復号装置群と、
前記メモリから出力される前記情報ビットを対応する前記復号装置へ供給し、前記メモリから出力される前記第１検査ビット及び前記第２検査ビットを前記第１レートデマッチ装置へ供給するための複数のスイッチから成るスイッチ群と、
前記第１レートデマッチ装置に前記第１検査ビット及び前記第２検査ビットの前記第１レートデマッチ処理を実行させ、該第１レートデマッチ処理結果を前記第２メモリ群に格納し、前記メモリから前記復号装置に対する前記情報ビットの出力に同期して、対応する前記第１検査ビット及び前記第２検査ビットを前記第２メモリ群から前記復号装置にそれぞれ出力する制御装置と、
を有する構成である。

本発明の第１の受信装置は、メモリから出力される情報ビットを復号装置へ供給し、メモリから出力される第１検査ビット及び第２検査ビットを第１レートデマッチ装置へ供給するためのスイッチを有することで、メモリから復号装置に情報ビットが直接供給されるため、メモリ群に情報ビットを保持する情報ビットメモリが不要になり、メモリ群に対する処理時間、メモリ群のメモリ容量及び消費電流を低減できる。

また、本発明の第２の受信装置は、情報ビットを符号処理単位長毎に保持し、第１検査ビット及び第２検査ビットを１ビット毎に順に保持する複数のメモリから成る第１メモリ群と、符号処理単位に対応して設けられた複数の復号装置から成る復号装置群と、メモリから出力される情報ビットを対応する復号装置へ供給し、メモリから出力される第１検査ビット及び第２検査ビットを第１レートデマッチ装置へ供給するための複数のスイッチから成るスイッチ群とを有することで、復号処理の並列化が可能になるため、受信装置の処理時間が低減される。

次に本発明について図面を参照して説明する。

（第１の実施の形態）
図１は本発明の受信装置の第１の実施の形態の構成を示すブロック図である。

図１に示すように、第１の実施の形態の受信装置は、受信データを一時的に保持するメモリ１０１と、第１検査ビット及び第２検査ビットに対する第１レートデマッチ処理を実行する第１レートデマッチ装置１０２と、第１レートデマッチ装置１０２から出力される情報ビット、第１検査ビット、及び第２検査ビットをそれぞれ保持し、所定のタイミングでそれらを出力するメモリ群１０３と、情報ビット、第１検査ビット、及び第２検査ビットから受信データを復号・再生するターボ符号復号装置１０４と、メモリ１０１、第１レートデマッチ装置１０２、及びメモリ群１０３の動作を制御する制御装置１０５とを有する構成である。

メモリ群１０３は、情報ビットを保持する情報ビットメモリ１０３ｂと、第１検査ビットを保持する第１検査ビットメモリ１０３ｃと、第２検査ビットを保持する第２検査ビットメモリ１０３ｄと、第１レートデマッチ装置１０２から出力されるデータの種類に応じて、情報ビットメモリ１０３ｂ、第１検査ビットメモリ１０３ｃ及び第２検査ビットメモリ１０３ｄに対する入力経路を切り換えるスイッチ１０３ａと、ターボ符号復号装置１０４に供給するデータの種類に応じて、第１検査ビットメモリ１０３ｃ及び第２検査ビットメモリ１０３ｄからのデータ出力経路を切り換えるスイッチ１０３ｅとを有する構成である。

このような構成において、メモリ１０１内には、ＨＳＤＰＡで規定されたビットコレクション機能を用いることにより、受信データが情報ビット、第１検査ビット、及び第２検査ビットに分離され、それらが順に格納されているものとする。

制御装置１０５は、最初にメモリ１０１に格納された全ての情報ビットを先頭から順次読み出し、第１レートデマッチ装置１０２にそれぞれ供給する。第１レートデマッチ装置１０２は、受け取った情報ビットをそのままメモリ群１０３へ出力する。

次に、制御装置１０５は、メモリ群１０３のスイッチ１０３ａを情報ビットメモリ１０３ｂへ接続し、第１レートデマッチ装置１０２から出力された情報ビットを情報ビットメモリ１０３ｂに順次書き込む。

情報ビットの格納処理が全て終了したら、制御装置１０５は、メモリ１０１に格納された全ての第１検査ビットを先頭から順次読み出し、第１レートデマッチ装置１０２に供給する。第１レートデマッチ装置１０２は、受け取った第１検査ビットに対して上記第１レートデマッチ処理を実行し、処理結果をメモリ群１０３へ出力する。また、制御装置１０５は、メモリ群１０３のスイッチ１０３ａを第１検査ビットメモリ１０３ｃへ切り換え、第１レートデマッチ装置１０２から出力された第１検査ビットを第１検査ビットメモリ１０３ｃに順次書き込む。

次に、制御装置１０５は、情報ビットメモリ１０３ｂに格納された情報ビットを読み出し、ターボ符号復号装置１０４へ出力する。また、メモリ群１０３のスイッチ１０３ｅを第１検査ビットメモリ１０３ｃへ接続し、情報ビットの読み出し処理に同期して、対応する第１検査ビットを第１検査ビットメモリ１０３ｃからそれぞれ読み出し、ターボ符号復号装置１０４に出力する。

同時に、メモリ１０１に格納された全ての第２検査ビットを先頭から順次読み出し、第１レートデマッチ装置１０２へ供給する。第１レートデマッチ装置１０２は、受け取った第２検査ビットに対して第１レートデマッチ処理を実行し、処理結果をメモリ群１０３へ出力する。また、制御装置１０５は、メモリ群１０３のスイッチ１０３ａを第２検査ビットメモリ１０３ｄへ切り換え、第１レートデマッチ装置１０２から出力された第２検査ビットを第２検査ビットメモリ１０３ｄへ順次書き込む。

第１検査ビットメモリ１０３ｃからの第１検査ビットの読み出し処理が全て終了したら、制御装置１０５は、メモリ群１０３のスイッチ１０３ｅを第２検査ビットメモリ１０３ｄへ切り換え、情報ビットの読み出しに同期して対応する第２検査ビットを第２検査ビットメモリ１０３ｄからそれぞれ読み出し、ターボ符号復号装置１０４に出力する。

ターボ符号復号装置１０４は、第１検査ビットメモリ１０３ｃから供給される第１検査ビット、第２検査ビットメモリ１０３ｄから供給される第２検査ビット、及び情報ビットメモリ１０３ｂから供給される情報ビットを用いて受信データの復号処理を実行する。

本実施形態の構成によれば、第１検査ビットと情報ビットを用いてターボ復号処理を実行している間に、第２検査ビットに対する第１レートデマッチ処理を実行し、その処理結果を第２検査ビットメモリに格納することができる。したがって、受信装置における処理時間を低減できる。

（第２の実施の形態）
図２は本発明の受信装置の第２の実施の形態の構成を示すブロック図である。

ＨＳＤＰＡでは、情報ビットに対して第１レートマッチ処理及び第１レートデマッチ処理を実行しない規定である。第２の実施の形態の受信装置は、メモリ内の情報ビットをターボ符号復号装置へ直接供給する。

図２に示すように、第２の実施の形態の受信装置は、受信データを一時的に保持するメモリ２０１と、第１レートデマッチ処理を実行する第１レートデマッチ装置２０３と、第１レートデマッチ装置２０３から出力される第１検査ビット及び第２検査ビットをそれぞれ保持し、所定のタイミングでそれらを出力するメモリ群２０４と、情報ビット、第１検査ビット、及び第２検査ビットから受信データを復号・再生するターボ符号復号装置２０５と、メモリ２０１から出力されるデータの種類に応じて、第１レートデマッチ装置に２０３及びターボ符号復号装置２０５に対する接続経路を切り換えるスイッチ２０２と、メモリ２０１、スイッチ２０２、第１レートデマッチ装置２０３、及びメモリ群２０４の動作を制御する制御装置２０６とを有する構成である。

スイッチ２０２は、メモリ２０１から情報ビットを読み出す場合、メモリ２０１の出力とターボ符号復号装置２０５間を接続し、メモリ２０１から第１検査ビットまたは第２検査ビットを読み出す場合、メモリ２０１の出力と第１レートデマッチ装置２０３間を接続する。

メモリ群２０４は、第１検査ビットを保持する第１検査ビットメモリ２０４ｂと、第２検査ビットを保持する第２検査ビットメモリ２０４ｃと、第１レートデマッチ装置２０３から出力されるデータの種類に応じて、第１検査ビットメモリ２０４ｂ及び第２検査ビットメモリ２０４ｃに対するデータ入力経路を切り換えるスイッチ２０４ａと、ターボ符号復号装置２０５に供給するデータの種類に応じて第１検査ビットメモリ２０４ｂ及び第２検査ビットメモリ２０４ｃからのデータ出力経路を切り換えるスイッチ２０４ｄとを有する構成である。

このような構成において、第１の実施の形態と同様に、メモリ２０１内には、ＨＳＤＰＡで規定されたビットコレクション機能を用いることにより、受信データが情報ビット、第１検査ビット、及び第２検査ビットに分離され、それらが順に格納されているものとする。

制御装置２０６は、最初にスイッチ２０２を第１レートデマッチ装置２０３へ接続し、メモリ２０１に格納された全ての第１検査ビットを先頭から順次読み出し、第１レートデマッチ装置２０３へ供給する。第１レートデマッチ装置２０３は、受け取った第１検査ビットに対して第１レートデマッチ処理を実行し、その処理結果をメモリ群２０４へ出力する。また、制御装置２０６は、メモリ群２０４のスイッチ２０４ａを第１検査ビットメモリ２０４ｂへ接続し、第１レートデマッチ装置２０３から出力された第１検査ビットを第１検査ビットメモリ２０４ｂへ順次書き込む。

次に、制御装置２０６は、メモリ２０１に格納された全ての第２検査ビットを先頭から順次読み出し、第１レートデマッチ装置２０３へ供給する。第１レートデマッチ装置２０３は、受け取った第２検査ビットに対して第１レートデマッチ処理を実行し、その処理結果をメモリ群２０４へ出力する。また、制御装置２０６は、メモリ群２０４のスイッチ２０４ａを第２検査ビットメモリ２０４ｃへ接続し、第１レートデマッチ装置２０３から出力された第２検査ビットを第２検査ビットメモリ２０４ｃへ順次書き込む。

次に、制御装置２０６は、スイッチ２０２をターボ符号復号装置２０５へ接続し、メモリ２０１に格納された全ての情報ビットを先頭から順次読み出し、ターボ符号復号装置２０５へ供給する。また、メモリ群２０４のスイッチ２０４ｄを第１検査ビットメモリ２０４ｂへ接続し、メモリ２０１からの情報ビットの読み出し処理に同期して、対応する第１検査ビットを第１検査ビットメモリ２０４ｂからそれぞれ読み出し、ターボ符号復号装置２０５に出力する。

第１検査ビットメモリ２０４ｂからの第１検査ビットの読み出し処理が全て終了したら、制御装置２０６は、メモリ群２０４のスイッチ２０４ｄの接続を第２検査ビットメモリ２０４ｃへ切り換え、情報ビットの読み出し処理に同期して、対応する第２検査ビットを第２検査ビットメモリ２０４ｃからそれぞれ読み出し、ターボ符号復号装置２０５に出力する。

ターボ符号復号装置２０５は、第１検査ビットメモリ２０４ｂから供給される第１検査ビット、第２検査ビットメモリ２０４ｃから供給される第２検査ビット、及びメモリ２０１から供給される情報ビットを用いて受信データの復号処理を実行する。

本実施形態の構成によれば、情報ビットをメモリ２０１からターボ符号復号装置２０５へ直接供給することで、メモリ群２０４に情報ビットを保持するための情報ビットメモリが不要になる。したがって、メモリ群２０４に対する処理時間、メモリ群２０４のメモリ容量及び消費電流を第１の実施の形態よりも低減できる。

（第３の実施の形態）
図３は本発明の受信装置の第３の実施の形態の構成を示すブロック図である。

第３の実施の形態の受信装置は複数のターボ符号復号装置を備えた例である。

図３に示すように、第３の実施の形態の受信装置は、情報ビットを符号処理単位長毎に保持し、第１検査ビット及び第２検査ビットを１ビット毎に順に保持する複数のメモリから成る第１メモリ群３０１と、第１レートデマッチ処理を実行する第１レートデマッチ装置３０３と、第１レートデマッチ装置３０３から出力される第１検査ビット及び第２検査ビットをそれぞれ保持し、所定のタイミングでそれらを出力する第２メモリ群３０４と、情報ビット、第１検査ビット、及び第２検査ビットから受信データを復号・再生するターボ符号復号装置群３０５と、第１メモリ群３０１から出力されるデータの種類に応じて、第１レートデマッチ装置３０３及びターボ符号復号装置群３０５に対する接続経路を切り換えるスイッチ群３０２と、第１メモリ群３０１、スイッチ群３０２、第１レートデマッチ装置３０３、及び第２メモリ群３０４の動作を制御する制御装置３０６とを有する構成である。

ターボ符号復号装置群３０５は複数のターボ符号復号装置を備え（図３では３つのターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃ）、第１メモリ群３０１は、３つのターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃに対応する３つのメモリ３０１ａ、３０１ｂ、３０１ｃを備えている。

第１スイッチ群３０２は、第１メモリ群３０１の各メモリ３０１ａ、３０１ｂ、３０１ｃから出力されるデータを情報ビットと検査ビット（第１検査ビット及び第２検査ビット）とに振り分けるスイッチ３０２ａ、３０２ｂ、３０２ｃと、スイッチ３０２ａ、３０２ｂ、３０２ｃを介して出力される第１検査ビット及び第２検査ビットを第１レートデマッチ装置３０３に供給するためのスイッチ３０２ｄとを有する構成である。

第２メモリ群３０４は、第１検査ビットを保持する第１検査ビットメモリ３０４ｅ、３０４ｇ、３０４ｉと、第２検査ビットを保持する第２検査ビットメモリ３０４ｆ、３０４ｈ、３０４ｊと、第１レートデマッチ装置３０３の出力データを各第１検査ビットメモリ及び第２検査ビットメモリに振り分けるためのスイッチ３０４ａと、スイッチ３０４ａから出力されるデータの種類に応じて第１検査ビットメモリ３０４ｅ、３０４ｇ、３０４ｉ及び第２検査ビットメモリ３０４ｆ、３０４ｈ、３０４ｊに対するデータ入力経路を切り換えるスイッチ３０４ｂ、３０４ｃ、３０４ｄと、ターボ符号復号装置群３０５に供給するデータの種類に応じて第１検査ビットメモリ３０４ｅ、３０４ｇ、３０４ｉ及び第２検査ビットメモリ３０４ｆ、３０４ｈ、３０４ｊからのデータ出力経路を切り換えるスイッチ３０４ｋ、３０４ｌ、３０４ｍとを有する構成である。なお、図３では３つのターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃを備えた構成例を示しているが、ターボ符号復号装置の数は２つ以上であればいくつであってもよい。

図４に示すように、第１メモリ群３０１の各メモリ３０１ａ、３０１ｂ、３０１ｃには、情報ビット、第１検査ビット、及び第２検査ビットがそれぞれ順に格納される。情報ビットは、ターボ符号処理単位長（コードブロック）に分割され、各メモリ３０１ａ、３０１ｂ、３０１ｃに対してそれぞれコードブロック単位で格納される。

第１検査ビットは情報ビットに続いて１ビット単位で格納される。例えば、第１検査ビットの先頭のビットはメモリ３０１ａに格納され、その後、図４に示すようにメモリ３０１ａ、３０１ｂ、３０１ｃ、３０１ａ、３０１ｂ、３０１ｃ、…の順に１ビット単位で格納される。

また、第２検査ビットは、第１検査ビットに続いて１ビット単位で格納される。第２検査ビットは第１検査ビットの末尾に連続して格納され、例えば、第１検査ビットの末尾ビットがメモリ３０１ａに格納された場合、第２検査ビットの先頭ビットはメモリ３０１ｂに格納され、第１検査ビットの末尾ビットがメモリ３０１ｂに格納された場合、第２検査ビットの先頭ビットはメモリ３０１ｃに格納され、第１検査ビットの末尾ビットがメモリ３０１ｃに格納された場合、第２検査ビットの先頭ビットはメモリ３０１ａに格納される。以降、第２検査ビットは、第１検査ビットと同様にメモリ３０１ｂ、３０１ｃ、３０１ａ、３０１ｂ、３０１ｃ、…の順に１ビット単位で格納される。なお、図４では、第１検査ビットの末尾ビットがメモリ３０１ａに格納され、第２検査ビットの先頭ビットがメモリ３０１ｂに格納された例を示している。

このような構成において、本実施形態の制御装置３０６は、最初にスイッチ群３０２のスイッチ３０２ａ、３０２ｂ、３０２ｃを第１レートデマッチ装置３０３側に接続し、スイッチ３０２ｄをスイッチ３０２ａ側へ接続してメモリ３０１ａに格納された第１検査ビットの先頭の１ビットを読み出し、第１レートデマッチ装置３０３へ供給する。

続いて、スイッチ３０２ｄをスイッチ３０２ｂ側に切り換えてメモリ３０１ｂに格納された第１検査ビットの先頭の１ビットを読み出し、第１レートデマッチ装置３０３へ供給する。さらに、スイッチ３０２ｄをスイッチ３０２ｃ側に切り換えてメモリ３０１ｃに格納された第１検査ビットの先頭の１ビットを読み出し、第１レートデマッチ装置３０３へ供給する。

次に、各メモリ３０１ａ、３０１ｂ、３０１ｃに格納された第１検査ビットの２番目のビットをそれぞれ読み出し、第１レートデマッチ装置３０３へ供給する。以下、同様にして第１検査ビットの３番目以降の各ビット、及び第１検査ビットに続く第２検査ビットをそれぞれ読み出し、第１レートデマッチ装置３０３へ供給する。

第１レートデマッチ装置３０３は、受け取った第１検査ビット及び第２検査ビットに対して第１レートデマッチ処理を実行し、その処理結果を第２メモリ群３０４へ出力する。

次に、制御装置３０６は、第２メモリ群３０４のスイッチ３０４ａをスイッチ３０４ｂに接続し、スイッチ３０４ｂを第１検査ビットメモリ３０４ｅに接続して、コードブロック分の第１検査ビットを第１検査ビットメモリ３０４ｅに順次格納する。

続いて、第２メモリ群３０４のスイッチ３０４ａをスイッチ３０４ｃに接続し、スイッチ３０４ｃを第１検査ビットメモリ３０４ｇに接続して、コードブロック分の第１検査ビットを第１検査ビットメモリ３０４ｇに順次格納する。

さらに、第２メモリ群３０４のスイッチ３０４ａをスイッチ３０４ｄに接続し、スイッチ３０４ｄを第１検査ビットメモリ３０４ｉに接続して、コードブロック分の第１検査ビットを第１検査ビットメモリ３０４ｉに順次格納する。なお、第１検査ビットメモリ３０４ｅ、または第１検査ビットメモリ３０４ｅ、３０４ｇだけで全ての第１検査ビットの格納が終了した場合は、その段階で第１検査ビットの格納処理を終了する。

第１検査ビットメモリ３０４ｅ、３０４ｇ、３０４ｉに対する全第１検査ビットの格納処理が終了したら、制御装置３０６は、第２メモリ群３０４のスイッチ３０４ａをスイッチ３０４ｂに接続し、スイッチ３０４ｂを第２検査ビットメモリ３０４ｆに接続して、コードブロック分の第２検査ビットを第２検査ビットメモリ３０４ｆに順次格納する。

続いて、第２メモリ群３０４のスイッチ３０４ａをスイッチ３０４ｃに接続し、スイッチ３０４ｃを第２検査ビットメモリ３０４ｈに接続して、コードブロック分の第２検査ビットを第２検査ビットメモリ３０４ｈに順次格納する。

さらに、第２メモリ群３０４のスイッチ３０４ａをスイッチ３０４ｄに接続し、スイッチ３０４ｄを第２検査ビットメモリ３０４ｊに接続して、コードブロック分の第２検査ビットを第２検査ビットメモリ３０４ｊに順次格納する。なお、第２検査ビットメモリ３０４ｆ、または第２検査ビットメモリ３０４ｆ、３０４ｈだけで全ての第２検査ビットの格納が終了した場合は、その段階で第２検査ビットの格納処理を終了する。

次に、制御装置３０６は、第２メモリ群３０４のスイッチ３０４ｋ、３０４ｌ、３０４ｍを第１検査ビットメモリ３０４ｅ、３０４ｇ、３０４ｉに接続し、各第１検査ビットメモリ３０４ｅ、３０４ｇ、３０４ｉから第１検査ビットを先頭から１ビット毎に順次読み出し、ターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃへそれぞれ供給する。また、スイッチ群３０２の各スイッチ３０２ａ、３０２ｂ、３０２ｃをターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃに切り換え、ターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃに対する第１検査ビットの供給に同期して第１メモリ群３０２の各メモリ３０１ａ、３０１ｂ、３０１ｃに格納された対応する情報ビットを読み出し、ターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃにそれぞれ供給する。

第１検査ビットメモリ３０４ｅ、３０４ｇ、３０４ｉからの第１検査ビットの読み出し処理が全て終了したら、制御装置３０６は、第２メモリ群３０４のスイッチ３０４ｋ、３０４ｌ、３０４ｍの接続を第２検査ビットメモリ３０４ｆ、３０４ｈ、３０４ｊに切り換え、各第２検査ビットメモリ３０４ｆ、３０４ｈ、３０４ｊから第２検査ビットを先頭から１ビット毎に順次読み出し、ターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃにそれぞれ供給する。また、ターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃに対する第２検査ビットの供給に同期して第１メモリ群３０２の各メモリ３０１ａ、３０１ｂ、３０１ｃから対応する情報ビットを読み出し、ターボ符号復号装置３０５ａ、３０５ｂ、３０５ｃにそれぞれ供給する。

ターボ符号復号装置３０５ａは、第２メモリ群３０４から供給される第１検査ビット及び第２検査ビットを用いてメモリ３０１ａからコードブロック単位で供給された情報ビットの復号処理を実行する。また、ターボ符号復号装置３０５ｂは、第２メモリ群３０４から供給される第１検査ビット及び第２検査ビットを用いてメモリ３０１ｂからコードブロック単位で供給された情報ビットの復号処理を実行する。さらに、ターボ符号復号装置３０５ｃは、第２メモリ群３０４から供給される第１検査ビット及び第２検査ビットを用いてメモリ３０１ｃからコードブロック単位で供給された情報ビットの復号処理を実行する。

本実施形態の構成によれば、ターボ符号復号の並列処理が可能になるため、第２の実施の形態に比べてターボ符号復号装置の処理時間が低減できる。

本発明の受信装置の第１の実施の形態の構成を示すブロック図である。本発明の受信装置の第２の実施の形態の構成を示すブロック図である。本発明の受信装置の第３の実施の形態の構成を示すブロック図である。図３に示した受信装置の第１メモリ群に対する受信データの格納手順を示す模式図である。

符号の説明

１０１、２０１、３０１ａ、３０１ｂ、３０１ｃメモリ
１０２、２０３、３０３第１レートデマッチ装置
１０３、２０４メモリ群
１０３ａ、１０３ｅ、２０２、２０４ａ、２０４ｄ、３０２ａ、３０２ｂ、３０２ｃ、３０２ｄ、３０４ａ、３０４ｂ、３０４ｃ、３０４ｄ、３０４ｋ、３０４ｌ、３０４ｍスイッチ
１０３ｂ情報ビットメモリ
１０３ｃ、２０４ｂ、３０４ｅ、３０４ｇ、３０４ｉ第１検査ビットメモリ
１０３ｄ、２０４ｃ、３０４ｆ、３０４ｈ、３０４ｊ第２検査ビットメモリ
１０４、２０５、３０５ａ、３０５ｂ、３０５ｃターボ符号復号装置
１０５、２０６、３０６制御装置
３０１第１メモリ群
３０２スイッチ群
３０４第２メモリ群
３０５ターボ符号復号装置群

Claims

ハイスピード・ダウンリンク・パケット・アクセス技術が適用される受信装置であって、
受信データ列である情報ビット、並びに前記情報ビットの信頼度情報である第１検査ビット及び第２検査ビットを一時的に保持するメモリと、
前記第１検査ビット及び前記第２検査ビットに対して前記ハイスピード・ダウンリンク・パケット・アクセスで規定された第１レートデマッチ処理を行う第１レートデマッチ装置と、
前記第１レートデマッチ処理された前記第１検査ビット及び前記第２検査ビットをそれぞれ保持し、所定のタイミングでそれらを出力するメモリ群と、
前記情報ビット、前記第１検査ビット及び前記第２検査ビットを用いて受信データを復号・再生する復号装置と、
前記メモリから出力される前記情報ビットを前記復号装置へ供給し、前記メモリから出力される前記第１検査ビット及び前記第２検査ビットを前記第１レートデマッチ装置へ供給するためのスイッチと、
前記第１レートデマッチ装置に前記第１検査ビット及び前記第２検査ビットの前記第１レートデマッチ処理を実行させ、該第１レートデマッチ処理結果を前記メモリ群に格納し、前記メモリから前記復号装置への前記情報ビットの出力に同期して、対応する前記第１検査ビット及び前記第２検査ビットを前記メモリ群から前記復号装置にそれぞれ出力する制御装置と、
を有する受信装置。
前記メモリ群は、
前記第１検査ビットを保持する第１検査ビットメモリと、
前記第２検査ビットを保持する第２検査ビットメモリと、
を有する請求項１記載の受信装置。
ハイスピード・ダウンリンク・パケット・アクセス技術が適用される受信装置であって、
受信データ列である情報ビットを符号処理単位長毎に保持し、前記情報ビットの信頼度情報である第１検査ビット及び第２検査ビットを１ビット毎に順に保持する複数のメモリから成る第１メモリ群と、
前記第１検査ビット及び前記第２検査ビットに対して前記ハイスピード・ダウンリンク・パケット・アクセスで規定された第１レートデマッチ処理を行う第１レートデマッチ装置と、
前記第１レートデマッチ処理された前記第１検査ビット及び前記第２検査ビットをそれぞれ保持し、所定のタイミングでそれらを出力する第２メモリ群と、
前記情報ビット、前記第１検査ビット及び前記第２検査ビットを用いて受信データを復号・再生する、前記符号処理単位に対応して設けられた複数の復号装置から成る復号装置群と、
前記メモリから出力される前記情報ビットを対応する前記復号装置へ供給し、前記メモリから出力される前記第１検査ビット及び前記第２検査ビットを前記第１レートデマッチ装置へ供給するための複数のスイッチから成るスイッチ群と、
前記第１レートデマッチ装置に前記第１検査ビット及び前記第２検査ビットの前記第１レートデマッチ処理を実行させ、該第１レートデマッチ処理結果を前記第２メモリ群に格納し、前記メモリから前記復号装置に対する前記情報ビットの出力に同期して、対応する前記第１検査ビット及び前記第２検査ビットを前記第２メモリ群から前記復号装置にそれぞれ出力する制御装置と、
を有する受信装置。
前記第２メモリ群は、
前記第１検査ビットを保持する、前記復号装置に対応して設けられた複数の第１検査ビットメモリと、
前記第２検査ビットを保持する、前記復号装置に対応して設けられた複数の第２検査ビットメモリと、
を有する請求項３記載の受信装置。