JP3565798B2 - バースト誤りパターン生成方法及びバーストおよびバイト誤り検出・訂正装置 - Google Patents
バースト誤りパターン生成方法及びバーストおよびバイト誤り検出・訂正装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、受信情報中に存在するバースト誤りのパターン生成方法及びバースト誤り又はこの特殊形であるバイト誤りの検出・訂正装置に関するものである。
【0002】
【従来の技術】
連続記録面を有する記録媒体、例えば磁気記録媒体、光記録媒体、等における受信情報中には、ランダム誤りだけでなく、一般にバースト誤りが生じることが多い。また、ノイズ等の影響の受けやすい環境下における情報通信伝送においても同様にバースト誤りが生じることが多い。さらに、深宇宙からの信号受信、また衛星との信号の交信、等においてもバースト誤りの生ずる可能性は高い。
【0003】
一方、従来の磁気ディスク、光ディスク、また通信においては、ビット単位に情報の送受信を行うことが多い。このような場合、ビット単位に逐次受信していけばよく、従って受信情報中に生じた誤りの訂正・検出処理も一般に逐次的に処理すればよい。このような観点から、バースト誤りに対してもその訂正・検出処理、すなわち復号には、符号生成多項式により規定されるリニアフィードバックシフトレジスタ(LFSR)を使用した逐次処理が従来より行われている。
【0004】
バースト誤りを制御する符号としてはファイア符号が存在し、これは次に示す生成多項式により定義される。
【0005】
g(x)=(xc+1)p(x)
ここで、p(x)はガロア体GF(2)上のm次の既約多項式であり、p(x)の周期をfとするとき、fはcで割り切れないこと、また c≧2b−1、
m≧b の条件の下で、長さbまでのバースト誤りを訂正できる。このとき、符号長nは n=LCM(f,c)、検査長rは、 r=c+m となる。ここで、LCM(f,c)はfとcの最小公倍数を表わす。この符号およびその復号回路は、例えば、今井秀樹 著「符号理論」コロナ社(平成2年3月刊)の212頁から219頁に述べられており、特に復号回路は、p(x)とxc+1で規定されるLFSRを用いてクロックに同期して、ビット単位に誤りを逐次訂正する。
【0006】
一方、ランダム1ビット、2ビットの誤りを並列に訂正・検出する手法は既に存在する。すなわち、高速半導体メモリシステムにおいては、16ビットから百ビット程度の並列に読み出した情報に対し、このうちに含まれる1ビット、2ビット、等のランダムな誤り、また塊のバイト誤りを並列に訂正・検出する手法は既に知られており一般によく使用されている。この場合、具体的には組合せ回路を使用して復号回路を構成しており、LFSR回路を使用して復号することはない。これらについては、T.R.N.Rao,E.Fujiwara “Error Control Coding for Computer Systems”Prentice−Hall,1989の第4章と第5章に詳述されている。
【0007】
また、バースト誤り訂正・検出の機能を有する符号を直接使用しないでバースト誤りを処理する手法は存在する。すなわち、nビットの長さを有する情報に対しbビットの長さのバースト誤りを訂正する場合、度数bのインターリーブを施こす手法を適用することにより、n/bの長さの情報に対し1ビットの誤りを訂正する機能をb個用意することにより可能となる。インターリーブの手法(”交錯法”とも言われる)については、前記の今井秀樹著「符号理論」コロナ社刊の220頁に述べられている。このとき、並列に復号できる1ビット誤り訂正回路を並列にb個用意すればbビットのバースト誤りを並列に訂正する回路は実現できる。しかし、バースト長が数十ビット等大きくなる場合、必要とする検査ビット数が極端に多くなり、しかも回路量も大きくなることから、実用的な観点よりこの手法は適用不可能である。
【0008】
【発明が解決しようとする課題】
3次元の画像を記録する媒体として超大容量のホログラフィックメモリがある。例えばこのようなメモリにおいては、レーザー光をホログラフィ面に照射することで2次元の画像だけでなく3次元像も復元できる。ホログラフィックメモリには光の強弱、位相の情報が記録されており、これにレーザー光を照射して読み出し、これを一旦例えば面状のCCDメモリに蓄える。このとき縦と横に同時にそれぞれ一次元に情報をシフトして読み出す。この場合、それぞれ数百ビットから数万ビットの情報を並列に一度に読み出すという動作を繰り返すことでCCD面に記録した情報を読み出し元の画像を復元する。このようなメモリにおいては記録する面が2次元であるため、ホログラフィ面の製造欠陥、歪、傷、またホログラフィックメモリより読み出した情報間の干渉、等は一般に2次元に広がった面状の障害である。これらの2次元に広がった障害はCCDにおいても2次元の誤りとして記録され、CCDから縦、横にそれぞれ一次元に並列に情報を読み出した場合、それぞれにおいてバースト誤りを含む情報となる。これを次々並列に読み出す動作を繰り返すことになるため、従って、一度に数百ビットから数万ビットを読み出した情報中に存在するバースト誤りを高速に訂正および検出しなければならず、並列に復号を行わなければならないことは自明である。
【0009】
特にバースト誤りに対しては、これまで特に並列に復号する必要性が必ずしもなかったため、ファイア符号のようなバースト誤り訂正・検出符号を使用して多数ビットの並列受信情報を並列に復号する手法は存在せず、並列復号できない問題点を有している。
【0010】
そこで本発明は、バースト誤りパターン生成方法及びバースト誤りさらには、その特殊形であるバイト誤りを並列に検出し、訂正するバーストおよびバイト誤り検出・訂正装置を提供するものである。
【0011】
【課題を解決するための手段】
前記課題を解決するために、本願請求項1に係わる発明は、長さbビットまでのバースト誤りを訂正する線形符号のパリティ検査行列(r行n列)Hにおいて、長さnビットを有する受信情報Dに対し誤りパターンE(nビットの行ベクトル)が重畳したとき、誤りが受信情報のiビットから始まる長さbビット以下のバースト誤りであるとき、誤りパターンEにおいてそのiビットから始まる当該バースト誤りを含む長さwビット(wは b≦w≦2b<r を満足する整数)の誤り行ベクトルeを定義し、対応して行列Hにおいてi列目から長さwの列数を有するr行w列の部分行列Hiとから、シンドロームS(rビットの列ベクトル)は
S=Hi・eT
で表わされるとき(Tは行、列の転置を表す)、Hiに付加してr行r列の正則行列Aiとなるようにr行(r−w)列の行列Biを定義し、
Ai=[Hi|Bi]の逆行列Ai −1を
【0012】
【数3】
【0013】
とするとき、w行r列の行列Hi *、(r−w)行r列の行列Bi *は
Ai −1・Ai=I(Iはr行r列の単位行列)の関係を満足し、これから誤りベクトルeは Bi *・S=0r−w の関係(0r−w は(r−w)ビットの零列ベクトル)を満足する条件のもとで
eT=Hi *・S
より求められ、これにより長さbビットまでのバースト誤りパターンを生成する。
【0014】
請求項2に係わる発明は、長さbビットまでのバースト誤りを検出・訂正するバースト誤り検出・訂正装置であって、長さnビットを有する受信情報Dとr行n列のパリティ検査行列Hに対し H・DTによりシンドロームSを生成するシンドローム生成回路と、パリティ検査行列Hにおける任意のi列目から始まる長さw列(wは b≦w≦2b<r を満足する整数)を有するr行w列の部分行列Hiに付加してr行r列の正則行列Aiになるようにr行(r−w)列の行列Biを求め、Ai=[Hi|Bi]の逆行列Ai −1を
【0015】
【数4】
【0016】
とし、受信情報中に長さwビットの情報枠をとり、しかも枠の両端でそれぞれ長さb−1ビットの重なりを有するようにさらに隣接して長さwビットの枠を構成していくとき、これにより任意の位置に生じた長さbビットの誤りは少なくとも1個の枠に完全に含ませることができ、iビット目から始まるある任意の枠に対し行列Hにおいてi列目から始まる長さw列を有するr行w列の部分行列Hiを対応させ、逆行列Ai −1中のw行r列の行列Hi *、(r−w)行r列の行列Bi *、およびシンドロームSを用いてBi *・S=0r−w の条件のもとでeT=Hi *・Sの関係を満足する誤りパターンを生成する回路をすべての枠の数だけ並列に設け、これらの回路からの出力に対してその重なりを調整し受信情報の長さnビットに対応して長さnビットの出力を有する誤りパターン算出回路と、この回路の出力と受信情報との排他的論理和をとり誤りビットを反転する反転回路とで構成される。
【0017】
請求項3に係わる発明は、bビットまでのバースト誤りを訂正し、しかもbビットを越えるdビットまでのバースト誤りを検出できる符号に対して、前記枠の大きさwをb≦w≦b+d<r を満足する整数値にとり、枠同士の重なりはb−1として前記誤りパターン生成回路を構成することによりbビットまでのバースト誤りを訂正し、さらにシンドロームが非零でかつ誤りパターン算出回路からの出力がすべて零であるとき「1」を出力する回路を新たに設けることによりdビットまでのバースト誤りを検出し、これからbビットまでのバースト誤りを訂正しdビットまでのバースト誤りを検出するようにした。
【0018】
請求項4に係わる発明は、前記正則行列Ai=[Hi|Bi]に対し、その逆行列Ai −1を構成する「0」、「1」の2元要素で表したw行r列の行列Hi *および(r−w)行r列の行列Bi *において、Hi *、Bi *中の「1」の数を少なくすることにより、誤りパターン生成回路の回路量を小さくする。
【0019】
請求項5に係わる発明は、さらに、bビットまでのバースト誤りを訂正する機能を有する符号に対し、受信情報における枠の大きさwを2bに設定することにより、復号および符号化のための回路量を小さくする。
【0020】
請求項6に係わる発明は、さらに、bビットまでのバースト誤りを訂正し、bビットより大きいdビットまでのバースト誤りを検出する符号に対し、受信情報及びパリティ検査行列Hにおける枠の大きさwをb+dに設定することにより復号及び符号化のための回路量を小さくする。
【0021】
請求項7に係わる発明は、請求項2又は請求項4に記載のバースト誤り検出・訂正装置において、1バイトをbビットとするとき、1バイト誤りを訂正する線形符号に対し、前記枠の大きさwをbにとり(w=b)しかも前記枠の重なりを零として1バイト誤りを訂正できることを特徴とするバイト誤り検出・訂正装置である。
【0022】
請求項8に係わる発明は、請求項7に記載のバイト誤り検出・訂正装置において、1バイトをbビットとするとき、1バイト誤りを訂正しbビットを越える大きさの誤りを検出する線形符号に対し、前記枠の大きさwをbにとり、前記枠の重なりを零として、シンドロームが非零でかつ誤りパターン算出回路からの出力がすべて零であるとき「1」を出力する回路を新たに設けることによりbビットを越える誤りを検出し、これから1バイトの誤りを訂正しかつbビットを越える誤りを検出できるようにした。
【0023】
【発明の実施の形態】
長さbビット以下のバースト誤りが長さnビットの受信情報中に存在しこれを正しく訂正するためには、このbビットの誤りパターンを求めるとともに、nビットのうちどのビット位置から始まるバースト誤りであるかの情報を求める必要がある。並列に復号するためには、この誤りパターンと誤りが生じる位置の2種の情報を、受信したnビットの情報(バースト誤り訂正に必要な検査ビットを含む)から組合せ回路を構成し並列に処理して求める必要がある。このため、従来とは全く異なる考えで復号する手法が求められる。
【0024】
現在、任意の長さのバースト誤りを訂正・検出できる符号としてファイア符号が存在するが、本発明では一般に長さbビット以下のバースト誤りを訂正・検出する線形符号であれば何でもよい。すなわち、符号をパリティ検査行列で表現できる線形符号であれば、いかなるバースト誤り訂正・検出符号でも本発明で示す手法は適用可能である。
【0025】
本発明のbビットまでのバースト誤りを並列に検出・訂正する装置である一実施形態の復号回路ブロック図を図1に示す。ここで回路1はシンドローム生成回路であり、受信情報Dに対し符号により規定されるマトリクスを作用させることによりシンドロームSが生成され、該シンドロームSはバースト誤りパターン生成回路2に入力される。シンドロームSはそれぞれ回路2−1から2−pまでのp個の所定長さwの情報枠のバースト誤りパターン生成回路に共通に入力される。これらのp個のバースト誤りパターン生成回路2−1〜2−pは、それぞれ該当する受信情報枠(長さwビット、wはb≦w≦2bの任意の整数をとれるが、以下ここではw=2bとして説明する)中にバースト誤りが存在するか否かを判定し、この情報枠のいずれかにバースト誤りが完全に含まれているとき、その該当するバースト誤りパターン生成回路2−1〜2−pから正しいバースト誤りパターンを出力する。回路3は隣接する受信情報枠にこのバースト誤りが重複して存在する場合に対し、全体として矛盾のない誤りパターンを算出する誤りパターン算出回路である。回路4は反転回路であり、パターン算出回路3で生成された誤りパターンの各ビット(誤りビットに対して「1」を出力)に対して入力した受信情報の相当ビットとの排他的論理和をとる回路であり、誤りパターン中誤り指摘のビットが「1」の場合、入力ビットは反転され訂正される。従って、反転回路4は一般に並列に並べたn個の2入力排他的論理和回路からなり、これからnビットの訂正情報Dsが出力される。ただし、検査情報をその後の処理に使用しない場合には、情報部分であるk(=n−r)ビットに対応する排他的論理和回路のみでよい。
【0026】
受信情報を、一般にnビットの2進情報で表わしn次の行ベクトルD=(d0,d1,...,dn−1)とするとき、この中には符号により決定されるrビットの検査情報を含む。一般に、符号は0、1の2進数で表わしたr行n列のパリティ検査行列H(以下、Hマトリクスという)で表現される。ここで、バースト誤りを訂正する符号が、このr行n列のHマトリクスで表現できたとする。このとき、誤りを含まない受信情報Dに対しては次の関係が成立する。すなわち、受信情報Dとして予め次の関係が成立するようにその検査情報が決められている。
【0027】
H・DT=0r (1)
ここで、DTは行ベクトルを列ベクトルに転置(Tは行、列の転置を示す)したものである。このとき、受信情報D中にバースト誤りが生起した場合、上記(1)式の右辺は0r(rビットからなる零ベクトル)ではなくなる。この結果はシンドロームSと呼ばれ、rビットからなる列ベクトルで表現される。すなわち、S=0rであれば誤りなしと判定し、S≠0rであれば誤りを検出し、そのシンドロームSのパターンに基づき解析してバースト誤りパターンと始まる位置を求め訂正する。図1中のシンドローム生成回路1は(1)式の左辺を計算する回路であり、r個のパリティ検査回路で構成される。その出力はrビットのシンドロームSとなる。
【0028】
次に、bビット以下のバースト誤りを訂正するr行n列のHマトリクスに対し、図2に示すようにこの内の任意の位置(例えばiビット目)から始まる長さ2bビットのr行2b列の部分行列をHiとする。ただし、2b≦rである。この部分行列はランクrを有し、2b個の列ベクトルは線形独立である。すなわち、2b個の列ベクトルの線形和は常に非零である。また、r行(r−2b)列の部分行列をBiとし、これをHiに隣接させ新たにr行r列の正方行列Ai=[Hi|Bi]を作成する。このとき、BiはAiが正則行列となるように構成する。正則行列とはその行列式の値が零にならない行列として定義されている。従って、正則行列にはその逆行列が必ず存在し、一意に決定される。すなわち、
Ai −1・Ai=I
であり、Iはr行r列の単位行列である。従って、Ai −1は、
【0029】
【数5】
【0030】
で表され、Hi *は2b行r列の行列、Bi *は(r−2b)行r列の行列である。このとき、以下の関係が成立する。
【0031】
【数6】
【0032】
ここで、I2b、Ir−2b、02b、0r−2bは、それぞれ、2b行2b列、(r−2b)行(r−2b)列の単位行列、2b行2b列、(r−2b)行(r−2b)列の零行列である。一方、BiはHiに対し一意に決まらないが、復号回路の回路量を考慮したときBi *、Hi *中の「1」の数が少なくなるように選ぶことが好ましい。
【0033】
誤りの存在しないnビットの情報DOに、このiビット目から始まる長さ2bビットの枠にbビットのバースト誤りが重畳した場合(このときのnビットの誤りパターン行ベクトルをEとする)、受信情報Dは D=DO+Eと表わせる。このとき、rビットの列ベクトルであるシンドロームSは
S=H・DT
=H・DO T+H・ET
=H・ET (3)
と表わせる。すなわち、誤りのない情報DOに対してはH・DO T=0rとなり、従って、シンドロームSはH・ETに等しくなる。このとき、誤りパターンEは、その内でiビット目から始まるバースト誤りeを含み、
【0034】
【数7】
【0035】
のように表すことができる。ここで、eは次数2bの2元行ベクトルである。従って、(3)式は次のように変形でき、これから(2)式の関係を用いてeが求められる。
【0036】
S=H・ET
=Hi・eT
Hi *・S=Hi *・(Hi・eT)=eT (4)
Bi *・S=Bi *・(Hi・eT)=0r−2b (5)
ここで、(5)式の0r−2bは(r−2b)次の零列ベクトルである。すなわち、(5)式よりBi *・Sが零ベクトルであるときに、(4)式に示すHi *・Sの関係よりeが求められる。非零のシンドロームSに対し、Bi *・Sが零でないときは、訂正能力以上の誤りが生じた場合であり、(4)式より正しくeを求めることはできない。
以上より、(4)式および(5)式を用いて2bビット中の最大bビットまでのバースト誤りパターンを求めることができる。
【0037】
次に、このバースト誤りが始まる位置を求める手法を説明する。上記ではiビット目から始まる誤りと仮定して述べてきたが、位置を求める方法を示す必要がある。まず、受信情報を図3に示すように2bの長さを有するある情報枠を考え、これを互いに(b−1)の長さだけ重なるようにさらに左右に同じ長さを有する枠をとっていく。始めと終わりの枠(終わりの枠は長さ2b以下となることがある)を除けば、長さ2bに対し左右の枠とで(b−1)の長さずつ重ね合わせることになり、枠内で重ならないのは真ん中の2ビットである。このようにすると、任意の位置に生じたbビットのバースト誤りは、少なくともいずれか1個の枠に完全に含まれることになる。bビットより短いバースト誤りであれば、隣接する2個の枠に完全に含まれる場合がある。しかし、bビットのバースト誤りは唯一1個の枠には完全に包含されるが、さらに隣接する枠にも完全に含まれるということは決してない。このとき、このバースト誤りの一部を含む隣接する1個の粋が存在する。また、b+1ビット以上のバースト誤りに対してはこれを完全に包含する枠は存在せず、2個の隣接する枠にそれぞれその一部が含まれることになる。
【0038】
次に、上記で述べた枠の幅2bを前に述べたHマトリクスの部分行列の列幅2bに対応させる。つまり、前記のHiをiビット目から始まる長さ2bを有するある情報枠に対応させ、またそれぞれ長さb−1の重なりを有する左右の枠に対しては、同様に2bの列数を有する部分行列Hi−b−1、Hi+b+1を対応させる。このように受信情報中の長さ2bを有するある情報枠に対し、左右でそれぞれ長さb−1の重なりを有するさらに2個の情報枠(同様に長さ2bを有する)を考え、このような重なりを有する枠を始めと終わりの枠を除いて(始めと終わりの枠に関しては重なる枠はそれぞれ1個である)同じようにとっていくとき、長さ2bの受信情報枠をこの枠に対応するr行2b列の部分行列に1対1に対応させて、復号を実行する。すなわち、図1に示すようにまず長さnの受信情報Dより、H・DTを計算してシンドロームSを得、その後各情報枠対応に、それぞれ上記(4)式、(5)式を計算する。枠の数だけ並列に上記2式をそれぞれ計算する回路を設け、bビットのバースト誤りを完全に包含する受信枠に対してのみ誤りパターンeが正しく出力され、誤りの一部を含む枠からは誤りパターンとして零ベクトルを出力させる。(4)式および(5)式をそれぞれ計算する枠の数pは一般に次式により求められる。
【0039】
P=「(n−2b)/(b+1)」+1
ここで、「(n−2b)/(b+1)」は(n−2b)/(b+1)を越える最小の整数を表わす。すなわち、(4)式および(5)式を計算するp個の組合せ回路(図1中の2−1から2−pまでの回路)を並列に設け、バースト誤りを完全に包含する枠に対応する回路からのみ正しい誤りパターンを出力する。bビットより小さいバースト誤りに対しては隣接する枠に完全に包含される場合もあることから、両方の枠に相当する両枠内バースト誤りパターン生成回路から誤りパターン算出回路3にて調整され正しい誤りパターンが出力される。
【0040】
図4は、iビット目から始まる長さ2bの情報枠に対応して、iビット目からi+2b−1ビット目までの内にbビット以下のバースト誤りが存在すればその誤りパターンを出力する枠内バースト誤り生成回路である。この回路は、(4)式を計算する組合せ回路2−(4)、および(5)式を計算する組合せ回路2−(5)と表示している。また回路2−(4)の出力を用いて誤りが枠に完全に含まれかつbビット以下のバースト誤りであるとき「1」を出力し、そうでないとき「0」を出力する回路M、また回路2−(5)の(r−2b)ビットの出力がすべて「0」であるとき「1」を出力するNORゲートN、および2入力ANDゲートA1および2b個の2入力ANDゲート群A2から構成される。このとき、ANDゲートA1は、(5)式が成立しかつbビット以下のバースト誤りが枠に完全に包含されるとき「1」を出力する回路である。最終的に、ゲートA1の出力が「1」のとき、(4)式で作成された誤りパターンe、すなわち回路2−(4)の出力、は正しいバースト誤りパターンとなり、2b個のANDゲートA2の出力がこれに相当する。この出力は図1のnビットの誤りパターン算出回路3を経て反転回路4に入力され訂正情報を得る。一方、図4中の回路Mは、一般にeiから始まる2bビットの誤りパターンに対し、以下の論理式により構成できる。
【0041】
【数8】
【0042】
eu∪eu+1∪....∪ev−1∪ev
を示す。
【0043】
誤りパターン算出回路3は、バースト長がb−1ビット以下の場合には、b−1ビットの重なりを有する2個の隣接する情報枠のいずれにも完全に含まれることがあるので、各誤りパターン生成回路2−1〜2−pからの出力のうち、両端のb−1本の出力は、隣接する誤りパターン生成回路からの出力のうち端のb−1本の対応する出力とのOR(論理和)をとる。すなわち、重なり合った部分の論理和を取る。
【0044】
反転回路4は、受信情報Dのnビットに対し、それぞれ誤りパターン算出回路3からのnビットの対応するビットとの排他的論理和をとる回路である。n個の排他的論理和ゲートを独立に並べて構成されるもので、各排他的論理和ゲートには、受信情報Dと誤りパターン算出回路3の対応するビットが夫々入力されるものである。誤りパターン算出回路3から「1」が出力され、受信情報Dのそのビットが「1」であれば「0」、「0」であれば「1」と反転して訂正されて出力され、誤りでないビットは誤りパターン算出回路3から「0」が出力されるから、誤りのないビットは、受信情報Dがそのまま出力され、これが訂正情報Dsとして出力されることになる。
【0045】
また、一般にbビットまでのバースト誤りを訂正し、d(>b)ビットまでのバースト誤りを検出する符号に対しては、枠の長さwをb≦w≦b+dを満足する任意の整数値にとって構成すればよく、回路は図1に示した回路と基本的に同一である。ただし、dビットまでのバースト誤りを検出する回路を追加する必要がある。この誤りは、シンドロームSが非零でかつ誤りパターンE=0nのとき検出でき、この論理を満足する回路を用意すればよい。ここで、E=0nはnビットの誤りパターンがすべて「0」であることである。
【0046】
また、これまでおよび以下の実施例においては、復号処理についてのみ述べているが、符号化の処理は復号の論理が明示されていればこれに準拠して構成できることは自明である。
【0047】
【実施例】
ここで、簡単な一実施例を用いて具体的に並列にバースト誤りが訂正できることを示す。図5に、(35、27)3ビットバースト誤り訂正ファイア符号のHマトリクスの例を示す。このとき、b=3、n=35、r=8である。ここで、長さ2b(=6)を有しi=4ビット目から始まる枠に対応するHマトリクスの部分行列を図に示すHi(この例の場合i=4)とする。このHiは8行6列の行列である。これに8行2列の行列Biを付加し、8行8列の正則行列Aiを作成する。図5にはこれらの行列も示している。図6はこのAiに対する逆行列
Ai −1を示したもので、6行8列の行列Hi *および2行8列の行列Bi *も示している。
【0048】
次に、図7はこの例を対象に図4を具体的に構成したものであり、4ビット目から始まる情報枠に対する並列バースト誤り復号回路を示すものである。まず、3ビットまでのバースト誤りパターンとして、以下に示す誤りが生じたと仮定する。
【0049】
【数9】
【0050】
この例に対する枠は、長さ2b=6ビットを有する第4ビット目から始まる受信情報枠である。この3ビットバースト誤りに対するシンドロームSは
S=H・ET=(01001110)
により得られる。次に、Hi *・Sを計算する回路2−(4)は、
S=(S0,S1,S2,S3,S4,S5,S6,S7)より、
【0051】
【数10】
【0052】
の論理で構成できる。
【0053】
仮定した誤りに対しては、S0=0,S1=1,S2=0,S3=0,S4=1,S5=1,S6=1,S7=0を代入すると、
Hi *・S=(101000)T
が得られる。一方、Bi *・Sを計算する回路2−(5)は
【0054】
【数11】
【0055】
の論理で構成でき、代入して、
Bi *・S=(00)T
を得る。また、図8はこの例に対して具体的に構成した回路Mを示す。すなわち、この回路は、誤りが4ビット目から始まる長さ6ビットのこの枠に完全に含まれ、かつ長さが4ビット以上のバースト誤りは存在しないことを示す回路であり、このような誤りが存在しないとき「1」を出力する。このための論理は、この枠に対応する誤りパターンeを
e=(e4,e5,e6,e7,e8,e9)
とするとき、(6)式に代入して、
【0056】
【数12】
【0057】
により得られ、この回路Mは図8に示す論理回路となる。なお、図8において、O1,O2はORゲート、A3,A4,A5はANDゲート、N1はNORゲートである。つまり、例えば、e4から始まる長さ4以上のバースト誤りは、e4が「1」であり、かつe7またはe8またはe9のいずれかが「1」となる場合である。従って、このようなことが生じない場合、e4から始まるバースト長4以上の誤りは存在しないことになる。e5、e6から始まるバースト誤りも同様にしてその論理が得られる。
【0058】
これから、前に仮定した3ビットのバースト誤りは4ビット目から始まる情報枠に完全に包含されることから、図7の中でゲートNの出力は「1」となり、また回路Mにおいては長さ4を越えるバースト誤りは存在しないことから、その出力も「1」となる。従って、これら双方の条件が成立していることから、2入力ANDゲートA1の出力は「1」となり、しかも回路2−(4)の出力である誤りパターンは正しい誤りパターンであるため、2入力ANDゲート群A2の出力はe4,e5,e6,e7,e8,e9の6ビットの誤りパターン信号となる。
【0059】
次に、この例に対する誤りパターン算出回路(図1の回路3)について述べる。p個のバースト誤りパターン生成回路から出力するそれぞれ2bビットの誤りパターンを情報枠の重なりに対応して整理を行い、最終的に受信情報のnビットと1対1に対応するnビットの誤りパターンを構成する必要がある。特にバースト誤りの長さがb−1ビット以下の場合、これはb−1ビットの重なりを有する2個の隣接する情報枠のいずれにも完全に含まれることから、図9に示すように枠に対応する誤りパターン生成回路からの出力のうち、両端のb−1本の出力は、同様にして、隣接する生成回路からの出力のうち端のb−1本の対応する出力とのOR(論理和)をとる必要がある。この例ではb=3であるから、両端2本の出力に対しそれぞれ2入力ORゲート(O3,O4、O5,O6)に入力する。一方、誤りがbビット以上の場合、重なる2個の情報枠のうち少なくとも1個はこの誤りを完全には包含しないことから、その枠に相当する生成回路からは誤りパターンはすべて零のパターンが出力され、それぞれの端b−1ビットの出力のORをとることにより正しい誤りパターンが得られる。このようにして誤り算出回路からは、nビット(この例では35ビット)の誤りパターンが出力する。
【0060】
図10は、この誤りパターン算出回路3の動作説明図であり、図10(a)は、2つの枠に誤りが完全に包含されている場合、図10(b)は、一方の枠(i)には、誤りが完全に包含されているが、隣接枠には誤りが完全に包含されていない場合の説明図である。この図9に示すように、重なり合うビットの箇所を論理和することによって、図10に示すように正しい誤りパターンが出力されることになる。
【0061】
また、反転回路は図1の説明で述べたように、受信情報Dに対し対応する誤りパターンのビットとの排他的論理和をとる回路であり、n個(この例では35個)の排他的論理和ゲートを独立に並べて構成できる。すなわち誤りのビットには、誤りパターン算出回路3から「1」が出力され、受信情報Dのそのビットが「1」であれば「0」、「0」であれば「1」と反転して訂正されて出力され、
誤りでないビットは誤りパターン算出回路3から「0」が出力されるから、誤りのないビットは、受信情報Dがそのまま出力され、これが訂正情報Dsとして出力されることになる。
【0062】
本発明はバースト誤りを対象として規定してきたが、バースト誤りの特殊形であるバイト誤りの訂正・検出にも適用できることは明らかである。bビットを1バイトとするとき、本発明を使用して1バイト誤りを訂正できる。しかし、特にHマトリクスを構成する要素としてガロア体GF(2b)上の要素を使用しないで構成した場合、通常並列な復号を行う論理を構成することは困難である。例えば、IEEE Transaction on Computers,Vol.46,No.1,1997の105頁から109頁に述べられている1バイト誤り訂正・(1バイト+1ビット)誤り検出の機能を有する符号においては、GF(2b)上の要素を使用して符号を構成していないことから、1バイトの誤りを並列に訂正し少ない回路量で実現することは困難である。このとき本発明を適用すれば容易に並列復号を行うことができる効果がある。1バイトをbビットするとき、1バイト誤りを訂正する符号に対しては、上述の枠の大きさは2bにする必要はなくbでよい。これは、バイト誤りは基本的に誤りの始まる位置がb単位となっており、誤りを含む枠は互いに重ならないためである。従って、上述のb−1の大きさを有する枠の重なりも必要なくなる。これから、付加する行列Bi *をうまく選ぶことにより、復号のための回路量を小さくできる効果がある。
【0063】
【発明の効果】
バースト誤り訂正・検出符号を使用して並列に符号化や復号を行う手法は従来存在しない。本発明は、従来バースト誤り制御符号に用いられてきたLFSRを使用せず、組合せ回路を使用して並列に符号化や復号を行うことから、高速に符号処理することが要求される用途に対しては非常に大さな効果を発揮できる。また、本発明は、線形符号であればいかなるバースト誤り訂正・検出符号に対しても適用できる効果を有する。
【0064】
ここで述べた並列復号の手法において、受信情報に対する情報枠の大きさを2bとしたが、これはbビットのバースト誤りを訂正できるためには少なくともそのHマトリクスの任意の2b列は線形独立でなければならないことから決まるものである。従って、枠の大きさは、2bが最大、bが最小であり、またその間の大きさをとることもできる。しかし、枠の大きさにかかわらずその両端の枠からの重なりはそれぞれb−1の大ささであることは変わらない。これから、枠の大きさを小さくするほど、全体で必要となる枠の個数は多くなり、復号回路がこれに比例して大きくなる。これから、枠の大きさを2bにとることは、回路量を小さくする上で効果がある。
【0065】
バイト誤りの検出・訂正に対しても本発明を適用して容易に並列復号を行うことができ、又、復号のための回路量を小さくできる。
【図面の簡単な説明】
【図1】本発明の一実施形態のバーストおよびバイト誤り検出・訂正装置を構成するバースト誤り並列復号回路のブロック図である。
【図2】符号を表すr行n列の符号マトリクスとその内のiビット目から始まるr行2b列の部分行列Hiを示す図である。
【図3】nビットの受信情報に対し、2bビットの長さを有する情報枠をとり、これらの枠に対応させてHマトリクスの部分行列をとる様子を示した図である。
【図4】本発明の実施形態における図1中のバースト誤りパターン生成回路2中のある1個の枠内のバースト誤りパターン生成回路のブロック図である。
【図5】本発明の一実施例として、受信情報の長さ35ビット、そのうち情報部分の長さ27ビット、検査部の長さ8ビットを有する3ビットバースト誤り訂正ファイア符号のHマトリクスである。このマトリクス中、4ビット目から始まる長さ6の部分マトリクスをHiとしたときのBi、およびこれをHiに付加して構成した正則行列Aiを示す図である。
【図6】この正則行列Aiに対する逆行列Ai −1とその部分行列Hi *、Bi *を示す図である。
【図7】この部分マトリクスHiに対応する(4ビット目から始まる情報枠に対応する)枠のバースト誤りパターン生成回路を示す図である。
【図8】図7中の回路Mの詳細回路図である。
【図9】同実施例における誤りパターン算出回路を示す図である。
【図10】同実施例における誤りが隣接の枠と重なる領域に生じた場合、およびこの領域からはみ出しているが1個の枠には完全に含まれている場合の説明図である。
【符号の説明】
1 シンドローム生成回路
2 p個の回路からなるバースト誤りパターン生成回路
3 誤りパターン算出回路
4 反転回路
2−(4) (4)式のHi *・Sを計算する回路
2−(5) (5)式のBi *・Sを計算する回路
N,N1 NORゲート
M bビット以下のバースト誤りがある1個の情報枠に完全に包含されていることを示す回路
A1,A3,A4,A5 ANDゲート、
A2 2b個のANDゲート群
O1〜O6 ORゲート
Claims (8)
- 長さbビットまでのバースト誤りを訂正する線形符号のパリティ検査行列(r行n列)Hにおいて、長さnビットを有する受信情報Dに対し誤りパターンE(nビットの行ベクトル)が重畳したとき、誤りが受信情報のiビットから始まる長さbビット以下のバースト誤りであるとき、誤りパターンEにおいてそのiビットから始まる当該バースト誤りを含む長さwビット(wは b≦w≦2b<r を満足する整数)の誤り行ベクトルeを定義し、対応して行列Hにおいてi列目から長さwの列数を有するr行w列の部分行列Hiとから、シンドロームS(rビットの列ベクトル)は
S=Hi・eT
で表わされるとき(Tは行、列の転置を表す)、Hiに付加してr行r列の正則行列Aiとなるようにr行(r−w)列の行列Biを定義し、
Ai=[Hi|Bi]の逆行列Ai −1を
Ai −1・Ai=I(Iはr行r列の単位行列)の関係を満足し、これから誤りベクトルeは Bi *・S=0r−w の関係(0r−w は(r−w)ビットの零列ベクトル)を満足する条件のもとで
eT=Hi *・S
より求められ、これにより長さbビットまでのバースト誤りパターンを生成することができるバースト誤りパターン生成方法。 - 長さbビットまでのバースト誤りを検出・訂正するバースト誤り検出・訂正装置であって、長さnビットを有する受信情報Dとr行n列のパリティ検査行列Hに対し H・DTによりシンドロームSを生成するシンドローム生成回路と、パリティ検査行列Hにおける任意のi列目から始まる長さw列(wは b≦w≦2b<r を満足する整数)を有するr行w列の部分行列Hiに付加してr行r列の正則行列Aiになるようにr行(r−w)列の行列Biを求め、
Ai=[Hi|Bi]の逆行列Ai −1を
- bビットまでのバースト誤りを訂正し、しかもbビットを越えるdビットまでのバースト誤りを検出できる符号に対して、前記枠の大きさwをb≦w≦b+d<r を満足する整数値にとり、枠同士の重なりはb−1として前記誤りパターン生成回路を構成することによりbビットまでのバースト誤りを訂正し、さらにシンドロームが非零でかつ誤りパターン算出回路からの出力がすべて零であるとき「1」を出力する回路を新たに設けることによりdビットまでのバースト誤りを検出し、これからbビットまでのバースト誤りを訂正しdビットまでのバースト誤りを検出することを特徴とする請求項2記載のバースト誤り検出・訂正装置。
- 正則行列Ai=[Hi|Bi]に対し、その逆行列Ai −1を構成する「0」、「1」の2元要素で表したw行r列の行列Hi *および(r−w)行r列の行列Bi *において、Hi *、Bi *中の「1」の数を少なくすることにより、誤りパターン生成回路の回路量を小さくできることを特徴とする請求項2または請求項3記載のバースト誤り検出・訂正装置。
- bビットまでのバースト誤りを訂正する機能を有する符号に対し、受信情報における枠の大きさwを2bに設定することにより、復号および符号化のための回路量を小さくできることを特徴とする請求項2又は請求項3記載のバースト誤り検出・訂正装置。
- bビットまでのバースト誤りを訂正し、bビットより大きいdビットまでのバースト誤りを検出する符号に対し、受信情報及びパリティ検査行列Hにおける枠の大きさwをb+dに設定することにより復号及び符号化のための回路量を小さくすることを特徴とする請求項2又は請求項3記載のバースト誤り検出・訂正装置。
- 請求項2又は請求項4に記載のバースト誤り検出・訂正装置において、1バイトをbビットとするとき、1バイト誤りを訂正する線形符号に対し、前記枠の大きさwをbにとり(w=b)しかも前記枠の重なりを零として1バイト誤りを訂正できることを特徴とするバイト誤り検出・訂正装置。
- 1バイトをbビットとするとき、1バイト誤りを訂正しbビットを越える大きさの誤りを検出する線形符号に対し、前記枠の大きさwをbにとり、前記枠の重なりを零として、シンドロームが非零でかつ誤りパターン算出回路からの出力がすべて零であるとき「1」を出力する回路を新たに設けることによりbビットを越える誤りを検出し、これから1バイトの誤りを訂正しかつbビットを越える誤りを検出できることを特徴とする請求項7記載のバイト誤り検出・訂正装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001180455A JP3565798B2 (ja) | 2001-06-14 | 2001-06-14 | バースト誤りパターン生成方法及びバーストおよびバイト誤り検出・訂正装置 |
EP02254082A EP1267494B1 (en) | 2001-06-14 | 2002-06-12 | Burst error pattern generation method, and burst and byte error detection and correction apparatus |
DE60220341T DE60220341T2 (de) | 2001-06-14 | 2002-06-12 | Verfahren zum Erzeugen eines Burstfehlermusters sowie Burst- und Bytefehlerermittlungs- und-korrekturvorrichtung |
US10/166,642 US6990625B2 (en) | 2001-06-14 | 2002-06-12 | Burst error pattern generation method, and burst and byte error detection correction apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001180455A JP3565798B2 (ja) | 2001-06-14 | 2001-06-14 | バースト誤りパターン生成方法及びバーストおよびバイト誤り検出・訂正装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002374175A JP2002374175A (ja) | 2002-12-26 |
JP3565798B2 true JP3565798B2 (ja) | 2004-09-15 |
Family
ID=19020871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001180455A Expired - Fee Related JP3565798B2 (ja) | 2001-06-14 | 2001-06-14 | バースト誤りパターン生成方法及びバーストおよびバイト誤り検出・訂正装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6990625B2 (ja) |
EP (1) | EP1267494B1 (ja) |
JP (1) | JP3565798B2 (ja) |
DE (1) | DE60220341T2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004234770A (ja) * | 2003-01-31 | 2004-08-19 | Renesas Technology Corp | 半導体記憶装置とテスト方法 |
JP4217887B2 (ja) * | 2003-07-22 | 2009-02-04 | 日本電気株式会社 | 受信装置 |
JP2006114170A (ja) * | 2004-10-18 | 2006-04-27 | Funai Electric Co Ltd | 再生装置 |
JP4036338B2 (ja) | 2005-03-04 | 2008-01-23 | 国立大学法人東京工業大学 | 誤りバイト数を制限したバイト内複数スポッティバイト誤り訂正・検出方法及び装置 |
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US7506226B2 (en) * | 2006-05-23 | 2009-03-17 | Micron Technology, Inc. | System and method for more efficiently using error correction codes to facilitate memory device testing |
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WO2008076214A2 (en) * | 2006-12-14 | 2008-06-26 | Regents Of The University Of Minnesota | Error detection and correction using error pattern correcting codes |
US8065598B1 (en) | 2007-02-08 | 2011-11-22 | Marvell International Ltd. | Low latency programmable encoder with outer systematic code and low-density parity-check code |
KR100849991B1 (ko) | 2007-02-23 | 2008-08-01 | 주식회사 젤라인 | Ldpc 부호생성기법을 이용한 부호화 시스템 및 방법과이로부터의 복호화 시스템 및 방법 |
US8418023B2 (en) | 2007-05-01 | 2013-04-09 | The Texas A&M University System | Low density parity check decoder for irregular LDPC codes |
US8041989B2 (en) * | 2007-06-28 | 2011-10-18 | International Business Machines Corporation | System and method for providing a high fault tolerant memory system |
US8041990B2 (en) * | 2007-06-28 | 2011-10-18 | International Business Machines Corporation | System and method for error correction and detection in a memory system |
US9141466B2 (en) * | 2009-12-31 | 2015-09-22 | Intel Corporation | Correcting double-bit burst errors using a low density parity check technique |
US8898511B2 (en) | 2010-06-24 | 2014-11-25 | International Business Machines Corporation | Homogeneous recovery in a redundant memory system |
US8484529B2 (en) | 2010-06-24 | 2013-07-09 | International Business Machines Corporation | Error correction and detection in a redundant memory system |
US8549378B2 (en) | 2010-06-24 | 2013-10-01 | International Business Machines Corporation | RAIM system using decoding of virtual ECC |
US8631271B2 (en) | 2010-06-24 | 2014-01-14 | International Business Machines Corporation | Heterogeneous recovery in a redundant memory system |
US9450613B2 (en) | 2010-11-10 | 2016-09-20 | Infineon Technologies Ag | Apparatus and method for error correction and error detection |
US8539321B2 (en) * | 2010-11-10 | 2013-09-17 | Infineon Technologies Ag | Apparatus and method for correcting at least one bit error within a coded bit sequence |
US8438443B2 (en) * | 2011-01-12 | 2013-05-07 | Himax Media Solutions, Inc. | Pattern-dependent error correction method and system |
US8522122B2 (en) | 2011-01-29 | 2013-08-27 | International Business Machines Corporation | Correcting memory device and memory channel failures in the presence of known memory device failures |
US20140136931A1 (en) * | 2011-08-24 | 2014-05-15 | Mitsubishi Electric Corporation | Error-correcting decoder |
DE102022118280A1 (de) | 2022-07-21 | 2024-02-01 | Infineon Technologies Ag | Fehlerverarbeitung und Korrektur benachbarter 2-Bitfehler |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3478313A (en) * | 1966-01-20 | 1969-11-11 | Rca Corp | System for automatic correction of burst-errors |
US3868632A (en) * | 1972-11-15 | 1975-02-25 | Ibm | Plural channel error correcting apparatus and methods |
US3882457A (en) * | 1974-01-30 | 1975-05-06 | Motorola Inc | Burst error correction code |
DE3270802D1 (en) * | 1982-11-26 | 1986-05-28 | Ibm | Synchronization in a communication network of interconnected rings |
JP3435742B2 (ja) | 1993-08-30 | 2003-08-11 | 日立金属株式会社 | 圧造工具およびその製造方法 |
JP2715900B2 (ja) * | 1994-03-30 | 1998-02-18 | 日本電気株式会社 | 並列データ伝送装置 |
US5631909A (en) * | 1995-05-31 | 1997-05-20 | Quantum Corporation | Method and apparatus for determining burst errors in an error pattern |
DE19918507A1 (de) | 1999-04-23 | 2000-10-26 | Bosch Gmbh Robert | Datenübertragungsvorrichtung und -verfahren |
-
2001
- 2001-06-14 JP JP2001180455A patent/JP3565798B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-12 DE DE60220341T patent/DE60220341T2/de not_active Expired - Lifetime
- 2002-06-12 EP EP02254082A patent/EP1267494B1/en not_active Expired - Lifetime
- 2002-06-12 US US10/166,642 patent/US6990625B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6990625B2 (en) | 2006-01-24 |
EP1267494A3 (en) | 2003-12-17 |
US20030023930A1 (en) | 2003-01-30 |
EP1267494B1 (en) | 2007-05-30 |
EP1267494A2 (en) | 2002-12-18 |
DE60220341D1 (de) | 2007-07-12 |
DE60220341T2 (de) | 2007-09-13 |
JP2002374175A (ja) | 2002-12-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3565798 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
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|
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|
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
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