CN1578162B - 数据解码方法和设备及其接收器和通信系统 - Google Patents

数据解码方法和设备及其接收器和通信系统 Download PDF

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Abstract

一种接收器，包括用于根据输出内容来件存储器的输出切换到多条路径之一。存储器存储了信息位，第一检查位和第二检查位。第一检查位和第二检查位被切换到经由速率解匹配设备到解码器的多条路径之一。其中的信息位被直接切换到该解码器。

Description

数据解码方法和设备及其接收器和通信系统
技术领域
本发明涉及一种适于遵守第三代伙伴计划(3GPP)的宽带码分多址(W-CDMA)通信系统的接收器。
背景技术
高速下行链路分组接入(HSDPA)已被提出(指3GPP TS25.212)，作为用于执行W-CDMA通信系统的快速下行链路的技术，其中W-CDMA通信系统遵守当前正在标准化的3GPP。
对于HSDPA，公知的turbo编码/解码方法用作发送数据的纠错方法。在turbo编码/解码方法中，发送数据串或信息位被编码，以创建要用于纠错处理的两种检查位，包括第一检查位和第二检查位。这两种检查位与信息位一起被发送。接收端利用收到的两种检查位执行纠错处理，并且从信息位重构发送数据。
第一检查位和第二检查位是发送端在turbo编码处理中创建的信息位的可靠性信息。第一检查位和第二检查位每一个具有的数据量与信息位相同。接收端利用这两种检查位执行解码处理，从而能够提高信息位的重构精度。
在HSDPA中，发送端执行第一速率匹配处理(first rate dematchprocessing)，交错处理和第二速率匹配处理。在turbo编码之后，第一速率匹配处理根据接收端中的缓冲器容量减少检查位的数据量。交错处理改变数据串的顺序。第二速率匹配处理增加或减少信息位和检查位，以便把数据量与发送帧匹配。接收端通过先执行第二速率解匹配处理(second ratedematch processing)然后执行解交错处理和第一速率解匹配处理，来重构信息位和检查位。第二速率解匹配处理是第二速率匹配处理的逆处理。解交错处理是交错处理的逆处理。通过执行第一速率解匹配处理重构信息位和检查位。第一速率解匹配处理是第一速率匹配处理的逆处理。重构的信息位和检查位用于通过turbo解码器解码和重构接收数据。
在HSDPA中，因为与常规码分多址(CDMA)方法相比，要处理的数据量显著增加，因此所需的存储容量可能增加，并且处理被并行执行以减少处理时间。从而，电路的尺寸趋向于增大。而且，因为更频繁地对存储器执行写和/或读操作，因此数据处理时间和/或功耗可能增加。
发明内容
提出本发明是为了解决常规技术的这些问题。本发明的目的是提供一种要应用于高速下行链路分组接入(HSDPA)的接收器，其能够减小电路尺寸、处理时间和/或功耗。
为了达到以上目的，根据本发明第一方面的接收器应用高速下行链路分组接入技术，且包括：存储器，用于临时保存作为接收数据串的信息位，以及作为信息位的可靠性信息的第一检查位和第二检查位；第一速率解匹配设备，用于对第一检查位和第二检查位执行由高速下行链路分组接入定义的第一速率解匹配处理；包括多个存储器的存储器组，其每一存储器保存通过第一速率解匹配设备提供的信息位以及已经历第一速率解匹配处理的第一检查位和第二检查位，并且在预定的时间输出信息位、第一检查位和第二检查位；解码器，用于利用存储器组输出的信息位、第一检查位和第二检查位解码和重构接收数据；以及控制器，用于与信息位从存储器组到解码器的输出同步地把对应于信息位的第一检查位从存储器组输出到解码器，使第一速率解匹配设备对第二检查位执行第一速率解匹配处理，把第一速率解匹配处理结果存储到存储器组中，以及在第一检查位从存储器组的输出结束之后并且与信息位从存储器组到解码器的输出同步地把对应于第一检查位和信息位的第二检查位从存储器组输出到解码器。
根据本发明第二方面的接收器应用高速下行链路分组接入技术，且包括：存储器，用于临时保存作为接收数据串的信息位，以及作为信息位的可靠性信息的第一检查位和第二检查位；第一速率解匹配设备，用于对第一检查位和第二检查位执行由高速下行链路分组接入定义的第一速率解匹配处理；包括多个存储器的存储器组，其每一存储器保存已经历第一速率解匹配处理的第一检查位和第二检查位，并且在预定的时间输出第一检查位和第二检查位；解码器，用于利用信息位、第一检查位和第二检查位解码和重构接收数据；开关，用于把存储器输出的信息位提供给解码器，以及把存储器输出的第一检查位和第二检查位提供给第一速率解匹配设备；以及控制器，用于使第一速率解匹配设备对第一检查位和第二检查位执行第一速率解匹配处理，把第一速率解匹配处理结果存储到存储器组中，以及与信息位从存储器到解码器的输出同步地把对应于信息位的第一检查位和第二检查位从存储器组输出到解码器。
根据本发明第三方面的接收器应用高速下行链路分组接入技术，且包括：包括多个存储器的第一存储器组，该多个存储器用于以编码处理的单位长度保存作为接收数据串的信息位，以及保存作为信息位的可靠性信息的第一检查位和第二检查位；第一速率解匹配设备，用于对第一检查位和第二检查位执行由高速下行链路分组接入定义的第一速率解匹配处理；包括多个存储器的第二存储器组，该多个存储器的每一个保存已经历第一速率解匹配处理的第一检查位和第二检查位，并在预定的时间输出第一检查位和第二检查位；解码器组，其包括多个对应于编码处理单位的解码器，并且利用信息位、第一检查位和第二检查位解码和重构接收数据；包括多个开关的开关组，该多个开关用于把存储器输出的信息位提供给相应的解码器，以及把存储器输出的第一检查位和第二检查位提供给第一速率解匹配设备；以及控制器，用于使第一速率解匹配设备对第一检查位和第二检查位执行第一速率解匹配处理，把第一速率解匹配处理结果存储到第二存储器组中，以及与信息位从存储器到解码器的输出同步地把对应于信息位的第一检查位和第二检查位从第二存储器组输出到解码器组。
利用根据本发明第一方面的接收器，因为可以同时执行利用第一检查位的解码处理和对第二检查位的第一速率解匹配处理，因此可以减少接收器的处理时间。
利用根据本发明第二方面的接收器，因为可以直接把信息位从存储器提供给解码器，因此在存储器组中不需要用于保存信息位的信息位存储器。而且，可以减少与存储器组有关的处理时间以及存储器组的存储容量和功耗。
利用根据本发明第三方面的接收器，因为可以并行地执行解码处理，因此可以减少接收器的处理时间。
根据本发明的另一方面，提供一种包括这些接收器任何之一的通信系统。利用该通信系统，因为可以提高接收器的处理效率，因此也可以提高整个系统的效率。
根据本发明的又一方面，提供一种根据信息位和要用于对信息位执行纠错处理的检查位对数据进行解码的方法，该方法包括以下步骤：通过第一处理器对第一检查位执行针对检查位的预定处理；以及并行地，通过解码器利用信息位和第一处理器所处理的第一检查位执行解码处理和通过第一处理器对不同于第一检查位的第二检查位执行速率解匹配处理；以及利用信息位和第一处理器所处理的第一检查位及第二检查位执行解码处理。另外，提供一种使用该数据解码方法的数据处理器、接收器和通信系统。
根据本发明又一方面，提供了一种用于根据信息位和要用于对信息位执行纠错处理的检查位对数据进行解码的数据处理器，该数据处理器包括：第一处理器，用于执行针对检查位的预定处理；解码器，用于利用信息位和检查位执行解码处理；以及与所述第一处理器和所述解码器连接的控制器，所述控制器输出信号至(1)第一处理器，用于使所述第一处理器处理第一检查位；
(2)解码器，用于使所述解码器通过使用信息位和第一处理器所处理的第一检查位来执行解码处理；
(3)第一处理器，用于使所述第一处理器与所述解码器通过使用信息位和第一处理器所处理的第一检查位来执行的解码处理并行地，对与第一检查位不同的第二检查位进行速率解匹配处理；以及
(4)解码器，用于使所述解码器通过使用信息位和第一处理器所处理的第一检查位及第二检查位执行解码处理。
根据本发明的又一方面，提供一种根据信息位和要用于对信息位执行纠错处理的检查位对数据进行解码的方法，该方法包括以下步骤：把信息位和检查位存储在存储设备中；把检查位从存储设备提供给用于执行针对检查位的预定处理的第一处理器；与把第一处理器的输出提供给用于根据信息位和检查位执行解码处理的解码器同步，把信息位从存储设备提供给解码器，而不用中间的第一处理器；以及通过解码器执行解码处理。另外，提供一种使用该数据解码方法的数据处理器、接收器和通信系统。在该数据解码方法中，存储步骤把信息位和检查位顺序地存储到多存储设备中，提供步骤把信息位从多存储设备提供给不同的解码器。另外，提供一种使用该数据解码方法的数据处理器、接收器和通信系统。
根据本发明的又一方面，提供一种对包括信息位和检查位的数据进行解码的系统。该系统包括开关。该开关的输入连接到用于存储信息位和检查位的存储器的输出。该开关的输出之一经过速率解匹配设备与到解码器的第一路径连接。该开关的另一输出与到解码器的第二路径连接而不通过速率解匹配设备。开关输出检查位到第一路径且输出信息位到第二路径。
附图说明
图1所示框图显示了根据本发明的接收器的第一实施例的结构；
图2所示框图显示了根据本发明的接收器的第二实施例的结构；
图3所示框图显示了根据本发明的接收器的第三实施例的结构；
图4所示示意图说明了把接收数据存储在图3所示的接收器的第一存储器组中的步骤。
具体实施方式
以下，将参照附图说明本发明。
[第一实施例]
图1所示框图显示了根据本发明的接收器的第一实施例的结构。
如图1所示，根据第一实施例的接收器包括存储器101，第一速率解匹配设备102，存储器组103，turbo解码器104，以及控制器105。存储器101临时保存接收数据。第一速率解匹配设备102对第一检查位和第二检查位执行第一速率解匹配处理。存储器组103保存从第一速率解匹配设备102输出的信息位、第一检查位和第二检查位，并在预定的时间输出信息位、第一检查位和第二检查位。Turbo解码器104从信息位、第一检查位和第二检查位解码并重构接收数据。控制器105控制存储器101、第一速率解匹配设备102和存储器组103的操作。
存储器组103包括信息位存储器103b、第一检查位存储器103c、第二检查位存储器103d以及开关103a和103e。信息位存储器103b保存信息位。第一检查位存储器103c保存第一检查位。第二检查位存储器103d保存第二检查位。开关103a根据从第一速率解匹配设备102输出的数据的类型，把输入路径切换到信息位存储器103b、第一检查位存储器103c和第二检查位存储器103d。开关103e根据供给turbo解码器104的数据的类型，把输出路径切换到第一检查位存储器103c和第二检查位存储器103d。
在该结构下，HSDPA定义的位收集功能(bit-collection function)用于把接收数据分成信息位、第一检查位和第二检查位，并将它们相继地存储在存储器101中。
首先，控制器105从头开始顺序地读取在存储器101中存储的所有信息位，并将读出的信息位供给第一速率解匹配设备102。第一速率解匹配设备102实际上把收到的信息位输出到存储器组103。
接下来，控制器105把开关103a连接到存储器组103中的信息位存储器103b，并把第一速率解匹配设备102输出的信息位顺序地写入信息位存储器103b中。
一旦所有的信息位都被存储，控制器105就从头开始顺序地读取在存储器101中存储的所有第一检查位，并把读出的第一检查位供给第一速率解匹配设备102。第一速率解匹配设备102对收到的第一检查位执行第一速率解匹配处理，并把处理结果输出到存储器组103。控制器105把开关103a切换到存储器组103中的第一检查位存储器103c，并把第一速率解匹配设备102输出的第一检查位顺序地写入第一检查位存储器103c中。
接下来，控制器105读取存储在信息位存储器103b中的信息位，并把读出的信息位输出到turbo解码器104。在存储器组103中，开关103e连接到第一检查位存储器103c。与读取信息位的处理同步，控制器105从第一检查位存储器103c读取对应于信息位的第一检查位，并把读出的第一检查位输出到turbo解码器104。
同时，控制器105从头开始顺序地读取在存储器101中存储的所有第二检查位，并把读出的第二检查位供给第一速率解匹配设备102。第一速率解匹配设备102对收到的第二检查位执行第一速率解匹配处理，并把处理结果输出到存储器组103。控制器105把开关103a切换到存储器组103中的第二检查位存储器103d，并把第一速率解匹配设备102输出的第二检查位顺序地写入第二检查位存储器103d中。
一旦已从第一检查位存储器103c读出所有第一检查位，控制器105把开关103e切换到存储器组103中的第二检查位存储器103d，并且与信息位的读取同步，从第二检查位存储器103d读出对应于信息位的第二检查位，并把读出的第二检查位输出到turbo解码器104。
Turbo解码器104利用由第一检查位存储器103c提供的第一检查位、由第二检查位存储器103d提供的第二检查位和由信息位存储器103b提供的信息位，对接收数据执行解码处理。
在该实施例的结构下，当正利用第一检查位和信息位执行turbo解码处理时，对第二检查位的第一速率解匹配处理被执行。然后，处理结果可以被存储在第二检查位存储器中。因此，可以减少在接收器中的处理时间。
[第二实施例]
图2所示框图显示了根据本发明的接收器的第二实施例的结构。
在HSDPA中，信息位不经历第一速率匹配处理和第一速率解匹配处理。根据第二实施例的接收器直接把存储器中的信息位提供给turbo解码器。
如图2所示，根据第二实施例的接收器包括存储器201，第一速率解匹配设备203，存储器组204，turbo解码器205，以及开关202和控制器206。存储器201临时保存接收数据。第一速率解匹配设备203执行第一速率解匹配处理。存储器组204保存从第一速率解匹配设备203输出的第一检查位和第二检查位，并在预定的时间输出第一检查位和第二检查位。Turbo解码器205从信息位、第一检查位和第二检查位解码和重构接收数据。开关202根据存储器201输出的数据的类型将连接路径切换到第一速率解匹配设备203和turbo解码器205。控制器206控制存储器201、开关202、第一速率解匹配设备203和存储器组204的操作。
为了从存储器201读取信息位，开关202连接存储器201的输出与turbo解码器205。为了从存储器201读取第一检查位和第二检查位，开关202连接存储器201的输出与第一速率解匹配设备203。
存储器组204包括第一检查位存储器204b、第二检查位存储器204c以及开关204a和204d。第一检查位存储器204b保存第一检查位。第二检查位存储器204c保存第二检查位。开关204a根据第一速率解匹配设备203输出的数据的类型，将数据输入路径切换到第一速率检查位存储器204b和第二检查位存储器204c。开关204d根据要供给turbo解码器205的数据的类型，将输出路径切换到第一检查位存储器204b和第二检查位存储器204c。
在这样的结构下，与第一实施例相似，HSDPA定义的位收集功能(bit-collection function)用于把接收数据分成信息位、第一检查位和第二检查位，并将它们相继地存储在存储器201中。
控制器206首先把开关202连接到第一速率解匹配设备203，从头开始顺序地读取在存储器201中存储的所有第一检查位，并把读出的第一检查位提供给第一速率解匹配设备203。第一速率解匹配设备203对收到的第一检查位执行第一速率解匹配处理，并把处理结果输出到存储器组204。而且，控制器206把开关204a连接到存储器组204中的第一检查位存储器204b，并把第一速率解匹配设备203输出的第一检查位顺序地写入第一检查位存储器204b中。
接下来，控制器206从头开始顺序地读取在存储器201中存储的所有第二检查位，并把读出的第二检查位提供给第一速率解匹配设备203。第一速率解匹配设备203对收到的第二检查位执行第一速率解匹配处理，并把处理结果输出到存储器组204。控制器206把开关204a连接到存储器组204中的第二检查位存储器204c，并把第一速率解匹配设备203输出的第二检查位顺序地写入第二检查位存储器204c中。
接下来，控制器206把开关202连接到turbo解码器205，从头开始顺序地读取在存储器201中存储的所有信息位，并把读出的信息位提供给turbo解码器205。而且，控制器206把开关204d连接到存储器组204中的第一检查位存储器204b，并且与从存储器201读取信息位的处理同步，从第一检查位存储器204b读取对应于信息位的第一检查位。然后，控制器206把读出的第一检查位输出到turbo解码器205。
一旦已从第一检查位存储器204b读取所有的第一检查位，控制器206就把开关204d的连接切换到存储器组204中的第二检查位存储器204c，并且与信息位的读取同步，从第二检查位存储器204c读取对应于信息位的第二检查位。然后，控制器206把读出的第二检查位输出到turbo解码器205。
Turbo解码器205利用由第一检查位存储器204b提供的第一检查位、第二检查位存储器204c提供的第二检查位以及由存储器201提供的信息位，对接收数据执行解码处理。
利用该实施例的结构，直接从存储器201提供信息位给turbo解码器205，从而在存储器组204中不需要用于保存信息位的信息位存储器。从而，不需要用于把信息位传送给信息位存储器的时间。因此，与存储器组204有关的处理时间以及存储器组204的存储容量和功耗可以比第一实施例减小得更多。
[第三实施例]
图3所示框图显示了根据本发明的接收器的第三实施例的结构。
根据第三实施例的接收器包括多个turbo解码器。
如图3所示，根据第三实施例的接收器包括第一存储器组301，第一速率解匹配设备303，第二存储器组304，turbo解码器组305，开关组302，以及控制器306。第一存储器组301具有多个存储器，其每一存储器以编码处理的单位长度保存信息位，并接着保存第一检查位和第二检查位的每一位。第一速率解匹配设备303执行第一速率解匹配处理。第二存储器组304具有多个存储器，其每一存储器保存从第一速率解匹配设备303输出的第一检查位和第二检查位，并在预定的时间输出第一检查位和第二检查位。Turbo解码器组305从信息位、第一检查位和第二检查位解码和重构接收数据。开关组302根据第一存储器组301输出的数据的类型，把连接路径切换到第一速率解匹配设备303和turb解码器组305。控制器306控制第一存储器组301、开关组302、第一速率解匹配设备303和第二存储器组304的操作。
Turbo解码器组305包括多个turbo解码器。例如，图3显示了多个turbo解码器当中的三个turbo解码器305a、305b和305c。第一存储器组301包括，例如对应于三个turbo解码器305a、305b和305c的三个存储器301a、301b和301c。
第一开关组302包括开关302a、302b、302c和302d。开关302a、302b和302c把存储器组301的存储器301a、301b和301c输出的数据分成信息位和检查位(包括第一检查位和第二检查位)。开关302d把通过开关302a、302b和302c输出的第一检查位和第二检查位提供给第一速率解匹配设备303。
第二存储器组304包括第一检查位存储器304e、304g和304i，第二检查位存储器304f、304h和304j，以及开关304a、304b、304c、304d、304k、304l和304m。第一检查位存储器304e、304g和304i保存第一检查位。第二检查位存储器304f、304h和304j保存第二检查位。开关304a把第一速率解匹配设备303输出的数据分到第一检查位存储器和第二检查位存储器当中。开关304b、304c和304d根据开关304a输出的数据的类型，把数据输入路径切换到第一检查位存储器304e、304g、304i和第二检查位存储器304f、304h、304j。开关304k、304l和304m根据要提供给turbo解码器组305的数据的类型，把数据路径切换到第一检查位存储器304e、304g、304i和第二检查位存储器304f、304h和304j。虽然图3显示了包括三个turbo解码器305a、305b和305c的结构例子，但是在此需要两个和更多的turbo解码器。
如图4所示，第一存储器组301的存储器301a、301b和301c接连地存储信息位、第一检查位和第二检查位。信息位被分成turbo编码处理的单位长度即码块，存储器301a、301b和301c存储码块。
在信息位之后，第一检查位逐位地被存储。例如，如图4所示，第一检查位的第一位被存储在存储器301a中，随后的位相继地、顺序地逐位存储在存储器301b、301c、301a、301b、301c等中。
在第一检查位之后，第二检查位逐位地被存储。第二检查位接着第一检查位之后顺序地被存储。例如，当第一检查位的最后一位被存储在存储器301a中时，第二检查位的第一位被存储在存储器301b中。当第一检查位的最后一位被存储在存储器301b中时，第二检查位的第一位被存储在存储器301c中。当第一检查位的最后一位被存储在存储器301c中时，第二检查位的第一位被存储在存储器301a中。随后，象第一检查位一样，第二检查位相继地逐位存储在存储器301b、301c、301a、301b、301c等中。在图4所示的例子中，第一检查位的最后一位被存储在存储器301a中，同时第二检查位的第一位被存储在存储器301b中。
在该结构下，根据该实施例的控制器306把开关组302的开关302a、302b和302c连接到第一速率解匹配设备303端，并把开关302d连接到开关302a端。控制器306读取在存储器301a中存储的第一检查位的第一位，并把读出的第一位提供给第一速率解匹配设备303。
随后，控制器306把开关302d切换到开关302b端，读取在存储器301b中存储的第一检查位的第一位，并把读出的第一位提供给第一速率解匹配设备303。此外，控制器306把开关302d切换到开关302c侧，读取在存储器301c中存储的第一检查位的第一位，并把读出的第一位提供给第一速率解匹配设备303。
接下来，控制器306读取在存储器301a、301b和301c中存储的第一检查位的第二位，并把读出的第二位提供给第一速率解匹配设备303。随后，以同样方式，控制器读取第一检查位的第三位和随后的位，以及在第一检查位之后的第二检查位，并把读出的位提供给第一速率解匹配设备303。
第一速率解匹配设备303对收到的第一检查位和第二检查位执行第一速率解匹配处理，并把处理结果输出到第二存储器组304。
接下来，控制器306把开关304a连接到第二存储器组304中的开关304b，并把开关304b连接到第一检查位存储器304e。然后，控制器306以一个码块的形式把第一检查位顺序地存储到第一检查位存储器304e中。
随后，控制器306把开关304a连接到第二存储器组304中的开关304c，并把开关304c连接到第二存储器组304中的第一检查位存储器304g。然后，控制器306以一个码块的形式把第一检查位顺序地存储到第一检查位存储器304g中。
此外，控制器306把开关304a连接到第二存储器组304中的开关304d，并把开关304d连接到第二存储器组304中的第一检查位存储器304i。然后，控制器306以一个码块的形式把第一检查位顺序地存储到第一检查位存储器304i中。当只利用第一检查位存储器304e和304g完成所有第一检查位的存储时，此时第一检查位的存储处理结束。
一旦所有第一检查位存储到第一检查位存储器304e、304g和304i的处理结束，控制器306就把开关304a连接到第二存储器组304中的开关304b，并把开关304b连接到第二存储器组304中的第二检查位存储器304f。然后，控制器306以一个码块的形式把第二检查位顺序地存储到第二检查位存储器304f中。
随后，控制器306把开关304a连接到第二存储器组304中的开关304c，并把开关304c连接到第二存储器组304中的第二检查位存储器304h。然后，控制器306以一个码块的形式把第二检查位顺序地存储到第二检查位存储器304h中。
此外，控制器306把开关304a连接到第二存储器组304中的开关304d，并把开关304d连接到第二存储器组304中的第二检查位存储器304j。然后，控制器306以一个码块的形式把第二检查位顺序地存储到第二检查位存储器304j中。当只利用第二检查位存储器304f或第二检查位存储器304f和304h完成所有第二检查位的存储时，此时第二检查位的存储处理结束。
接下来，控制器306把开关304k、304l和304m连接到第二存储器组304中的第一检查位存储器304e、304g和304i。然后，控制器306从头开始从第一检查位存储器304e、304g和304i顺序地逐位读取第一检查位，并分别把读出的第一检查位提供给turbo解码器305a、305b和305c。此外，控制器306把开关组302中的开关302a、302b和302c连接到turbo解码器305a、305b和305c。然后，与把第一检查位供给turbo解码器305a、305b和305c的操作同步，控制器306读取在第一存储器组301的存储器301a、301b和301c中存储的相应信息位。然后，控制器306把读出的信息位提供给turbo解码器305a、305b和305c。
一旦已完成从第一检查位存储器304e、304g和304i读取第一检查位的整个操作，控制器306就把第二存储器组304中的开关304k、304l和304m的连接切换到第二检查位存储器304f、304h和304j。然后，控制器306从头开始从第二检查位存储器304f、304h和304j顺序地逐位读取第二检查位，并分别把读出的第二检查位提供给turbo解码器305a、305b和305c。此外，与把第二检查位供给turbo解码器305a、305b和305c的操作同步，控制器306从第一存储器组301的存储器301a、301b和301c读取相应的信息位，并把读出的信息位提供给turbo解码器305a、305b和305c。
turbo解码器305a利用由第二存储器组304提供的第一检查位和第二检查位，对由存储器301a以码块形式提供的信息位执行解码处理。此外，turbo解码器305b利用由第二存储器组304提供的第一检查位和第二检查位，对由存储器301b以码块形式提供的信息位执行解码处理。turbo解码器305c利用由第二存储器组304提供的第一检查位和第二检查位，对由存储器301c以码块形式提供的信息位执行解码处理。
在根据该实施例的该结构下，可以并行地执行turbo编码/解码处理。从而，除第二实施例的有点之外，用于turbo编码/解码的处理时间比第二实施例减少得更多。

Claims (22)

1.一种应用高速下行链路分组接入技术的接收器，该接收器包括：
存储器，用于临时保存作为接收数据串的信息位，以及作为信息位的可靠性信息的第一检查位和第二检查位；
第一速率解匹配设备，用于对第一检查位和第二检查位执行由高速下行链路分组接入定义的第一速率解匹配处理；
包括多个存储器的存储器组，其每一存储器保存通过第一速率解匹配设备提供的信息位以及已经历第一速率解匹配处理的第一检查位和第二检查位，并且在预定的时间输出第一速率解匹配设备提供的信息位、已经历第一速率解匹配处理的第一检查位和第二检查位；
解码器，用于利用存储器组输出的第一速率解匹配设备提供的信息位、已经历第一速率解匹配处理的第一检查位和第二检查位解码和重构接收数据；以及
控制器，用于与信息位从存储器组到解码器的输出同步地把对应于信息位的已经历第一速率解匹配处理的第一检查位从存储器组输出到解码器，使第一速率解匹配设备对第二检查位执行第一速率解匹配处理，把第一速率解匹配处理结果存储到存储器组中，以及在已经历第一速率解匹配处理的第一检查位从存储器组的输出结束之后并且与信息位从存储器组到解码器的输出同步，把对应于信息位的已经历第一速率解匹配处理的第二检查位从存储器组输出到解码器。
2.根据权利要求1所述的接收器，
其中存储器组包括：
信息位存储器，用于保存信息位；
第一检查位存储器，用于保存第一检查位；以及
第二检查位存储器，用于保存第二检查位。
3.一种应用高速下行链路分组接入技术的接收器，该接收器包括：
存储器，用于临时保存作为接收数据串的信息位，以及作为信息位的可靠性信息的第一检查位和第二检查位；
第一速率解匹配设备，用于对第一检查位和第二检查位执行由高速下行链路分组接入定义的第一速率解匹配处理；
包括多个存储器的存储器组，其每一存储器保存已经历第一速率解匹配处理的第一检查位和第二检查位，并且在预定的时间输出已经历第一速率解匹配处理的第一检查位和第二检查位；
解码器，用于利用信息位、已经历第一速率解匹配处理的第一检查位和第二检查位解码和重构接收数据；
开关，用于把存储器输出的信息位提供给解码器，以及把存储器输出的第一检查位和第二检查位提供给第一速率解匹配设备；以及
控制器，用于使第一速率解匹配设备对第一检查位和第二检查位执行第一速率解匹配处理，把第一速率解匹配处理结果存储到存储器组中，以及与信息位从存储器到解码器的输出同步地把对应于信息位的已经历第一速率解匹配处理的第一检查位和第二检查位从存储器组输出到解码器。
4.根据权利要求3所述的接收器，
其中存储器组包括：
第一检查位存储器，用于保存第一检查位；以及
第二检查位存储器，用于保存第二检查位。
5.一种应用高速下行链路分组接入技术的接收器，该接收器包括：
包括多个存储器的第一存储器组，该多个存储器用于以编码处理的单位长度保存作为接收数据串的信息位，以及保存作为信息位的可靠性信息的第一检查位和第二检查位；
第一速率解匹配设备，用于对第一检查位和第二检查位执行由高速下行链路分组接入定义的第一速率解匹配处理；
包括多个存储器的第二存储器组，该多个存储器的每一个保存已经历第一速率解匹配处理的第一检查位和第二检查位，并在预定的时间输出已经历第一速率解匹配处理的第一检查位和第二检查位；
解码器组，其包括多个对应于编码处理单位的解码器，并且利用信息位、已经历第一速率解匹配处理的第一检查位和第二检查位解码和重构接收数据；
包括多个开关的开关组，该多个开关用于把第一存储器组输出的信息位提供给相应的解码器，以及把第一存储器组输出的第一检查位和第二检查位提供给第一速率解匹配设备；以及
控制器，用于使第一速率解匹配设备对第一检查位和第二检查位执行第一速率解匹配处理，把第一速率解匹配处理结果存储到第二存储器组中，以及与信息位从第一存储器组到解码器的输出同步地把对应于信息位的已经历第一速率解匹配处理的第一检查位和第二检查位从第二存储器组输出到解码器组。
6.根据权利要求5所述的接收器，
其中第二存储器组包括：
对应于解码器的多个第一检查位存储器，用于保存第一检查位；以及
对应于解码器的多个第二检查位存储器，用于保存第二检查位。
7.应用高速下行链路分组接入技术、且包括根据权利要求1所述的接收器的通信系统。
8.应用高速下行链路分组接入技术、且包括根据权利要求3所述的接收器的通信系统。
9.应用高速下行链路分组接入技术、且包括根据权利要求5所述的接收器的通信系统。
10.一种根据信息位和要用于对信息位执行纠错处理的检查位对数据进行解码的方法，该方法包括以下步骤：
通过第一处理器对第一检查位执行针对第一检查位的预定处理；以及
并行地，通过解码器利用信息位和第一处理器所处理的第一检查位执行解码处理和通过第一处理器对不同于第一检查位的第二检查位执行速率解匹配处理；以及
利用信息位和第一处理器所处理的第一检查位及第二检查位执行解码处理。
11.一种用于根据信息位和要用于对信息位执行纠错处理的检查位对数据进行解码的数据处理器，该数据处理器包括：
第一处理器，用于执行针对检查位的预定处理；
解码器，用于利用信息位和检查位执行解码处理；以及
与所述第一处理器和所述解码器连接的控制器，所述控制器输出信号至
(1)第一处理器，用于使所述第一处理器处理第一检查位；
(2)解码器，用于使所述解码器通过使用信息位和第一处理器所处理的第一检查位来执行解码处理；
(3)第一处理器，用于使所述第一处理器与所述解码器通过使用信息位和第一处理器所处理的第一检查位来执行的解码处理并行地，对与第一检查位不同的第二检查位进行速率解匹配处理；以及
(4)解码器，用于使所述解码器通过使用信息位和第一处理器所处理的第一检查位及第二检查位执行解码处理。
12.包括根据权利要求11所述的数据处理器的接收器。
13.包括根据权利要求12所述的接收器的通信系统。
14.一种根据信息位和要用于对信息位执行纠错处理的检查位对数据进行解码的方法，该方法包括以下步骤：
把信息位和检查位存储在存储设备中；
把检查位从存储设备提供给用于执行针对检查位的预定处理的第一处理器；
与把第一处理器的输出提供给用于根据信息位和检查位执行解码处理的解码器同步，把信息位从存储设备提供给解码器，而不用中间的第一处理器；以及
通过解码器执行解码处理。
15.根据权利要求14所述的数据解码方法，
其中存储步骤把信息位和检查位顺序地存储在多个存储设备中，以及
提供信息位的步骤把信息位从多个存储设备提供给不同的解码器。
16.一种用于根据信息位和要用于对信息位执行纠错处理的检查位对数据进行解码的数据处理器，该数据处理器包括：
存储设备，用于存储信息位和检查位；
第一处理器，用于执行针对由存储设备提供的检查位的预定处理；
解码器，用于根据信息位和检查位执行解码处理；以及
开关，用于把存储设备的输出的接收器切换到第一处理器和解码器之一，
其中，与提供第一处理器的输出同步，信息位从存储设备被提供给解码器，而不用中间的第一处理器。
17.包括根据权利要求16所述的数据处理器的接收器。
18.包括根据权利要求17所述的接收器的通信系统。
19.根据权利要求16所述的数据处理器，其包括多对相互对应的存储设备和解码器，
其中多个解码器并行地执行解码处理。
20.包括根据权利要求19所述的数据处理器的接收器。
21.包括根据权利要求20所述的接收器的通信系统。
22.一种用于对包括信息位和检查位的数据进行解码的系统，该系统包括开关，该开关的输入连接到用于存储信息位和检查位的存储器的输出，该开关的输出之一经过速率解匹配设备与到解码器的第一路径连接，该开关的另一输出与到解码器的第二路径连接而不通过速率解匹配设备，其中开关输出检查位到第一路径且输出信息位到第二路径。
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