CN111816241B - 存储器及其测试方法 - Google Patents
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Abstract
本发明实施例公开了一种片上系统的存储器及其测试方法。所述存储器包括：多个物理存储单元；多个第一逻辑映射单元，每个所述第一逻辑映射单元与至少两个所述物理存储单元电连接；第二逻辑映射单元，所述第二逻辑映射单元与所述第一逻辑映射单元电连接；测试逻辑单元，所述测试逻辑单元与所述第二逻辑映射单元电连接，用于通过所述第二逻辑映射单元及所述第一逻辑映射单元对所述物理存储单元进行测试；所述片上系统的功能电路复用为所述第一逻辑映射单元，所述功能电路还用于在对所述物理存储单元测试以外时工作。本发明实施例的存储器中由第一逻辑映射单元、第二逻辑映射单元以及测试逻辑单元组成的测试逻辑具有面积小等优势。
Description
技术领域
本发明实施例涉及存储器测试技术，尤其涉及一种存储器及其测试方法。
背景技术
随着大数据时代的发展，需要计算的数据量级与复杂度也急剧增长，高性能片上系统级芯片的尺寸不断变大。存储器，尤其是片上存储逻辑可以有效减少数据传输次数和延迟，进而保证高性能计算芯片的数据交换效率。因而，对片上存储器的需求快速增长。
然而，现有的存储器相应的测试逻辑面积较大，使得存储器的面积较大，占用系统芯片的物理面积较高，使得芯片的生产和测试成本越来越高。
发明内容
本发明实施例提供一种片上系统的存储器及其测试方法，以减小存储器的测试逻辑面积开销。
第一方面，本发明实施例提供了一种存储器，所述存储器包括：多个物理存储单元；多个第一逻辑映射单元，每个所述第一逻辑映射单元与至少两个所述物理存储单元电连接；第二逻辑映射单元，所述第二逻辑映射单元与所述第一逻辑映射单元电连接；测试逻辑单元，所述测试逻辑单元与所述第二逻辑映射单元电连接，用于通过所述第二逻辑映射单元及所述第一逻辑映射单元对所述物理存储单元进行测试；所述片上系统的功能电路复用为所述第一逻辑映射单元，所述功能电路还用于在对所述物理存储单元测试以外时工作。
可选地，所述第一逻辑映射单元包括：第一输入逻辑电路，用于根据接收的控制信号、测试数据信号和地址信号将测试数据信号输入目标对应的所述物理存储单元；第一输出逻辑电路，用于将所述物理存储单元的读取结果信号输出至所述第二逻辑映射单元。
可选地，所述第二逻辑映射单元包括：第二输入逻辑电路，所述第二输入逻辑电路的输入端与所述测试逻辑单元电连接，所述第二输入逻辑电路的多个输出端与所述第一输入逻辑电路的输入端一一对应电连接；第二输出逻辑电路，所述第二输出逻辑电路的多个输入端与所述第一输出逻辑电路一一对应电连接，所述第二输出逻辑电路的输出端与所述测试逻辑单元电连接。
可选地，所述存储器还包括多个修复逻辑单元以及修复逻辑处理单元；所述多个修复逻辑单元与所述多个物理存储单元一一对应电连接，且与修复逻辑处理单元电连接。
可选地：读写功能逻辑电路，所述读写功能逻辑电路与所述第二逻辑映射单元电连接。
可选地，与同一所述第一逻辑映射单元电连接的多个所述物理存储单元类型相同。
可选地，所述物理存储单元的类型相同包括：所述物理存储单元的端口数目相同。
可选地，所述存储器为静态随机存储存储器。
第二方面，本发明实施例还提供了一种存储器测试方法，所述存储器包括第一方面所述的存储器；所述方法包括：所述测试逻辑单元生成测试信号；所述第二逻辑映射单元根据所述测试信号生成控制信号、测试数据信号及地址信号，所述第一逻辑映射单元根据接收的控制信号、测试数据信号和地址信号将测试数据信号输入目标对应的所述物理存储单元，所述物理存储单元根据所述测试数据信号生成读取结果信号；所述测试逻辑单元接收经所述第二逻辑映射单元及第一逻辑映射单元返回的读取结果信号。
可选地，所述存储器还包括多个修复逻辑单元以及修复逻辑处理单元；所述多个修复逻辑单元与所述多个物理存储单元一一对应电连接，且与修复逻辑处理单元电连接；所述方法还包括：所述修复逻辑处理单元根据所述测试结果信息控制对应的修复逻辑单元对相应的物理存储单元进行修复。
本发明实施例的技术方案，采用的存储器包括：多个物理存储单元；多个第一逻辑映射单元，每个第一逻辑映射单元与至少两个物理存储单元电连接；第二逻辑映射单元，第二逻辑映射单元与第一逻辑映射单元电连接；测试逻辑单元，测试逻辑单元与第二逻辑映射单元电连接，用于通过第二逻辑映射单元及第一逻辑映射单元对物理存储单元进行测试。利用一个测试逻辑单元即可完成对多个物理存储单元的测试，极大地减少了测试逻辑单元的数量，共享的逻辑映射单元也减少了测试控制逻辑的需求。最终极大的减小了存储器的测试逻辑面积，有利于存储器的进一步应用。
附图说明
图1为现有的存储器的结构示意图；
图2为本发明实施例提供的一种存储器的结构示意图；
图3为本发明实施例提供的一种第一逻辑映射单元与第二逻辑映射单元的结构示意图；
图4为本发明实施例提供的又一种存储器的结构示意图；
图5为本发明实施例提供的又一种存储器的结构示意图；
图6为本发明实施例提供的一种存储器测试方法的流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术中提到的现有的存储器存在测试逻辑面积较大的问题，发明人经过仔细研究发现，产生此问题的原因在于：图1为现有片上系统的存储器的结构示意图，参考图1，现有的存储器包括多个物理存储单元101’与多个测试逻辑单元102’，物理存储单元101’与测试逻辑单元102’一一对应电连接，即有多少物理存储单元101’，就需要多少测试逻辑单元102’，测试逻辑单元102’所占的面积较大，从而使得存储器测试逻辑面积较大，限制了存储器的进一步应用。
基于上述技术问题，本发明提出如下解决方案：
图2为本发明实施例提供的一种存储器的结构示意图，参考图2，存储器包括：多个物理存储单元101；多个第一逻辑映射单元102，每个第一逻辑映射单元102与至少两个物理存储单元101电连接；第二逻辑映射单元201，第二逻辑映射单元201与第一逻辑映射单元102电连接；测试逻辑单元301，测试逻辑单元301与第二逻辑映射单元201电连接，用于通过第二逻辑映射单元201及第一逻辑映射单元102对物理存储单元101进行测试；片上系统的功能电路复用为第一逻辑映射单元，功能电路还用于在对物理存储单元测试以外时工作。
具体地，物理存储单元101能够存储数据，如存储1或0，其可包括一个或多个基本物理存储结构，其中，每个基本物理存储结构可包括一个或多个晶体管，每个基本物理存储结构用于存储一位（bit）数据，测试逻辑单元301能够产生用于对物理存储单元101进行测试的多种波形，并对测试结果进行分析，以判断对应的物理存储单元101是否正常；当需要测试某个物理存储单元101时，测试逻辑单元101可发出相应的信号，经第二逻辑映射单元201选中对应的第一逻辑映射单元102，再由被选中的第一逻辑映射单元102选中相应的物理存储单元101，进而对该物理存储单元101进行测试，测试的结果经第一逻辑映射单元102传输至第二逻辑映射单元201，再由第二逻辑映射单元201传输至测试逻辑单元301，以完成测试过程。本实施例中，由于采用了第一逻辑映射单元102及第二逻辑映射单元201，每个第一逻辑映射单元102与对应的物理存储单元101可组成一个虚拟存储器块10，而多个虚拟存储器块10与第二逻辑映射单元201组成一个虚拟存储器集群200，第二逻辑映射单元201的端口即为虚拟存储器集群200的端口，仅需要将该端口连接到测试逻辑单元上，需要连接测试逻辑单元的端口较少，物理设计与可测试设计均能够得到简化；同时利用一个测试逻辑单元301即可完成对虚拟存储器集群200的测试，也即对多个物理存储单元101的测试，极大地减少了测试逻辑单元301的数量，由于测试逻辑单元301电路结构较为复杂，如需要产生不同的测试激励等，所占用的面积较大，而第一逻辑映射单元102与第二逻辑映射单元201的结构较为简单，如均为地址译码器，所占用面积较小；相比于现有的存储器，本实施例的测试逻辑单元301的数量极大地减少，尽管增加了少量第一逻辑映射单元102及第二逻辑映射单元201，但是仍极大的减小了存储器测试逻辑的面积，有利于存储器的进一步应用。同时由于片上系统本身包括许多在对物理存储单元测试以外时需要工作，且可用于逻辑映射的功能电路，如用于存储器读取的功能电路、用于指令译码的功能电路、用于总线访问的功能电路或者用于CPU读写的功能电路等，可将此部分功能电路复用为第一逻辑映射单元102，从而使得在片上系统中，存在一定的逻辑复用，使得片上系统面积更小或者使得片上系统有更多的面积能够增加存储的容量。需要说明的是，第二逻辑映射单元201也可由功能电路复用得到，以进一步减小存储器的面积。同时由于测试逻辑单元301只会影响虚拟存储集群的端口，不影响虚拟存储集群内部的功能逻辑，使得功能逻辑静态时序分析收敛更为容易，芯片可以达到更高的性能。
本实施例的技术方案，采用的存储器包括：多个物理存储单元；多个第一逻辑映射单元，每个第一逻辑映射单元与至少两个物理存储单元电连接；第二逻辑映射单元，第二逻辑映射单元与第一逻辑映射单元电连接；测试逻辑单元，测试逻辑单元与第二逻辑映射单元电连接，用于通过第二逻辑映射单元及第一逻辑映射单元对物理存储单元进行测试；片上系统的功能电路复用为第一逻辑映射单元，功能电路还用于在对所述物理存储单元测试以外时工作。利用一个测试逻辑单元即可完成对多个物理存储单元的测试，极大地减少了测试逻辑单元的数量，从而极大的减小了存储器的面积开销，使得片上系统面积更小，有利于存储器的进一步应用。
可选地，继续参考图2，第一逻辑映射单元102包括：第一逻辑输入电路1021，用于根据接收的控制信号、测试数据信号和地址信号将测试数据信号输入目标对应的物理存储单元101；第一输出逻辑电路1022，用于将物理存储单元101的读取结果信号输出至第二逻辑映射单元201。
具体地，第一输入逻辑电路1021可包括地址译码器，第二逻辑映射单元201向第一输入逻辑电路1021中传输的信号包括控制信号、测试数据信号和地址信号，控制信号用于控制对应的第一输入逻辑电路1021选中，第一输入逻辑电路1021根据接收的地址信号选择对应的物理存储单元101，即将测试数据信号送入唯一且地址确定的物理存储单元101中，以对物理存储单元101进行测试；当测试完成后，再利用第一输出逻辑电路1022将读取结果信号输出至第二逻辑映射单元。
可选地，第二逻辑映射单元201包括：第二输入逻辑电路2011，第二输入逻辑电路2011的输入端与测试逻辑单元301电连接，第二输入逻辑电路2011的多个输出端与第一输入逻辑电路1021的输入端一一对应电连接；第二输出逻辑电路2012，第二输出逻辑电路2012的多个输入端与第一输出逻辑电路1022一一对应电连接，第二输出逻辑电路2012的输出端与测试逻辑单元301电连接。
示例性地，图3为本发明实施例提供的一种第一逻辑映射单元与第二逻辑映射单元的结构示意图，参考图3，第一输入逻辑电路1021可包括第一控制信号译码器906、第一地址译码器907、第一测试数据译码器908以及第一组合逻辑模块909，第二输入逻辑电路2011可包括第二控制信号译码器901、第二地址译码器902、第二测试数据译码器903以及第二组合逻辑模块904，第一输出逻辑电路1022可包括第一多路复用器910，第二输出逻辑电路2012可包括第二多路复用器905，以下介绍对物理存储单元101的测试过程，第二输入逻辑电路2011中的第二控制信号译码器901对接收的控制信号进行译码，如判断控制信号为“读指令”、“写指令”或者“等待指令”；当判断控制信号为“读指令”或者“写指令”时，第二组合逻辑模块904将相应的控制信号通过使能端传输至第一输入逻辑电路1021，而当控制信号为“等待指令”时，则第二组合逻辑模块904关闭，第一输入逻辑电路2011的使能端、片选端及地址端无信号输出；第二地址译码器902能够对地址信号进行译码，第二组合逻辑模块904用于根据第二控制信号901及第二地址译码器902的信号生成对应的使能信号、片选信号及地址信号，使能信号通过使能端输出到第一输入逻辑电路1021中的第一控制信号译码器，片选信号及地址信号分别通过片选端及地址端输出到第一输入逻辑电路1021的第一地址译码器中，第一地址译码器907在片选信号作用下工作或不工作，也即只有片选信号选中的第一地址译码器才能够工作，进而将对应的地址信号译码后送入第一组合逻辑模块909，第一组合逻辑模块909根据从第一控制信号译码器及第一地址译码器接收的信号生成相应的使能信号以及地址信号，地址信号能够选中某一确定的物理存储单元101，使能信号能够使得该物理存储单元101能够写入数据，同时，经第二测试数据译码器903及第一测试数据译码器908输出的测试数据写入选中的物理存储单元101，进而完成对物理存储101的测试；测试的结果通过第一多路复用器910及第二多路复用器905写入输出至测试逻辑单元301。需要说明的是，第一测试数据译码器与数据端之间可设置数据分发模块，第一测试数据译码器908与对应的数据端之间也可设置数据分发模块，数据分发模块可对多个数据进行分发，以使得不同的数据输入不同的第一输入逻辑电路中，进而输入至不同的物理存储单元101中。第一组合逻辑模块909可与第一多路选择器910电连接，使得第一多路复用器910能够得到测试的物理存储单元101的地址信息，使得对应的路打开，进而使得测试的结果能够传输至测试逻辑单元中；相对应的，第二组合逻辑模块904可与第二多路复用器905电连接，使得第二多路复用器905能够得到测试的第一逻辑映射单元的地址信息，使得对应的路打开，进而使得测试的结果能够传输至测试逻辑单元中。
可选地，如图3所示，第一逻辑映射单元102可以包括流水线寄存器，可选位置包含与第二逻辑映射单元201、物理存储单元101的连接处，以及内部第一输入逻辑电路1021、第一输出逻辑电路1022的输入输出连接处，（即第二组合逻辑模块904与第二多路复用器905之间，以及第一组合逻辑模块909与第一多路复用器910之间）。加入流水线寄存器之后，可以减少数据传输的最长路径，从而提高电路速度。
第二逻辑映射单元201可以包括流水线寄存器，可选位置包含与第一逻辑映射单元102、测试逻辑单元301的连接处，以及内部第二输入逻辑电路2011、第二逻辑输出电路2012的输入输出连接处。加入流水线寄存器之后，可以减少数据传输的最长路径，从而提高电路速度。具体地，第二输入逻辑电路2011可包括译码器，用于对测试逻辑单元301产生的信号进行解析，以生成对应的控制信号、测试数据信号以及地址信号传送给第一输入逻辑电路，第二输入逻辑电路2011的输出端对应多个第一输入逻辑电路1021，利用一个第二输入逻辑电路即可控制多个第一输入逻辑电路，进而控制多个物理存储单元，仅需要一个测试逻辑单元301即可完成对所有物理存储单元的测试，极大的减小了存储器整体解决方案的面积。第二输出逻辑电路2012用于接收第一输出逻辑电路1022输出的读写结果信号，并将该读写结果信号传输至测试逻辑单元301，测试逻辑单元301根据读写结果信号即可判断出该物理存储单元是否正常，从而完成测试。
可选地，图4为本发明实施例提供的又一种存储器的结构示意图，参考图4，存储器还包括多个修复逻辑单元401以及修复逻辑处理单元501；多个修复逻辑单元401与多个物理存储单元101一一对应电连接，且与修复逻辑处理单元501电连接（未示出）。
具体地，逻辑修复单元401可包括寄存器，用于根据第一逻辑映射单元102的信号向对应的物理存储单元101发送修复信号，以对物理存储单元101进行修复，当测试逻辑单元301检测到某个物理存储单元101需要修复时，即将该物理存储单元101的故障信息发送给修复逻辑处理单元501，修复逻辑处理单元501根据故障信息生成相应的控制信号，控制相应的逻辑修复单元401对物理存储单元101进行针对性的修复，以消除故障信息。
可选地，图5为本发明实施例提供的又一种存储器的结构示意图，参考图5，存储器还包括：读写功能逻辑电路601，读写功能逻辑电路601与第二逻辑映射单元201电连接。
具体地，本实施例的第一逻辑映射单元102与第二逻辑映射单元201除可与测试逻辑单元301配合完成对物理存储单元101的测试外，还可与读写功能逻辑电路601配合完成对物理存储单元101的读写，即第一逻辑映射单元与第二逻辑映射单元实现了功能读写与测试读写的复用，延时较大的物理存储单元的输入路径不会增加由测试逻辑单元引入的延迟。同时，本实施例中，第一输入逻辑电路1021可具有信号监测的功能，传统存储器的架构由于每个物理存储单元均对应一个测试逻辑单元，测试逻辑单元的测试数据信号在传输至物理存储单元时不经过输入逻辑电路，因此为了监测功能逻辑单元输出的控制和数据信号是否准确，需要在物理存储单元与功能逻辑单元之间设置额外的扫描监测电路，以在测试时判断功能逻辑的控制和数据信号是否准确，然而由于高速存储时物理存储单元所对应的时序较为紧张，额外的逻辑电路将会导致延迟增加，且会加剧物理存储单元附近布线的难度。本实施例中，由于测试逻辑单元301输出的测试数据信号会经过输入逻辑电路（第一输入逻辑电路1021），因此这一部分电路缺陷在存储测试的时候就可以能够覆盖。第一输入逻辑电路1021可复用为扫描监测电路，监测功能逻辑单元601输出的控制和数据信号是否准确，从而在不需要额外观测逻辑的情况下就覆盖了所有功能逻辑对存储器读写路径的测试。
可选地，与同一第一逻辑映射单元1021电连接的多个物理存储单元101的类型相同。
示例性地，物理存储单元101可包括多个端口，如部分物理存储单元101可包含多个读写端口，可将端口数目、数据地址位宽等相同的物理存储单元理解为同一类型的物理存储单元，这样第一逻辑映射单元连接的每个物理存储单元端口数目一致，更加方便布线设计等。
可选地，存储器为静态随机存储器SRAM；SRAM具有存取速度快等优势，在片上系统中的应用十分广泛，相应的对SRAM的面积要求也较高，本实施例的SRAM由于面积较小，在片上系统等领域有着十分广阔的应用场景。需要说明的是，在其它一些实施方式中，存储器也可以是DRAM等。
图6为本发明实施例提供的一种存储器测试方法的流程图，参考图6，存储器为本发明任意实施例提供的存储器；测试方法包括：
步骤S701，测试逻辑单元生成控制信号及测试信号；
步骤S702，第二逻辑映射单元根据测试信号生成控制信号、测试数据信号及地址信号，第一逻辑映射单元根据接收的控制信号、测试数据信号和地址信号将测试数据信号输入目标对应的物理存储单元，物理存储单元根据测试数据信号生成读取结果信号；
步骤S703，测试逻辑单元接收经第二逻辑映射单元及第一逻辑映射单元返回的读取结果信号。
本实施例提供的存储器测试方法工作原理可参考本发明实施例关于存储器部分的描述，在此不再赘述，本发明实施例提供的存储器具有面积小等优势，同时可设置虚拟超大存储单元的库文件，取代原本的所有的独立存储单元的库文件信息，从而进行整体存储测试控制模块的设计。库中描述了虚拟存储集群与物理存储单元的访问控制映射关系，输入输出数据的地址与位宽映射关系，还包含修复逻辑单元的映射关系。通过这样的方式最终达到利用一个控制模块对所有独立物理存储单元进行测试、修复的目的。同时本实施例的测试方法的精确度和传统的存储测试逻辑相同，同时也保证了虚拟超大存储单元的存储的坏点修复力度和传统的存储测试逻辑相同。从而实现了芯片高质量的测试和低成本开发的目标。
可选地，存储器还包括多个修复逻辑单元以及修复逻辑处理单元；多个修复逻辑单元与多个物理存储单元一一对应电连接，且与修复逻辑处理单元电连接；
所述方法还包括：
修复逻辑处理单元根据测试结果信息控制对应的修复逻辑单元对相应的物理存储单元进行修复。当测试逻辑单元检测到某个物理存储单元需要修复时，即将该物理存储单元的故障信息发送给修复逻辑处理单元，修复逻辑处理单元根据故障信息生成相应的控制信号，以控制相应的逻辑修复单元对物理存储单元进行针对性的修复，以消除故障。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (8)
1.一种片上系统的存储器，其特征在于，所述存储器包括：
多个物理存储单元；
多个第一逻辑映射单元，每个所述第一逻辑映射单元与至少两个所述物理存储单元电连接；
第二逻辑映射单元，所述第二逻辑映射单元与所述第一逻辑映射单元电连接；
测试逻辑单元，所述测试逻辑单元与所述第二逻辑映射单元电连接，用于通过所述第二逻辑映射单元及所述第一逻辑映射单元对所述物理存储单元进行测试；
所述片上系统的功能电路复用为所述第一逻辑映射单元，所述功能电路还用于在对所述物理存储单元测试以外时工作；
所述第一逻辑映射单元包括：
第一输入逻辑电路，用于根据接收的控制信号、测试数据信号和地址信号将测试数据信号输入目标对应的所述物理存储单元；
第一输出逻辑电路，用于将所述物理存储单元的读取结果信号输出至所述第二逻辑映射单元；
所述第二逻辑映射单元包括：
第二输入逻辑电路，所述第二输入逻辑电路的输入端与所述测试逻辑单元电连接，所述第二输入逻辑电路的多个输出端与所述第一输入逻辑电路的输入端一一对应电连接；
第二输出逻辑电路，所述第二输出逻辑电路的多个输入端与所述第一输出逻辑电路一一对应电连接，所述第二输出逻辑电路的输出端与所述测试逻辑单元电连接。
2.根据权利要求1所述的存储器，其特征在于，所述存储器还包括多个修复逻辑单元以及修复逻辑处理单元；
所述多个修复逻辑单元与所述多个物理存储单元一一对应电连接，且与修复逻辑处理单元电连接。
3.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：读写功能逻辑电路，所述读写功能逻辑电路与所述第二逻辑映射单元电连接。
4.根据权利要求1所述的存储器，其特征在于，与同一所述第一逻辑映射单元电连接的多个所述物理存储单元类型相同。
5.根据权利要求4所述的存储器，其特征在于，所述物理存储单元的类型相同包括：所述物理存储单元的端口数目相同。
6.根据权利要求1-5任一项所述的存储器，其特征在于，所述存储器为静态随机存储器。
7.一种存储器测试方法，其特征在于，所述存储器包括权利要求1所述的存储器；
所述方法包括：
所述测试逻辑单元生成测试信号；
所述第二逻辑映射单元根据所述测试信号生成控制信号、测试数据信号及地址信号，所述第一逻辑映射单元根据接收的控制信号、测试数据信号和地址信号将测试数据信号输入目标对应的所述物理存储单元，所述物理存储单元根据所述测试数据信号生成读取结果信号；
所述测试逻辑单元接收经所述第二逻辑映射单元及第一逻辑映射单元返回的读取结果信号。
8.根据权利要求7所述的方法，其特征在于，所述存储器还包括多个修复逻辑单元以及修复逻辑处理单元；所述多个修复逻辑单元与所述多个物理存储单元一一对应电连接，且与修复逻辑处理单元电连接；
所述方法还包括：
所述修复逻辑处理单元根据测试结果信息控制对应的修复逻辑单元对相应的物理存储单元进行修复。
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