JP6850336B1 - 半導体パッケージならびに穴開きインターポーザーによる液浸冷却方式を用いた三次元積層集積回路 - Google Patents

半導体パッケージならびに穴開きインターポーザーによる液浸冷却方式を用いた三次元積層集積回路 Download PDF

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Abstract

【課題】中央演算装置等の半導体は集積度が上がっても大幅な処理性能の向上が実現できず、既存の製造プロセス、デザイン方法を大幅に逸脱しない新たな三次元への拡張方法、冷却方法ならびにシステムの構成方法の確立が急務課題であった。【解決手段】半導体チップを備えたパッケージと、開口部を備えたインターポーザー基板がそれぞれの電極端子と電極パッドで交互に積層され、前記パッケージと前記インターポーザー基板は、積層された状態において積層方向と前記電極端子同士の間に空隙が生まれる形状の電極端子と前記電極端子が連結するための電極パッドと積層時の正確な位置決めと連結を保持するためのガイド穴を備え、前記パッケージと前記インターポーザー基板の連結により層間通信経路が形成され、前記空隙に冷却液が流れることによって液浸冷却を行う三次元積層集積回路を構成する。【選択図】図１

Description

本発明は、冷媒による冷却機能を備えた三次元積層集積回路および三次元積層集積回路の冷却方法に関する。
三次元に積層する半導体の実装技術が存在する。例えば、出願人は、三次元積層集積回路のそれぞれの集積回路間及び最下面の集積回路の下にそれぞれインターポーザーを備え、複数の前記インターポーザーのそれぞれに、冷媒の移動経路を設け、前記複数のインターポーザーに設けられた複数の前記冷媒の移動経路が互いに接続される三次元積層集積回路を開示している（特許文献１参照）。
国際公開第２０１９／１４６７２４号
そもそも、放熱板は積層半導体の間に挿入しても有効に機能しない。金属板を横方向に出して放熱するには熱抵抗が大きすぎる。金属とは言え、熱抵抗（Ψjt）は金属の熱伝導距離に比例し、Tj=Ψjt x P + Tcl（Tjはジャンクション温度、Ψjtは熱抵抗、Pは消費電力、Tdは環境温度）、Ψjtが大きくなると消費電力がかけられない。
図１５は発熱する半導体チップの上に放熱板を設置し、熱がどのように伝搬するかを模した断面図である。半導体チップはそれ全体が発熱体となるが、放熱板への熱の伝わり方の説明のために、発熱部分を発熱点Ａ、Ｂ、Ｃの点熱源とする。熱は点熱源から放熱板に対して半球状（図１５は断面図のため、半円で示している）に広がっていく。
中央の発熱点Ｂからは同心円状に熱が伝搬していくが、左右にある発熱点Ａ乃至発熱点Ｂからの熱があるため、左右方向には熱抵抗が大きくほとんど伝搬しない。一方、上方向は熱抵抗が低いため、放熱フィンＢ乃至その周辺の放熱フィンは有効に作用する。
他方、発熱点Ａでは、中央の発熱点Ｂからの熱により、右方向は熱抵抗が大きいため、熱は上方と左方向に伝搬する。同様に発熱点Ｃでは、中央の発熱点Ｂからの熱により、左方向は熱抵抗が大きいため、熱は上方と右方向に伝搬する。
放熱板は発熱体より広い表面積にて外部に熱を放出するものであるため、半導体チップよりも十分に大きい。このため、発熱点Ａよりも左側と発熱点Ｃの右側には熱源がなく、熱抵抗が小さいため放熱板そのものの表面積での放熱で充分な放熱ができ、放熱フィンＡ乃至放熱フィンＣ等の外縁部分の放熱フィンは有効に作用しない可能性がある。
また、放熱フィンＢのように発熱体である半導体チップの直上にある放熱フィンを最大限有効にするには、図１６のように放熱板の厚みを薄くし、発熱点と放熱フィンを近づければ良いが、放熱板の厚みを薄くすれば、放熱板の熱抵抗が大きくなり、発熱点から直上部以外の放熱板への熱伝導が起きにくくなるため、本末転倒となる。
したがって、放熱板は厚くても薄くてもダメで、特に半導体チップをＢＧＡパッケージ等に収容することなく三次元液浸を前提とした場合、半導体チップの間に放熱板を挟んでもその有効性は、いたって疑問がある。
前述のＴＳＶでの三次元化を行わない、半導体をパッケージした上での液浸した、表面に電極パッドを有するＦＣ−ＢＧＡパッケージによる、液浸を前提とした、三次元半導体（ＣＰＵやＧＰＵ等の高発熱演算回路の三次元実装）の効率的な方法は、放熱フィンを取り付けることなく、直接液浸し、半導体基底部（半導体の回路実装部の反対側であって、極力薄くなるように削り出したもの）をそのまま、直接液浸するか（その場合は、アンダーフィルでＦＣ部はシールしてあるとする）、コンパウンドを塗布して、熱伝導率の良い薄いパッケージ金属で覆って、液浸し、W＝J / sなので、冷媒を、圧送してm2/sを稼いで（半導体の表面積は1cm2/ s 程度なので、例えば沸騰放熱を前提とすれば一平方センチの有効表面積が１０倍不足するのであれば、10cm2/sの流量を流せばよい）必要な有効表面積だけの、表面積流量を設定すればよい。
例えば、冷媒が、フルオロケミカル リキッドであった場合、約0.5W/cm2 ℃の熱伝導率であるが、前掲の式を変形するとP = (Tj - Tcl) x 1 / Ψjt であるので、Tjが８５℃とすれば、フルオロケミカル リキッドの沸点が５６℃の場合、Tj - Tclは２９℃の温度差が得られるが、Pは５８Wとなるが、例えば２００Wの1cm2 のＣＰＵだった場合、約４cm / sの流量を圧送して、流せばよいというこことなる。
半導体が、１ｋW の1cm2のＧＰＧＰＵだった場合は、約20 cm /s程度の流量を、流して沸騰冷却すれば事足りる。これはむしろ画期的な話で、１ｋWのＧＰＧＰＵを１０層重ねて、スーパーコンピューターを形成する場合も、液浸して横から20 cm /s 程度の流量を全層に印加するに事足りる。これは、レーザー発振器等で普通に実用化していることで、特別ではない。
本発明により、表面に電極パッドを有するＦＣ−ＢＧＡパッケージを積層する際に、穴開きインターポーザー基板を挿入することにより表面に電極パッドを有するＦＣ−ＢＧＡパッケージの半導体の裏面に（穴の部分に）積層セラミックコンデンサを収容するスペースを確保し、かつ前述の必要な流量を安定的に担保するスペースを確保することが可能になる。
従来技術は三次元半導体を一つの塊ととらえて、その内部に半導体を冷却するための冷媒の流路に着目しているが、プロセッサ（Ｐｒｏｓｓｅｓｓｅｒ）とも呼ばれるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＧＰＵ（Ｇｅｎｅｒａｌ−ｐｕｒｐｏｓｅ ｃｏｍｐｕｔｉｎｇ ｏｎ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＢＢＵ（Ｂａｓｅ Ｂａｎｄ Ｕｎｉｔ）、スーパーコンピューターのコア等の大電流を消費する半導体チップを動作させるためセラミックコンデンサをどこに配置するかが考慮されていなかった。三次元半導体の最上面もしくは底面にセラミックコンデンサを配置することは考えられるが、中央の層の半導体チップに対しては、セラミックコンデンサから半導体チップまでの各層を貫く電力供給経路が長くなることによりインピーダンスが増大し、半導体チップに大電流給電ができなくなる。
本発明は、プロセッサが搭載された半導体パッケージ基板（ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）サブストレートともいう。）の各層からセラミックコンデンサまでの回路のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）端子を取り除いて、半導体パッケージ基盤の各層にセラミックコンデンサを取り付けることで、回路のインピーダンスを下げて大電流給電を可能とし、且つ液浸して三次元冷却を実現する参考文献ＷＯ２０１９／１４６７２４の不具合を解消するための提案である。
参考文献ＷＯ２０１９／１４６７２４では表面に電極パッドを有するＦＣ−ＢＧＡパッケージを重ねることにより、パッケージ下部のセラミックコンデンサとパッケージの上部のヒートスプレッダーの間隔が狭まり液浸しても流量が期待できなくなる恐れがあった。
今回の発明ではあたかも五右衛門風呂の蓋がないとき下駄を履いて入るような感覚で半導体チップを搭載しない上下にパッドとＢＧＡの電極の付いた、ヒートスプレッダー部分を四角く穴をあけたＢＧＡ電極を上下に電気的に貫通させるパッドとＢＧＡつき基板（以下「穴開きインターポーザー基板」）を挿入することによりセラミックコンデンサとヒートスプレッダーの間隔を確保することにより液浸のフロリナート液の流量とセラミックコンデンサをＢＧＡパッケージの下部に配置するスペースを確保し、既存のＦＣ−ＢＧＡパッケージの在り方を大きく改めることなく液浸三次元演算装置を構築するための装置と方法を提案する。
（１）半導体チップを備えたパッケージと、半導体チップが搭載される位置に開口部を備えたインターポーザー基板がそれぞれの電極端子と電極パッドで交互に積層された液浸を前提とした三次元積層集積回路であって、
前記パッケージと前記インターポーザー基板は、
下面の電極端子によって積層方向と前記電極端子同士の間に空隙が生まれる形状であり、
前記パッケージと前記インターポーザー基板の
上面には前記電極端子が連結するための幾何学形状の電極パッドが設けられており、
前記パッケージと前記インターポーザー基板の
前記電極端子と前記電極パッドは上下に電気的に１：１で接続されており、
前記パッケージと前記インターポーザー基板には
積層する際に正確な位置決めをするためと連結を保持するためのガイド穴が設けられ、
前記パッケージと前記インターポーザー基板の連結により
前記電極端子と電極パッドで層間通信経路が形成され、
前記パッケージと前記インターポーザー基板の
前記電極端子同士の間に生じる空隙に冷却液が流れることによって液浸冷却を行う三次元積層集積回路。
（２）前記パッケージ間に挿入する前記インターポーザー基板が連続して複数枚挿入された上記（１）に記載の三次元積層集積回路。
（３）前記パッケージの中に搭載される半導体チップが２層以上の積層三次元半導体（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ ＭｅｍｏｒｙあるいはＷｉｄｅ Ｉ／Ｏ ＤＲＡＭ等）である上記（１）乃至上記（２）に記載の三次元積層集積回路。
（４）前記パッケージがクロスコネクトされたＮＵＭＡ（Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）構成であって、前記パッケージの相互接続がバス接続となった上記（１）から上記（３）に記載の三次元積層集積回路。
（５）前記ガイド穴は前記パッケージに搭載される半導体チップへの給電のための陽極と陰極の電極としての機能を兼ね備え、さらに前記パッケージに搭載されるセラミックコンデンサに直接給電できるようにインピーダンスを下げるために前記ガイド穴は隣接して２個ずつ備えた上記（１）から上記（４）に記載の三次元積層集積回路。
（６）前記電極端子と電極パッドで形成される前記層間通信経路のデータ伝送方式を、隣接する前記電極端子２つをペアとしてＬＶＤ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ）とした上記（１）から上記（５）に記載の三次元積層集積回路。
（７）前記電極端子と電極パッドで形成される前記層間通信経路のデータ伝送方式を、隣接する前記電極端子２つをペアとしてＰＣＩ Ｅｘｐｒｅｓｓとした上記（１）から上位（５）記載の三次元積層集積回路。
（８）クロックアップしたＰＣＩ Ｅｘｐｒｅｓｓを用いた上記（７）の三次元積層集積回路。
（９）前記層間通信経路に流れる高周波信号の反射の悪影響を低減するために、双方向トライステートゲートドライバを前記パッケージの前記電極端子に隣接して搭載した上記（１）から上記（８）記載の三次元積層集積回路。
（１０）液浸冷却における間欠的な沸騰によるキャビテーションを防ぐため、前記パッケージに搭載された半導体チップに密着させたヒートスプレッダーが焼結金属あるいは酸化金属である上記（１）から上記（９）記載の三次元積層集積回路。
（１１）上記（１）から上記（１０）記載の前記三次元積層集積回路の最下層の集積回路がバスドライバスイッチまたはページ単位でアドレスバススヌーピング付きバッファ付きＤＭＡのバスドライババッファスイッチで構成される三次元積層集積回路。
本発明によれば、プロセッサが搭載された半導体パッケージ基板の各層の裏面に離隔を確保しセラミックコンデンサを取り付ける間隙を確保した上で、液浸冷却を可能としたので、回路のインピーダンスを下げて大電流給電を可能とすることができる。
本実施形態の一例である三次元積層集積回路において、３層を積層し、結合した斜視図である。 本実施形態の一例である三次元積層集積回路において、３層積層する場合の表面に電極パッドを有するＦＣ−ＢＧＡパッケージと穴開きインターポーザー基板の重なりを示した斜視図である。 本実施形態の一例である表面に電極パッドを有するＦＣ−ＢＧＡパッケージの表面の斜視図である。 本実施形態の一例である表面に電極パッドを有するＦＣ−ＢＧＡパッケージの裏面の斜視図である。 本実施形態の一例である表面に電極パッドを有するＦＣ−ＢＧＡパッケージの双方向トライステートゲートドライバと回路の概略図である。 双方向トライステートゲートドライバ内部および外部の回路の概略図である。 双方向トライステートゲートドライバ回路の概略図である。 本実施形態の一例である表面に電極パッドを有するＦＣ−ＢＧＡパッケージにおいて、半導体チップをヒートスプレッダーで覆う構成を示した斜視図である。 本実施形態の一例である表面に電極パッドを有するＦＣ−ＢＧＡパッケージにおいて、半導体チップをヒートスプレッダーで覆う構成を示した断面図である。 本実施形態の一例である穴開きインターポーザー基板の表面の斜視図である。 本実施形態の一例である穴開きインターポーザー基板の裏面の斜視図である。 本実施形態の一例である三次元積層集積回路における層間通信経路の概念図である。 本実施形態の一例である三次元積層集積回路の双方向トライステートゲートドライバが備えられた層間通信経路の概念図である。 本実施形態の一例である三次元積層集積回路において厚みのある半導体チップ実装した図である。 半導体チップの熱が放熱板に伝搬する模式図。 半導体チップの熱が薄い放熱板に伝搬する模式図。 本実施形態の一例である三次元積層集積回路において、２層を積層した側面図で双方向トライステートゲートドライバの搭載位置を示した図である。 バス接続方式における通信経路の名称を示した図である。
以下、添付図面を参照して、本発明の好適な実施形態について説明する。発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図で示す本実施形態の三次元積層集積回路は、表面に電極パッドを有するＦＣ−ＢＧＡパッケージと、その上の一乃至複数枚の穴開きインターポーザー基板をまとめて１層とし、最上部の表面に電極パッドを有するＦＣ−ＢＧＡパッケージは単独で１層とする。なお、ＦＣ−ＢＧＡパッケージは、下層の基板と連結した状態において積層方向と電極端子同士の間に空隙が生まれる形状の端子をもつパッケージの一例であり、電極パッドは幾何学形状のパッドの一例である。また、ＢＧＡ電極等は積層方向と電極端子同士の間に空隙が生まれる形状の電極端子の一例である。なお、各図において、同一の符号を付したものは、同一又は同様の構成を有する。
図１及び図２を参照して、本実施形態について説明する。図１は本実施形態の斜視図である。図２は本実施形態の積層構成を示す斜視図である。
（ＢＧＡと下駄と層間通信経路と液浸冷却）
参考文献ＷＯ２０１９／１４６７２４では表面に電極パッドを有するＦＣ−ＢＧＡパッケージを重ねることにより、パッケージ下部のセラミックコンデンサとパッケージの上部のヒートスプレッダーの間隔が狭まり液浸しても流量が期待できなくなる恐れがあった。あるいは、干渉して重ねられない虞もあった。
今回の発明ではあたかも五右衛門風呂の下駄のような感覚で半導体チップを搭載していない上下にパッドとＢＧＡの電極の付いた、本来ならＩＣとヒートスプレッダーを搭載する部分を四角く穴をあけた、ＢＧＡ電極を上下に電気的に貫通させるパッドとＢＧＡつきの基板（以下「穴開きインターポーザー基板」）を挿入することにより、セラミックコンデンサとヒートスプレッダーの間隔を確保することにより液浸のフロリナート液の流量とセラミックコンデンサをＢＧＡパッケージの下部に配置するスペースを確保し、既存のＦＣ−ＢＧＡパッケージの在り方を大きく改めることなく液浸三次元演算装置を構築するための装置と方法を提案する。
本実施形態では図１に示すように半導体チップ１００が搭載された表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０と穴開きインターポーザー基板１２０を積層することによって構成される。
（下駄が複数枚連続してよい）
穴開きインターポーザー基板１２０は、冷媒の流量と上下層の離隔を調節するための物で、一ではなく複数を連続して積層してもよい。
（電極兼ガイド穴がある）
表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０と穴開きインターポーザー基板１２０は、セラミックコンデンサ３５０にインピーダンスが低い状態で電力供給するために、図３と図１０に示すように、ガイドピンを立てるためのスルーホールであって、陽極の給電電極２４０と、ガイドピンを立てるためのスルーホールであって、陰極の給電電極２５０を隣接して備える。
（層間通信がＬＶＤ）
本実施形態における三次元積層集積回路は、図１１に示すように電極パッド１４０と電極端子３４０が接合されることにより、層間通信経路を形成する。このうち、複数層にまたがって接続される通信経路をローカルバス４２０とする。ローカルバス４２０の通信方式を、隣接する２つの電極端子をペアで使用してＬＶＤ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ）で駆動することによって、信号反射の問題を緩和する。
（層間通信がＰＣＩ Ｅｘｐｒｅｓｓ）
前記ローカルバス４２０の通信方式に、隣接する２つの電極端子をペアで使用してＰＣＩ Ｅｘｐｒｅｓｓ規格を採用してもよい。
（層間通信がクロックアップしたＰＣＩ Ｅｘｐｒｅｓｓ）
前記ローカルバス４２０の通信方式に、隣接する２つの電極端子をペアで使用してクロックアップしたＰＣＩ Ｅｘｐｒｅｓｓ規格を採用してもよい。この場合は層間通信は本システムの中で閉じたものであるため、下記リストに関わらず自由にクロックチューンしてよい。
なお、参考として以下にＰＣＩ Ｅｘｐｒｅｓｓのリビジョンと、１リンク幅・片方向あたりの物理層転送帯域（単位はギガトランスファ毎秒（ＧＴ／ｓｅｃ））を示す。
Ｇｅｎ１ ２．５ＧＴ／ｓｅｃ
Ｇｅｎ２ ５ＧＴ／ｓｅｃ
Ｇｅｎ３ ８ＧＴ／ｓｅｃ
Ｇｅｎ４ １６ＧＴ／ｓｅｃ
Ｇｅｎ５ ３２ＧＴ／ｓｅｃ
Ｇｅｎ６ ６４ＧＴ／ｓｅｃ
（ＢＧＡボールで層間結合するローカルバスの横に双方向トライステートゲートドライバをつける）
前記ローカルバス４２０において、櫛状に成る各層内のリード線による反射による悪影響を防ぐために、双方向トライステートゲートドライバ１３０を図１７に示すように各層の電極端子３４０または電極パッド１４０に隣接して電極端子３４０同士の間隔内に備える。双方向トライステートゲートドライバにより層間通信信号の反射は縦にＢＧＡボールをインターポーザーで構成される相互接続の範囲にとどまる。そのため、より一層のクロックチューンが期待できる。
（沸騰冷却のためにヒートスプレッダーに焼結金属あるいは酸化金属を使用する）
半導体チップ１００は、図８と図９に示すようにヒートスプレッダー２６０に覆われ、熱伝導率の高いコンパウンド等で密着させる。一般のＶＬＳＩはヒートスプレッダーの上に放熱フィンを持つが、前回の発明及び今回の発明は直接液浸するため、ヒートスプレッダー表面で間欠的な沸騰が起きないように配慮する必要がある。ヒートスプレッダー２６０は、間欠的な沸騰によるキャビテーションを防ぐために表面が酸化金属もしくは焼結金属であることを特徴とする。
（最下層にバスドライバスイッチ）
本実施形態の最下層は、ローカルバス４２０と外部周辺機器等とを単純に中継するのではなく、バスドライバスイッチまたはページ単位でアドレスバススヌーピング付きバッファ付きＤＭＡのバスドライババッファスイッチとなってもよい。
（穴開きインターポーザー基板の特徴）
図１０に示す穴開きインターポーザー基板１２０は、中央に開口部２７０と上面に積層される表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０乃至穴開きインターポーザー基板１２０の電極端子３４０を接合するための幾何学形状の電極パッド１４０と、図１１に示すように裏面に電極端子３４０を備える。表面の電極パッド１４０は裏面の電極端子３４０と電気的に１：１で接続される。さらにガイドピンを立てるためのスルーホールであって陽極の給電電極２４０とガイドピンを立てるためのスルーホールであって陰極の給電電極２５０を備える。
（半導体チップの横に双方向トライステートゲートドライバをつける）
図５は、表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０の一部の内部回路を簡略的に示したものである。回路部分の説明のため、図１乃至図３の表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０に比べて一部表現を省いているが同じものを示している。表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０は、図５に示すように双方向トライステートゲートドライバ１３０を電極パッド１４０乃至電極端子３４０付近に備える。
表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０は、半導体１００の他、双方向トライステートゲートドライバ１３０と、電極パッド１４１乃至１４５と、ゲート制御信号線６００と、データ信号線６１０乃至６１１とを備える。なお、図５において、本実施形態は７つの電極端子および１つのゲート制御信号線と２つのデータ制御信号線を例に示しているが、これに限定されず、電極端子は１以上であればよく、また、ゲート制御信号線も１以上あればよく、データ信号線も２以上あればよい。
双方向トライステートゲートドライバ１３０は半導体チップ１００からのゲート制御信号線６００の信号により、データ信号線６１０とデータ信号線６１１に流れる信号の方向を制御する。
図６は、双方向トライステートゲートドライバ１３０を説明する回路の概略図である。双方向トライステートゲートドライバ１３０はスリーステート・バッファで構成される。双方向トライステートゲートドライバは、図７に示す回路構成になっている。ゲート制御信号線７１０が"１"のとき、スリーステート・バッファ７３１はデータ信号線７２０の信号をデータ信号線７２１の方向に信号を流す。このとき、スリーステート・バッファ７３２にはＮＯＴ回路７３０によって"０"が伝えられるため、ハイ・インピーダンスとなる。これにより、データ信号は左から右向きに流れる。逆にゲート制御信号線７１０が"０"のとき、スリーステート・バッファ７３１がハイ・インピーダンスとなり、スリーステート・バッファ７３２にはＮＯＴ回路７３０によって"１"が伝えられるため、データ信号はデータ信号線７２１からデータ信号線７２０の方向（右から左向き）に流れる。
（表面に電極パッドを有するＦＣ−ＢＧＡパッケージの特徴：電極兼ガイド穴がある）
表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０は、図３に示すように半導体チップ１００と、上面に積層される表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０乃至穴開きインターポーザー基板１２０の電極端子３４０を接合するための幾何学形状の電極パッド１４０と、ガイドピンを立てるためのスルーホールであって陽極の給電電極２４０と、ガイドピンを立てるためのスルーホールであって陰極の給電電極２５０を備える。
表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０は、図４に示すように今回の発明で示す穴あきインターポーザー基盤を間に挿入することにより、従来通り、セラミックコンデンサ３５０を表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０の裏面に備えることができる。
（冷却方式は液浸の沸騰冷却で行う）
本実施形態では、フロリナートなどを使った液浸の沸騰冷却を行うことで、１００Ｗ級の半導体の冷却にも対応できるようにする。
（本実施形態の効果：ガイドピンで積層時のアライメントを精緻化する）
図１に示すように本実施形態では、積層される表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０乃至穴開きインターポーザー基板１２０の電極端子３４０と電極パッド１４０を正確に位置決めして結合する必要がある。このため、表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０乃至穴開きインターポーザー基板１２０に備えられた、ガイドピンを立てるためのスルーホールであって陽極の給電電極２４０とガイドピンを立てるためのスルーホールであって陰極の給電電極２５０に、ガイドピンであって陽極の給電電極２８０とガイドピンであって陰極の給電電極２９０を挿入することで、積層する際に、電極パッド１４０と電極端子３４０が正確に位置決めできる。
（本実施形態の効果：セラミックコンデンサを各層に備えることで、半導体チップに大電流給電ができる）
図４に示すように表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０は、セラミックコンデンサ３５０を表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０の半導体の裏面に備えることができる。これによりＣＰＵ、ＧＰＧＰＵ、ＢＢＵ、スーパーコンピューターのコア等の大電流を消費する半導体チップを動作させるときに必要なセラミックコンデンサを各層毎に備えることで、電力供給経路に電極端子３４０を使用することなく最短となり、インピーダンスを抑えて大電流給電が可能となる。
（本実施形態の効果：穴開きインターポーザー基板の開口部と複数積層で十分な冷媒を確保できる）
図１０に示すように、本実施形態における穴開きインターポーザー基板１２０は、開口部２７０を備え、電極端子３４０を装着し、これを表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０の上に積層することよって半導体チップ１００の上方乃至周辺の空間を確保することができる。これにより電極端子３４０同士の隙間から流れ込む冷媒が半導体チップ１００の冷却に必要な容量を確保することができる。
穴開きインターポーザー基板１２０が１枚のときに半導体チップ１１０周辺の冷却容量が不足する場合は、穴開きインターポーザー基板１２０を２枚３枚と複数積層することにより半導体チップ１００の上方乃至周辺の空間をより多く確保できる。
（層内の２層化）
電極パッドを有するＦＣ−ＢＧＡパッケージ１１０の中に入れる半導体チップ１００は単層ではなく、２層以上であってもよい。本実施形態の三次元積層集積回路の各パッケージ内はクロスコネクトされたＮＵＭＡ（Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）構成であってもよい。層間の相互接続はピン数の制約からバス接続となる。
（本実施形態の効果を説明するために、２種類の層間通信経路を説明）
本実施形態における三次元積層集積回路は、図２に示す電極パッド１４０と電極端子３４０が接合されることにより、図１２に示すように、とある層が積層された他の層と通信を行うための層間通信経路を形成する。層間通信経路はとある層からその隣接する層まで１：１で接続される通信経路（以下、「メゾネットコネクション」）と、図１３に示すように、とある層から櫛状に分岐し、各層まで接続される通信経路（以下、「ローカルバス」）の２種類を備える。
（１：１のメゾネットコネクションには問題はない）
図１２に示すメゾネットコネクション４３０（隣接する２レイヤのＣＰＵ、ＧＰＧＰＵとレベル２、あるいはレベル３キャッシュ、あるいはローカルメモリとを結ぶローカルコネクション）は、水平方向には図５に示す表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０内のデータ信号線６４０と、垂直方向には図２に示す電極パッド１４０と電極端子３４０の結合で構成される。メゾネットコネクション４３０は経路がＰ２Ｐ（Ｐｏｉｎｔ ｔｏ Ｐｏｉｎｔ）であり、分岐は存在せず、始点と終点が１：１であるため反射は起きるが、反射波が微妙に重なるなど特別な信号反射上の問題は生じない。
（ローカルバスには信号の反射問題がある）
他方、図１２及び図１３に示すローカルバス４２０については、多層間を並列に結合するため、水平方向には図５に示す表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０内のデータ信号線６１０と双方向トライステートゲートドライバ１３０、垂直方向には図２に示す電極パッド１４０と電極端子３４０で構成される。このとき、通信経路は電極パッド１４０と電極端子で垂直方向に結合しているだけでなく、半導体チップ１１０内に水平方向につなぐ各ＦＣ−ＢＧＡパッケージ内の信号線もあるため、櫛状の回路を形成し複雑な信号の反射パターンが発生して問題である。
（反射の悪影響が低減する理由）
図１８は一般的なバス回路の概略図である。櫛状のバス回路のうち中心となるメイン・バスは、本実施形態の図１３において、電極端子と電極パッドで構成される垂直方向の通信経路である。そしてメイン・バスから水平方向に延び、信号を受ける素子（本実施形態では双方向トライステートゲートドライバ１３０）までの通信経路はスタブ（ｓｔｕｂ）と呼ばれる。双方向トライステートゲートドライバ１３０がない場合、図１３に示すメイン・バスを流れる高周波信号は、各々の通信経路の端点で反射する特性があるが、スタブ内で反射した信号はメイン・バスに戻り、本来の信号と混ざってしまう。スタブが多いほど反射の回数が多くなり、多くのスタブからの反射波が都合悪く重なった場合には信号波が大きくなりすぎ、誤動作を生じさせる恐れがある。そのため双方向トライステートゲートドライバ１３０を電極端子に隣接させることでスタブを極力短くし、櫛状ではなく１本の通信経路に近づけることで反射の影響による問題を抑える。
（本実施形態の効果：双方向トライステートゲートドライバで駆動することで櫛状の乱反射の問題を解決）
そこで、図５に示すように双方向トライステートゲートドライバ１３０を設けて信号の反射を垂直方向のみに抑え、水平方向の通信経路に影響を及ぼさないようにし、かつ、電極パッド１４１と電極パッド１４２のように隣接する２つの端子のペアを使用してＬＶＤ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ）で駆動し、ペア毎の非同期伝送をすることによって、信号反射の問題を軽減する。このことにより本実施形態を利用したシステムは、層間通信経路の線長を揃えておくだけで深刻な誤動作をすることなく高速動作できる。また層間通信にＰＣＩ Ｅｘｐｒｅｓｓ規格を採用してもよい。通信速度が不足する場合はクロックアップしたＰＣＩ Ｅｘｐｒｅｓｓ規格を採用してもよい。
（本実施形態の効果：層間通信経路のまとめ：高速な通信が可能となる）
これらによって層間通信経路における信号反射の影響は最小化して、高速で安定的にローカルバスコネクションを実現できる。詳細については、一般的なプロセッサ間コモンバス技術を活用する。
（半導体はＣＰＵのほかにもＨＢＭもある）
電極パッドを有するＦＣ−ＢＧＡパッケージ１１０に搭載される半導体１００はＣＰＵ、ＧＰＧＰＵなどの演算装置だけではなく、メモリー素子を垂直スタッキングするＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）やＷｉｄｅ Ｉ／Ｏ ＤＲＡＭであってもよい。
ＨＢＭ内部で縦に積み上げてあるが、図１４に示すように更に本発明で低遅延結合させて縦に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０に搭載して縦に積み上げることができる。これは最下層だけではなく、いずれの層であってもよい。メゾネット接続したＨＢＭやＷｉｄｅ Ｉ／Ｏ ＤＲＡＭはローカルメモリとして使ってＮＵＭＡ構成となる。上に書いたメゾネット接続されたローカルメモリは三次元集積回路の内部バスではローカルバスと集積回路（ＣＰＵやＧＰＧＰＵ）経由でＮＵＭＡ接続する。ＮＵＭＡ構成となったローカルメモリはキャッシュメモリを退避させるフェージングエリアとして使うことによりスループットが向上する。キャッシュがフォルトしたときワーキングセットとして使う。２次キャッシュとして使う。メゾネットの用途としてはＨＢＭによるキャッシュエリアの退避領域。ＮＵＭＡ構成として。マルチプロセッサでページバッファがいっぱいあったとき、そのバッファをＮＵＭＡメモリーにおいておけば非常にスループットが向上する。
（本実施形態の効果：最下層を外部バスドライバスイッチにすることで高速化動作できる）
本実施形態の最下層は、ローカルバス４２０と外部周辺機器等とを単純に中継するのではなく、ページ単位でアドレスバススヌーピング付きバッファ付きＤＭＡとなってもよい。
本実施形態を採用したシステムを構築する場合には、外部に主記憶装置や周辺機器等との外部バス接続が必要になるが、本実施形態の最下層を表面に電極パッドを有するＦＣ−ＢＧＡパッケージ１１０は外部バスドライバスイッチとしておけば、外部バスを電気的に切り離すことができる。外部バスドライバスイッチをハイ・インピーダンスにすることで、本実施形態からつながる外部バスを切り離せば、信号伝搬距離が極めて短くなるため、本実施形態の高速なクロック動作が可能となる。また信号は非終端接続であるため、ＰＣＩバス同様に信号反射を考慮した動作形態となる。
（本実施形態の効果：半導体チップの表面を酸化金属か焼結金属とすることで冷却効率を上げる）
沸騰冷却は冷媒が液体から気体に相変化することにより冷却を行う。沸騰冷却においては冷媒の中に発生する気体（気泡）ができるだけ数多く発生し、周囲の冷媒を激しく拡販することが冷却効率の向上につながる。気泡がどの場所で発生するかは予測が難しいが、熱源表面の微細な傷から発生する確率が大きいため、多孔質な焼結金属や酸化金属で覆うことが望ましい。そのため、図８と図９に示すように、半導体チップ１００を覆うヒートスプレッダー２６０の表面を酸化金属か焼結金属とすることで冷却効率を向上させる。
以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。実施形態が備える各要素並びにその配置、材料、条件、形状及びサイズ等は、例示したものに限定されるわけではなく適宜変更することができる。また、異なる実施形態で示した構成同士を部分的に置換し又は組み合わせることが可能である。
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階などの各処理の実行順序は、特段「より前に」、「先立って」などと明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」などを用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 半導体チップ
１０１ ＨＢＭやＷｉｄｅ Ｉ／Ｏ ＤＲＡＭなどの積層半導体チップ
１１０ 表面に電極パッドを有するＦＣ−ＢＧＡパッケージ
１２０ 穴開きインターポーザー基板
１３０ 双方向トライステートゲートドライバ
１３１ 双方向トライステートゲートドライバ
１３２ 双方向トライステートゲートドライバ
１３３ 双方向トライステートゲートドライバ
１４０ 電極パッド
１４１ 電極パッド
１４２ 電極パッド
１４５ 電極パッド
２４０ ガイドピンを立てるためのスルーホールであって陽極の給電電極
２５０ ガイドピンを立てるためのスルーホールであって陰極の給電電極
２６０ ヒートスプレッダー
２７０ 開口部
２８０ ガイドピンであって陽極の給電電極
２９０ ガイドピンであって陰極の給電電極
３４０ 電極端子
３５０ セラミックコンデンサ
４１０ 本実施形態の１層
４２０ ローカルバスの概念図
４２１ メイン・バス
４２２ スタブ
４３０ メゾネットコネクションの概念図
５６０ 双方向トライステートゲートドライバ
５６１ 双方向トライステートゲートドライバ
６００ ゲート制御信号線
６１０ データ信号線
６１１ データ信号線
６４０ データ信号線
７００ 双方向トライステートゲートドライバ
７１０ ゲート制御信号線
７２０ データ信号線
７２１ データ信号線
７３０ ＮＯＴ回路
７３１ スリーステート・バッファ
７３２ スリーステート・バッファ
８００ 放熱板
８０１ 放熱フィンＡ
８０２ 放熱フィンＢ
８０３ 放熱フィンＣ
９０１ 発熱点Ａ
９０２ 発熱点Ｂ
９０３ 発熱点Ｃ

Claims (11)

  1. 半導体チップを備えたパッケージと、半導体チップが搭載される位置に開口部を備えたインターポーザー基板がそれぞれの電極端子と電極パッドで交互に積層された液浸を前提とした三次元積層集積回路であって、
    前記パッケージと前記インターポーザー基板は、
    下面の電極端子によって積層方向と前記電極端子同士の間に空隙が生まれる形状であり、
    前記パッケージと前記インターポーザー基板の
    上面には前記電極端子が連結するための幾何学形状の電極パッドが設けられており、
    前記パッケージと前記インターポーザー基板の
    前記電極端子と前記電極パッドは上下に電気的に１：１で接続されており、
    前記パッケージと前記インターポーザー基板には
    積層する際に正確な位置決めをするためと連結を保持するためのガイド穴が設けられ、
    前記パッケージと前記インターポーザー基板の連結により
    前記電極端子と電極パッドで層間通信経路が形成され、
    前記パッケージと前記インターポーザー基板の
    前記電極端子同士の間に生じる空隙に冷却液が流れることによって液浸冷却を行う三次元積層集積回路。
  2. 前記パッケージ間に挿入する前記インターポーザー基板が連続して複数枚挿入された請求項１記載の三次元積層集積回路。
  3. 前記パッケージの中に搭載される半導体チップが２層以上の積層三次元半導体（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ ＭｅｍｏｒｙあるいはＷｉｄｅ Ｉ／Ｏ ＤＲＡＭ等）である請求項１乃至請求項２記載の三次元積層集積回路。
  4. 前記パッケージがクロスコネクトされたＮＵＭＡ（Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）構成であって、前記パッケージの相互接続がバス接続となった請求項１から請求項３記載の三次元積層集積回路。
  5. 前記ガイド穴は前記パッケージに搭載される半導体チップへの給電のための陽極と陰極の電極としての機能を兼ね備え、さらに前記パッケージに搭載されるセラミックコンデンサに直接給電できるようにインピーダンスを下げるために前記ガイド穴は隣接して２個ずつ備えた請求項１から請求項４に記載の三次元積層集積回路。
  6. 前記電極端子と電極パッドで形成される前記層間通信経路のデータ伝送方式を、隣接する前記電極端子２つをペアとしてＬＶＤ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ）とした請求項１から請求項５に記載の三次元積層集積回路。
  7. 前記電極端子と電極パッドで形成される前記層間通信経路のデータ伝送方式を、隣接する前記電極端子２つをペアとしてＰＣＩ Ｅｘｐｒｅｓｓとした請求項１から請求項５記載の三次元積層集積回路。
  8. クロックアップしたＰＣＩ Ｅｘｐｒｅｓｓを用いた請求項７の三次元積層集積回路。
  9. 前記層間通信経路に流れる高周波信号の反射の悪影響を低減するために、双方向トライステートゲートドライバを前記パッケージの前記電極端子に隣接して搭載した請求項１から請求項８記載の三次元積層集積回路。
  10. 液浸冷却における間欠的な沸騰によるキャビテーションを防ぐため、前記パッケージに搭載された半導体チップに密着させたヒートスプレッダーが焼結金属あるいは酸化金属である請求項１から請求項９記載の三次元積層集積回路。
  11. 請求項１から請求項１０記載の前記三次元積層集積回路の最下層の集積回路がバスドライバスイッチまたはページ単位でアドレスバススヌーピング付きバッファ付きＤＭＡのバスドライババッファスイッチで構成される三次元積層集積回路。
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US5380956A (en) * 1993-07-06 1995-01-10 Sun Microsystems, Inc. Multi-chip cooling module and method
US8653645B2 (en) * 2009-09-14 2014-02-18 Hitachi, Ltd. Semiconductor device comprising stacked LSI having circuit blocks connected by power supply and signal line through vias
JP2012138473A (ja) * 2010-12-27 2012-07-19 Zycube:Kk 半導体デバイス・電子部品の実装構造
JP6119352B2 (ja) * 2013-03-25 2017-04-26 富士通株式会社 半導体装置及びその製造方法
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