CN102790040A - 具有芯片裂纹检测结构的半导体器件 - Google Patents

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Abstract

本发明涉及一种具有芯片裂纹检测结构的半导体器件。一种器件，其包括半导体衬底、第一穿透电极和每个都穿过所述第二半导体衬底的多个第二穿透电极、形成在所述衬底的一侧上的第一端子和多个第二端子以及形成在衬底的相反侧上的第三端子和多个第四端子。第一和第三端子中的每个与第一穿透电极垂直对齐并且电连接到第一穿透电极。每个第二端子与第二穿透电极中关联的一个垂直对齐并且电连接到第二穿透端子中没有与关联的第二端子垂直对齐的另一个。每个第四端子与第二穿透电极中关联的一个垂直对齐并且电连接到第二穿透电极中关联的一个。还设置有导线，导线包括电连接到第一端子的第一端部和电连接到第二端子中选择的一个的第二端部。

Description

具有芯片裂纹检测结构的半导体器件
技术领域
本申请基于2011年5月18日提交的日本专利申请No.2011-111673并且要求其优先权的权益，其公开通过引用其整体并入这里。
本公开涉及一种半导体器件，其具有对于半导体芯片的裂纹的检测测试结构（或者芯片裂纹检测结构）。
背景技术
在半导体器件的制造中，在切割、安装或加热时的应力等等有时导致半导体芯片中的裂纹。作为检测这样的裂纹的方法，例如，有使用日本专利公布No.H06-244254（专利文献1）所公开的结构的示例。这通过测量设置在半导体芯片的外围中的电导体的电阻来检测裂纹的存在。
日本专利公开No.2009-54862A对应于US2009/057925A1（专利文献2），其公开了通过提供布线和多个电极焊盘来检测在半导体芯片中是否存在裂纹，所述布线和多个电极焊盘用于沿着半导体芯片的整个外围检测裂纹并且检测在多个电极焊盘之间选择的并且连接到布线的两端的电极焊盘之间的电阻的改变。
上述专利文献通过整体引用而并入这里。发明人已经意识到，在专利文献1和2中公开的检测方法中，没有考虑在其中堆叠多个半导体芯片的堆叠类型的半导体器件中的每个半导体芯片的裂纹的检测。如果专利文献2中公开的多个半导体芯片被堆叠，则在堆叠类型的半导体器件中，用于检测裂纹的焊盘被共同地连接。因此，即使能够确认在堆叠类型的半导体器件中的任何半导体芯片中出现裂纹，也存在着不能够识别具有裂纹的半导体芯片的问题。
发明人已经意识到，如果专利文献1中公开的结构用于堆叠类型的半导体器件，则即使图12B中所示的具有用于裂纹检测的电导体70的半导体芯片被堆叠，也可以检测到图12A中所示的最外面的半导体芯片（片0）中的裂纹，但是不能够检测到内部的半导体芯片中的裂纹。
发明内容
在本公开的方面中，提供了一种半导体器件，该半导体器件包括：半导体衬底，该半导体衬底包括彼此相反的第一和第二主表面；穿透半导体衬底的第一穿透电极、每个都穿过半导体衬底的多个第二穿透电极；形成在半导体衬底的第一主表面层侧上的第一端子、形成在半导体衬底的第一主表面侧上的多个第二端子；形成在半导体衬底的第二主表面侧上的第三端子、形成在半导体衬底的第二主表面侧上的多个第四端子；以及形成在半导体衬底的第一主表面侧上的导线。第一端子与第一穿透电极垂直对齐并且电连接到第一穿透电极。每个第二端子与第二穿透电极中的关联的一个垂直地对齐并且电连接到第二穿透电极中没有与关联的第二端子垂直对齐的另一个。第三端子与第一穿透电极垂直对齐并且电连接到第一穿透电极。每个第四端子与第二穿透电极中的关联的一个垂直对齐并且电连接到该关联的一个第二穿透电极。导线包括电连接到第一端子的第一端部和电连接到第二端子中的一个的第二端部。
本公开的另一方面提供了包括第一半导体芯片和与第一半导体芯片堆叠的第二半导体芯片的器件。第一半导体芯片包括：第一半导体衬底，其包括彼此相反的第一和第二主表面；穿过第一半导体衬底的第一穿透电极；每个都穿过第一半导体衬底的多个第二穿透电极；形成在第一半导体衬底的第一主表面侧上的第一端子，该第一端子与第一穿透电极垂直对齐并且电连接到第一穿透电极；形成在第一半导体衬底的第一主表面侧上的多个第二端子，每个第二端子与第二穿透电极中的关联的一个垂直对齐并且电连接到没有与第二穿透电极中关联的一个垂直对齐的第二穿透电极中的另一个；形成在第一半导体衬底的第二主表面侧上的第三端子，该第三端子与第一穿透电极垂直对齐并且电连接到第一穿透电极；形成在第一半导体衬底的第二主表面侧上的多个第四端子，每个第四端子与第二穿透电极中的关联的一个垂直对齐并且电连接到该关联的一个第二穿透电极；以及第一导线，其形成在第一半导体衬底的第一主表面侧上，该第一导线包括电连接到第一端子的第一端部和电连接到第二端子中的一个的第二端部。另一方面，与第一半导体芯片堆叠第二半导体芯片包括：第二半导体衬底，其包括彼此相反的第三和第四主表面；形成在第二半导体衬底的第三主表面侧上的第五端子，该第五端子电连接到第一半导体芯片的第三端子；形成在第二半导体衬底的第三主表面侧上的多个第六端子，每个第六端子电连接到第一半导体芯片的第四端子中的关联的一个；以及形成在第二半导体衬底的第三主表面侧上的第二导线，该第二导线包括电连接到第五端子的第三端部和电连接到第六端子中的一个的第四端部。
附图说明
图1是本公开的示例1的具有带有裂纹检测结构的半导体芯片的堆叠的半导体器件的截面图和平面图；
图2是根据本公开的示例1的半导体器件的电路的框图；
图3是根据示例1的堆叠类型的半导体器件的详细截面图；
图4示出了检查示例1中所示的半导体器件中的每个层上的半导体芯片的裂纹的方法；
图5示出了本公开的半导体器件的修改示例；
图6示出了图5中所示的示例的还修改的示例；
图7是根据本公开的示例2的半导体器件的截面图；
图8是根据本公开的示例2的半导体器件中的电路的框图；
图9A-9C是示出本公开的示例3的截面图；
图10是示出将示例的每个器件安装在印刷电路板上的示例的截面图；
图11是示出将示例的每个器件安装在印刷电路板上的另一示例的截面图；以及
图12A-12B是示出原型器件的截面图和平面图。
具体实施方式
（示例1）
现在将参考示出的示例性实施例在这里详细描述本公开。本领域技术人员将了解的是，能够使用本公开的教导完成很多替代的示例性实施例并且本公开不限于为了说明性目的而示出的示例性实施例。
图1是其中在层中堆叠四个半导体芯片的半导体器件25的截面图和平面图，半导体芯片具有根据本公开的示例1的裂纹测试结构。图1B是图1A的箭头的方向上的平面图，并且图1A是沿着图1B的A-A’线的截面图。在该示例中，首先，形成存储器件（半导体芯片）21-24的芯片裂纹，并且其次，在存储器上安装控制器（未示出）和插入件（未示出）以制造堆叠类型的半导体器件。本公开也能够应用于不仅包括存储器件的堆叠而且包括除了存储器件之外的任何器件（逻辑元件等等）的堆叠的芯片堆叠。
图2是图1中示出的示例1的电路框图。内部电路15包括具有存储器单元的存储器单元阵列11、读取/写入控制电路12等等。读取/写入控制电路12是用于控制将数据写入到存储器单元阵列11的操作和从存储器单元阵列11读取数据的操作的电路。内部电路15中包括的每个电路连接到多个信号端子20a、20b、20c和20d中的对应的端子。信号端子20a、20b、20c和20d中的每个连接到设置为穿过半导体（硅）衬底的穿透电极的贯穿硅通孔TSV中的对应的一个，并且内部电路15中的每个电路通过对应的贯穿硅通孔TSV将信号发送到存储器控制器/从存储器控制器接收信号。
信号端子20a-20d包括时钟端子、命令端子、地址端子和数据端子。时钟端子接收从外部提供的时钟信号CLK，命令端子接收来自外部的命令信号CMD，并且地址端子接收从外部提供的地址信号ADD。在读取操作中，数据端子接收从读取/写入控制电路12提供的数据DATA并且将数据输出到外部，并且在写入操作中，数据端子接收从外部提供的数据DATA并且将数据发送到读取/写入控制电路12。读取/写入控制电路12根据时钟信号CLK、命令信号CMD和地址信号ADD控制存储器单元阵列11的读取操作和写入操作。
虽然图2示出了沿着半导体芯片21的外围布置的（前侧）第一测试端子621h和（前侧）第二测试端子622h-625h，但是这是为了清楚地表示半导体芯片21的电连接的目的而示出的。优选地如图1B中所示地布置（前侧）第一测试端子621h和（前侧）第二测试端子622h-625h，使得沿着外围布置的用于裂纹检查的导线61的部分更长。
如图1B中所示，在包括内部电路15的半导体芯片（例如，存储器件）21的前侧上，沿着半导体芯片的外围在半导体芯片上提供用于裂纹检查的导线61。例如，当导线61由于在半导体芯片中引起裂纹而断裂时，导线61的电阻不寻常地增加。可以通过测试端子62测量导线61的电阻的增加。
导线61的一端连接到测试端子621h（第一测试端子），并且另一端连接到测试端子625h（第二测试端子中的一个）。在半导体芯片21-24中的任何一个中，连接关系可以是相同的。即，不需要将半导体芯片21-24制造为导线61与前侧测试端子的连接彼此不同的多个存储器芯片。
如图1B中所示，在半导体芯片21中，按顺序从图的左侧开始形成用于裂纹测试的五个（前侧）测试端子62h（621h-625h）。在相反表面（背侧）上，用于裂纹测试的五个（后侧）测试端子62t（621t-625t）也形成为对应于（前侧）测试端子62h（621h-625h），即形成在透过衬底的相对位置处。在这些端子当中，前侧测试端子621h和后侧测试端子621t也被称为第一测试端子（连接成为对的端子），前侧测试端子622h-625h和背侧测试端子622t-625t也称为第二测试端子（被布置在彼此相对以形成对的位置处的端子，但是这些端子没有被连接以形成对）。
作为第一测试端子的对的前侧测试端子621h和背侧测试端子621t利用贯穿硅通孔TSVT1彼此电连接以用于测试。另一方面，作为第二测试端子中的一个的前侧测试端子622h没有连接到布置在与其相对的位置处的背侧测试端子622t，而是利用贯穿硅通孔TSVT2连接到背侧测试端子625t。分别利用对应的贯穿硅通孔TSVT3-5，前侧测试端子623h连接到背侧测试端子622t，前侧测试端子624h连接到背侧测试端子623t，并且前侧测试端子625h连接到背侧测试端子624t。即，每个前侧测试端子连接到布置在对应于下一端子的位置处的背侧端子。如下面所描述的，该编制意图在于当存储器件21-24堆叠时，进行存储器件的贯穿硅通孔TSVT2-5的螺旋方式（使得向上进行时，即向堆叠的下一级（层）行进时，相对的水平位置改变）的连接模式。
图3A-3B示出了图1中的堆叠类型的半导体器件的详细截面图，图3A是一个半导体芯片（即21-24共同的）的截面图，并且图3B是其中堆叠了图3A中所示的四个半导体芯片21-24的半导体器件的截面图。为了方便起见，图3B被示出为相对于图3A上下颠倒。即，图3B示出了半导体芯片朝下堆叠的示例，然而，本公开可以应用于半导体芯片朝上堆叠的器件。半导体芯片的衬底10具有半导体衬底和包括多层结构的器件层。
虽然导线61实际上沿着存储器芯片的表面的外围（参见图1B）设置并且因此在截面图中没有出现，但是在图3B中由虚线示出导线61，以便于示意性地表示电连接。
半导体芯片21-24的前侧测试端子621h通过（下侧的）下一级芯片的背侧测试端子621t而共同连接。图中的最下面的半导体芯片21的前侧测试端子是开放的，因为在下一级没有芯片。
半导体芯片21-24的前侧测试端子622h-625h穿过贯穿硅通孔TSVT2-5进行连接，将端子移位到下一个。作为具体的示例，图中的顶部半导体芯片24的前侧测试端子625h通过半导体芯片23的背侧测试端子625t、半导体芯片23的前侧测试端子622h、半导体芯片22的背侧测试端子622t、半导体芯片22的前侧测试端子623h和半导体芯片21的背侧测试端子623t电连接到半导体芯片21的前侧测试端子624h。以类似的方式，半导体芯片23的前侧测试端子625h电连接到半导体芯片21的前侧测试端子623h，并且半导体芯片22的前侧测试端子625h电连接到半导体芯片21的前侧测试端子622h。
参考上述专注于导线61的电连接关系的结构，半导体芯片21-24的导线61的一端（连接到前侧测试端子621h的一侧上的末端）共同连接到半导体芯片21的前侧测试端子621h。另一方面，另一端（连接到前侧测试端子625h的一侧上的末端）分别连接到半导体芯片21的前侧测试端子622h-625h中对应的一个。具体地，半导体芯片21的导线61的另一端电连接到半导体芯片21的前侧测试端子625h，半导体芯片22的导线61的另一端电连接到半导体芯片21的前侧测试端子622h，半导体芯片23的导线61的另一端电连接到半导体芯片21的前侧测试端子623h，并且半导体芯片24的导线61的另一端电连接到半导体芯片21的前侧测试端子624h。
根据上述结构，通过测量半导体芯片21的前侧测试端子621h与半导体芯片21的前侧测试端子622h-625h中的任一个之间的电阻，即使在堆叠状态下也能够检查半导体芯片21-24中的每个中的裂纹的存在，即，当在堆叠状态中的任何半导体芯片的存储器芯片中存在裂纹时，能够识别出哪个芯片具有裂纹。
图4A-4B示出了检查图1中所示的半导体器件中的每个半导体芯片的裂纹的方法。图4A示出了半导体芯片21的裂纹检查，并且图4B示出了半导体芯片24的裂纹检查。当针对裂纹检查半导体芯片21时，可以测量测试端子621和测试端子625之间的电阻，并且当针对裂纹检查半导体芯片24时，可以测量测试端子621和测试端子624之间的电阻。以该方式，即使在堆叠之后，也能够针对裂纹单独地检查每个半导体芯片。
在该示例中，由于前侧测试端子（621h-625h）的组与位于与前侧测试端子相对的位置的背侧测试端子（621t-625t）的组中的每个被沿着直线（线性地）布置为阵列，即排成行，前侧测试端子622h在相反表面（背侧）上的下一位置处没有测试端子，并且因此连接到位于相反表面上的另一端处的背侧测试端子625t。然而，例如，这些测试端子可以以环形方式布置（未示出）。在该情况下，两个表面上的每个测试端子能够连接到相反表面上的测试端子，移位到下一个（逐个地）。当如上所述地堆叠这样的半导体芯片时，半导体芯片的贯穿硅通孔TSVT2-5在整体上以螺旋的方式连接。
虽然在该示例中任何一个测试端子规则地连接到相反表面上的下一测试端子，但是即使测试端子规则地连接到相反表面上相距一个或多个测试端子的端子，也可以获得本公开的效果。然而，由于存在使得结构变得复杂的不利方面，因此优选的是，测试端子连接到位于相对端子的下一个位置处的测试端子，这是最简单的。
图5示出了根据本公开的半导体器件的修改示例。如图5中所示，存在具有用于安装的支撑凸块45的半导体器件。用于安装的支撑凸块45被分配给用于裂纹检查的第一端子。中央凸块通常由于确定的焊球分配而难以用于测试。另一方面，有利的是，支撑球可以用作裂纹检查的测试端子，这时因为不需要确保支撑球的电特性。
图6示出了图5中所示的示例的还修改的示例。如图6中所示，焊盘45设置在用于安装的支撑凸块45之间并且连接到支撑凸块以使得从焊盘46对半导体器件进行测试。当难以与支撑凸块45接触时，并且当与支撑凸块45的接触对安装有影响时，对于测试来说，与支撑凸块45的接触是不可能的。在该情况下，能够通过与焊盘46接触来检查裂纹。
（示例2）
图7是根据本公开的示例2的半导体器件的截面图。在半导体芯片（存储器件）21-24中的每个中设置通过穿过半导体芯片的贯穿硅通孔（TSV）连接的第三测试端子626h和626t（前和背）和选择器55，并且选择器55在多个输入信号之间切换输出，其对应于来自本身具有选择器的每个半导体芯片的模式寄存器47（参见图8）的输出信号。即，能够通过利用模式寄存器设置命令来改变模式寄存器47的设置来执行选择器55的输出。
图8是根据示例2的半导体器件的电路框图。信号端子20a-20d包括时钟端子、命令端子、地址端子和数据端子。时钟端子接收从外部提供的时钟信号CLK，命令端子接收来自外部的命令信号CMD，并且地址端子接收从外部提供的地址信号ADD。在读取操作期间，数据端子接收从读取/写入控制电路12提供的数据DATA并且将数据输出到外部，并且在写入操作期间，数据端子接收从外部提供的数据DATA，并且将数据发送到读取/写入控制电路12。读取/写入控制电路12根据时钟信号CLK、命令信号CMD和地址信号ADD控制存储器单元阵列11的读取操作和写入操作。
虽然图8示出了沿着半导体芯片21的外围布置的（前侧）第一测试端子621h和（前侧）第二测试端子622h-625h，但是这仅是为了清楚地表示半导体芯片21的电连接的目的而示出的。优选地如图1B中所示地布置（前侧）第一测试端子621h和（前侧）第二测试端子622h-625h，使得沿着外围布置的用于裂纹检查的导线61的部分更长。
例如，测试输出控制电路47是模式寄存器，并且形成对应于命令信号CMD和地址信号ADD的、切换选择器55的输出的测试输出控制信号，并且将该信号提供到选择器55。对应于测试输出控制信号，选择器55将（前侧）第二测试端子622h-625h中的任一个与（前侧）第三测试端子626h电连接。
在其中堆叠存储器件21-24和存储器控制器的存储器系统中，图7的测试端子621h可以用作接地端子，并且图7的第三测试端子626h可以通过选择器55连接到用于普通操作的端子（622h-625h）中的一个。根据该结构，存储器系统能够在不增加外部端子（SB）的情况下检测每个半导体芯片的裂纹。即，能够通过测试端子626h与621h之间的泄漏电流来检测每个半导体芯片的裂纹。
（示例3）
图9A-9C示出了示例3。与图3相同的元件由相同的附图标记表示，并且省略对它们的说明。在该示例中，顶部芯片24’不具有贯穿硅通孔，这不同于其它半导体芯片21-23。不需要在顶部芯片24’中提供贯穿硅通孔，这是因为半导体芯片21-23和24’被堆叠使得其上形成电路15的表面为向下的方式。仅省略了形成贯穿硅通孔的步骤，可以与其它半导体芯片21-23一样地形成存储器电路、测试端子、信号端子、将每个贯穿硅通孔与对应的端子连接的多层导线等等。对于顶部芯片24’的裂纹检查，包括对于其它半导体芯片21-23的裂纹检查，可以以与图3的示例中相同的方式来执行。
图10示出了安装根据示例1-3的半导体芯片堆叠10的示例。为了简化，省略了用于裂纹检查的前侧和后侧测试端子、导线以及用于测试的贯穿硅通孔。在该示例中，半导体芯片堆叠10中的每个芯片形成为通用的存储器（例如，DRAM），并且堆叠10被安装在控制每个通用的存储器的存储器控制器48上。每个存储器21-24（24’）的时钟端子、命令端子、地址端子和数据端子被共同地连接，并且分别连接到存储器控制器48的对应的端子。存储器控制器48安装在封装衬底40上，并且通过利用树脂50密封整体来获得多芯片模块。该模块被与诸如MPU、CPU等等的其它半导体芯片以及电组件一起安装在作为主板的电路板80上。封装衬底40可以具有绝缘体以及形成在绝缘体的表面和/或内部的导体，并且也可以被称为电路板。封装衬底40可以类似于作为主板的电路板80。封装衬底40和电路板80中的每个形成为包括多个布线（或互连线）的布线板。这些布线或互连线可以形成为多级布线结构。
图11示出了安装根据示例1-3的半导体芯片堆叠10的另一示例。为了简化，省略了用于裂纹检查的前侧和背侧测试端子、导线以及用于测试的贯穿硅通孔。在该安装示例中，作为核心存储器的半导体芯片堆叠10的每个芯片不具有到存储器控制器的接口。具有接口功能的接口芯片60用于该接口。芯片60安装在封装衬底40上，并且半导体芯片堆叠10安装在芯片60上。在作为主板的印刷电路板80上，安装该模块和存储器控制器70。
诸如MPU和CPU的微处理器/微控制器本身可以具有存储器控制器48和70的功能。存储器控制器48和/或接口芯片60可以在没有封装衬底40的情况下安装在电路板80上。
虽然已经基于上述示例描述了本公开，但是应注意的是，本公开可以基于基本技术思想在整个公开（包括权利要求和附图）的范围内进行改变和修改。还应注意的是，在权利要求的范围内，公开的和/或要求保护的元素（包括附图）的任何组合和/或选择都可以是可用的。即，应注意的是，本公开可以包括本领域技术人员将根据包括权利要求和附图的整个公开以及技术思想进行的任何修改和/或修正。

Claims (20)

1.一种器件，包括：
半导体衬底，所述半导体衬底包括彼此相反的第一和第二主表面；
第一穿透电极，所述第一穿透电极穿过所述半导体衬底；
多个第二穿透电极，每个所述第二穿透电极穿过所述半导体衬底；
第一端子，所述第一端子形成在所述半导体衬底的第一主表面侧上，所述第一端子与所述第一穿透电极垂直对齐并且电连接到所述第一穿透电极；
多个第二端子，所述多个第二端子形成在所述半导体衬底的第一主表面侧上，每个所述第二端子与所述第二穿透电极中的关联的一个第二穿透电极垂直对齐并且电连接到所述第二穿透电极中的另一个第二穿透电极，该另一个第二穿透电极未与所述第二穿透电极中的所述关联的一个第二穿透电极垂直对齐；
第三端子，所述第三端子形成在所述半导体衬底的第二主表面侧上，所述第三端子与所述第一穿透电极垂直对齐并且电连接到所述第一穿透电极；
多个第四端子，所述多个第四端子形成在所述半导体衬底的第二主表面侧上，每个所述第四端子与所述第二穿透电极中的关联的一个第二穿透电极垂直对齐并且电连接到该关联的一个第二穿透电极；以及
导线，所述导线形成在所述半导体衬底的第一主表面侧上，所述导线包括与所述第一端子电连接的第一端部和与所述第二端子中的一个第二端子电连接的第二端部。
2.如权利要求1所述的器件，其中，
所述导线沿着所述半导体衬底的外围边缘布置。
3.如权利要求1所述的器件，其中，
所述半导体衬底被形成为由第一、第二、第三和第四边限定的基本上为矩形的形状，并且沿着所述半导体衬底的所述第一、第二、第三和第四边形成所述导线。
4.如权利要求1所述的器件，其中，
所述半导体衬底包括用于在其中形成电子电路以实现电路操作的电路形成区域，并且所述导线形成为围绕所述半导体衬底的所述电路形成区域。
5.如权利要求4所述的器件，其中所述器件还包括：
多个第三穿透电极，每个所述第三穿透电极形成在电路形成区域中并且穿过所述半导体衬底；
多个第五端子，所述多个第五端子形成在所述半导体衬底的第一主表面侧上，每个所述第五端子与所述第三穿透电极中的关联的一个第三穿透电极垂直对齐并且电连接到该关联的一个第三穿透电极；以及
多个第六端子，所述多个第六端子形成在所述半导体衬底的第二表面侧上，每个所述第六端子与所述第三穿透电极中的关联的一个第三穿透电极垂直对齐并且电连接到该关联的一个第三穿透电极。
6.如权利要求1所述的器件，其中所述器件还包括：
第三穿透电极，所述第三穿透电极穿过所述半导体衬底；
第五端子，所述第五端子形成在所述半导体衬底的第一主表面侧上，所述第五端子与所述第三穿透电极垂直对齐并且电连接到所述第三穿透电极；
第六端子，所述第六端子形成在所述半导体衬底的第二主表面侧上，所述第六端子与所述第三穿透电极垂直对齐并且电连接到所述第三穿透电极；以及
选择器，所述选择器形成在所述半导体衬底的第一主表面侧上，所述选择器包括输出节点和多个输入节点，所述输出节点与所述第三穿透电极电连接，每个所述输入节点与所述第二穿透电极中的关联的一个第二穿透电极电连接。
7.一种器件，包括：
第一半导体芯片，所述第一半导体芯片包括：
第一半导体衬底，所述第一半导体衬底包括彼此相反的第一和第二主表面，
第一穿透电极，所述第一穿透电极穿过所述第一半导体衬底，
多个第二穿透电极，每个所述第二穿透电极穿过所述第一半导体衬底，
第一端子，所述第一端子形成在所述第一半导体衬底的第一主表面侧上，所述第一端子与所述第一穿透电极垂直对齐并且电连接到所述第一穿透电极，
多个第二端子，所述多个第二端子形成在所述第一半导体衬底的第一主表面侧上，每个所述第二端子与所述第二穿透电极中的关联的一个第二穿透电极垂直对齐并且电连接到所述第二穿透电极中的另一个第二穿透电极，该另一个第二穿透电极未与所述第二穿透电极中的所述关联的一个第二穿透电极垂直对齐，
第三端子，所述第三端子形成在所述第一半导体衬底的第二主表面侧上，所述第三端子与所述第一穿透电极垂直对齐并且电连接到所述第一穿透电极，
多个第四端子，所述多个第四端子形成在所述第一半导体衬底的第二主表面侧上，每个所述第四端子与所述第二穿透电极中的关联的一个第二穿透电极垂直对齐并且电连接到该关联的一个第二穿透电极，以及
第一导线，所述第一导线形成在所述第一半导体衬底的第一主表面侧上，所述第一导线包括与所述第一端子电连接的第一端部和与所述第二端子中的一个第二端子电连接的第二端部；以及
第二半导体芯片，所述第二半导体芯片与所述第一半导体芯片堆叠并且包括：
第二半导体衬底，所述第二半导体衬底包括彼此相反的第三和第四主表面；
第五端子，所述第五端子形成在所述第二半导体衬底的第三主表面侧上，所述第五端子电连接到所述第一半导体芯片的所述第三端子；
多个第六端子，所述多个第六端子形成在所述第二半导体衬底的第三主表面侧上，每个所述第六端子电连接到所述第一半导体芯片的所述第四端子中的关联的一个第四端子；以及
第二导线，所述第二导线形成在所述第二半导体衬底的第三主表面侧上，所述第二导线包括与所述第五端子电连接的第三端部和与所述第六端子中的一个第六端子电连接的第四端部。
8.如权利要求7所述的器件，其中，
所述第一半导体芯片的所述一个第二端子与所述第二半导体芯片的所述一个第六端子垂直对齐。
9.如权利要求7所述的器件，其中，所述第二半导体芯片还包括：
第三穿透电极，所述第三穿透电极穿过所述第二半导体衬底，所述第三穿透电极与所述第五端子垂直对齐并且电连接到所述第五端子，
多个第四穿透电极，每个所述第四穿透电极穿过所述第二半导体衬底，每个所述第四穿透电极与所述第六端子中的关联的一个第六端子垂直对齐并且电连接所述第六端子中的另一个第六端子，该另一个第六端子未与所述第六端子中的所述关联的一个第六端子垂直对齐，
第七端子，所述第七端子形成在所述第二半导体衬底的第四主表面侧上，所述第七端子与所述第三穿透电极垂直对齐并且电连接到所述第三穿透电极，以及
多个第八端子，所述多个第八端子形成在所述第二半导体衬底的第四主表面侧上，每个所述第八端子与所述第四穿透电极中的关联的一个第四穿透电极垂直对齐并且电连接到该关联的一个第四穿透电极。
10.如权利要求9所述的器件，其中，
所述第一半导体芯片的所述一个第二端子与所述第二半导体芯片的所述一个第六端子垂直对齐。
11.如权利要求10所述的器件，
其中，所述第一半导体芯片还包括，
第五穿透电极，所述第五穿透电极穿过所述第一半导体衬底，
第九端子，所述第九端子形成在所述第一半导体衬底的第一主表面侧上，所述第九端子与所述第五穿透电极垂直对齐并且电连接到所述第五穿透电极，
第十端子，所述第十端子形成在所述第一半导体衬底的第二主表面侧上，所述第十端子与所述第五穿透电极垂直对齐并且电连接到所述第五穿透电极，以及
第一选择器，所述第一选择器形成在所述第一半导体衬底的第一主表面侧上，所述第一选择器包括第一输出节点和多个第一输入节点，所述第一输出节点电连接到所述第五穿透电极，每个所述第一输入节点电连接到所述第二穿透电极中的关联的一个第二穿透电极；并且
其中，所述第二半导体芯片还包括：
第六穿透电极，所述第六穿透电极穿过所述第二半导体衬底，
第十一端子，所述第十一端子形成在所述第二半导体衬底的第三主表面侧上，所述第十一端子与所述第五穿透电极垂直对齐并且电连接到所述第五穿透电极，所述第十一端子还电连接到所述第一半导体芯片的所述第十端子，
第十二端子，所述第十二端子形成在所述第二半导体衬底的第四主表面侧上，所述第十二端子与所述第六穿透电极垂直对齐并且电连接到所述第六穿透电极，以及
第二选择器，所述第二选择器形成在所述第二半导体衬底的第三主表面侧上，所述第二选择器包括第二输出节点和多个第二输入节点，所述第二输出节点电连接到所述第六穿透电极，每个所述第二输入节点电连接到所述第四穿透电极中的关联的一个第四穿透电极。
12.如权利要求7所述的器件，其中，
所述第二半导体芯片不包括分别与所述第五和第六端子电连接的多个穿透电极。
13.如权利要求12所述的器件，其中，
所述第一半导体芯片的所述一个第二端子与所述第二半导体芯片的所述一个第六端子垂直对齐。
14.如权利要求7所述的器件，还包括第三半导体芯片，所述第三半导体芯片与第一和第二半导体芯片堆叠，使得所述第一半导体芯片夹在所述第二半导体芯片和所述第三半导体芯片之间，所述第三半导体芯片包括：
第三半导体衬底，所述第三半导体衬底包括彼此相反的第五和第六主表面；
第七穿透电极，所述第七穿透电极穿过所述第三半导体衬底；
多个第八穿透电极，每个所述第八穿透电极穿过所述第三半导体衬底；
第十三端子，所述第十三端子形成在所述第三半导体衬底的第五主表面侧上，所述第十三端子与所述第七穿透电极垂直对齐并且电连接到所述第七穿透电极，
多个第十四端子，所述多个第十四端子形成在所述第三半导体衬底的第五主表面侧上，每个所述第十四端子与所述第八穿透电极中的关联的一个第八穿透电极垂直对齐并且电连接到所述第八穿透电极中的另一个第八穿透电极，该另一个第八穿透电极未与所述第八穿透电极中的所述关联的一个第八穿透电极垂直对齐，
第十五端子，所述第十五端子形成在所述第三半导体衬底的第六主表面侧上，所述第十五端子与所述第七穿透电极垂直对齐并且电连接到所述第七穿透电极，所述第十五端子还电连接到所述第一半导体芯片的所述第一端子；
多个第十六端子，所述多个第十六端子形成在所述第三半导体衬底的第六主表面侧上，每个所述第十六端子与所述第八穿透电极中的关联的一个第八穿透电极垂直对齐并且电连接到该关联的一个第八穿透电极，每个所述第十六端子还电连接到所述第一半导体芯片的所述第二端子中的关联的一个第二端子；以及
第三导线，所述第三导线形成在所述第三半导体衬底的第五主表面侧上，所述第三导线包括与所述第十三端子电连接的第五端部和与所述第十六端子中的一个第十六端子电连接的第六端部。
15.如权利要求14所述的器件，其中，
所述第一半导体芯片的所述一个第二端子、所述第二半导体芯片的所述一个第六端子、以及所述第三半导体芯片的所述一个第十六端子彼此垂直对齐。
16.一种器件，包括：
第一半导体芯片，所述第一半导体芯片包括：
第一半导体衬底，所述第一半导体衬底包括彼此相反的第一和第二主表面，
第一存储器电路，所述第一存储器电路形成在所述第一半导体衬底的第一主表面侧上，
第一穿透电极，所述第一穿透电极穿过所述第一半导体衬底，
多个第二穿透电极，每个所述第二穿透电极穿过所述第一半导体衬底，
第一端子，所述第一端子形成在所述第一半导体衬底的第一主表面侧上，所述第一端子与所述第一穿透电极垂直对齐并且电连接到所述第一穿透电极，
多个第二端子，所述多个第二端子形成在所述第一半导体衬底的第一主表面侧上，每个所述第二端子与所述第二穿透电极中的关联的一个第二穿透电极垂直对齐并且电连接到所述第二穿透电极中的另一个第二穿透电极，该另一个第二穿透电极未与所述第二穿透电极中的所述关联的一个第二穿透电极垂直对齐，
第三端子，所述第三端子形成在所述第一半导体衬底的第二主表面侧上，所述第三端子与所述第一穿透电极垂直对齐并且电连接到所述第一穿透电极，
多个第四端子，所述多个第四端子形成在所述第一半导体衬底的第二主表面侧上，每个所述第四端子与所述第二穿透电极中的关联的一个第二穿透电极垂直对齐并且电连接到该关联的一个第二穿透电极，以及
第一导线，所述第一导线形成在所述第一半导体衬底的第一主表面侧上，所述第一导线包括与所述第一端子电连接的第一端部和与所述第二端子中的一个第二端子电连接的第二端部；
第二半导体芯片，所述第二半导体芯片与所述第一半导体芯片堆叠以形成芯片堆叠结构并且包括：
第二半导体衬底，所述第二半导体衬底包括彼此相反的第三和第四主表面，
第二存储器电路，所述第二存储器电路形成在所述第二半导体衬底的第三主表面侧上，
第五端子，所述第五端子形成在所述第二半导体衬底的第三主表面侧上，所述第五端子电连接到所述第一半导体芯片的所述第三端子，
多个第六端子，所述多个第六端子形成在所述第二半导体衬底的第三主表面侧上，每个所述第六端子电连接到所述第一半导体芯片的所述第四端子中的关联的一个第四端子，以及
第二导线，所述第二导线形成在所述第二半导体衬底的第三主表面侧上，所述第二导线包括与所述第五端子电连接的第三端部和与所述第六端子中的一个第六端子电连接的第四端部；以及
控制器芯片，所述控制器芯片耦合到所述芯片堆叠结构，以对所述第一和第二存储器电路中的每个存储器电路执行数据读取/写入操作。
17.如权利要求16所述的器件，还包括布线板，所述控制器芯片安装在所述布线板的上方，并且所述芯片堆叠结构安装在所述控制器芯片的上方。
18.如权利要求17所述的器件，还包括绝缘材料，所述绝缘材料形成在所述布线板上以封装所述控制器芯片和所述芯片堆叠结构。
19.如权利要求17所述的器件，还包括接口芯片和第一和第二布线板，所述接口芯片介于所述控制器芯片和所述芯片堆叠结构之间以在所述控制器芯片的控制下控制所述芯片堆叠结构，所述接口芯片安装在所述第一布线板的上方，所述芯片堆叠结构安装在所述接口芯片的上方，所述第一布线板安装在所述第二布线板的上方，并且所述控制器芯片安装在所述第二布线板的上方。
20.如权利要求19所述的器件，还包括绝缘材料，所述绝缘材料形成在所述第一布线板上以封装所述接口芯片和所述芯片堆叠结构。
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