KR20160056168A - 반도체 디바이스 - Google Patents

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KR20160056168A
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이준표
정용환
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Abstract

반도체 디바이스는 메인 패드부와, 메인 패드부의 적어도 일측 가장자리 영역에 메인 패드부와 이격되도록 형성된 서브 패드부를 포함하고, 서브 패드부는 메인 패드부와 단락되는 제1 상태와, 상기 메인 패드부와 개방되는 제2 상태 중 어느 하나의 상태로 동작한다.

Description

반도체 디바이스{Semiconductor device}
본 발명의 기술적 사상은 반도체 디바이스에 관한 것으로, 특히 스위칭에 의해 하나 이상의 역할을 수행하는 다기능 패드를 포함하는 반도체 디바이스에 관한 것이다.
반도체 디바이스의 테스트 공정은 프로브 핀을 통해 상기 반도체 디바이스의 패드들에 전기적 신호를 인가한 후 출력되는 데이터가 정상적인지를 확인함으로써 이루어진다. 최근 반도체 디바이스가 미세화됨에 따라, 테스트 공정 동안 상기 프로브 핀의 반복적이고 정확한 접촉이 요구되며, 상기 반도체 디바이스의 한정된 공간에서 상기 패드의 효율적인 공간 활용 방법이 논의되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세화된 반도체 디바이스의 한정된 공간을 효율적으로 활용할 수 있는 다기능 패드 및 그것을 포함하는 반도체 디바이스를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 디바이스는 메인 패드부와, 상기 메인 패드부의 적어도 일측 가장자리 영역에 상기 메인 패드부와 이격되도록 형성된 서브 패드부를 포함하고, 상기 서브 패드부는 상기 메인 패드부와 단락되는 제1 상태와, 상기 메인 패드부와 개방되는 제2 상태 중 어느 하나의 상태로 동작할 수 있다.
일부 실시예들에서, 상기 서브 패드부는 평면도상에서 다각형, 원형 또는 타원형의 링 형상을 가질 수 있다. 상기 메인 패드부와 상기 서브 패드부의 이격 거리는 프로브 핀의 폭보다 짧을 수 있다. 상기 서브 패드부는 상기 메인 패드부를 둘러싸도록 형성될 수 있다.
상기 서브 패드부는 상기 메인 패드부의 가장자리 영역 중 프로브 핀이 메인 패드부에 접촉할 때 슬라이딩되는 방향인 스크럽 디렉션과 수직하는 가장자리 영역에 형성되고, 상기 스크럽 디렉션과 평행하는 가장자리 영역에는 형성되지 않을 수 있다. 상기 메인 패드부의 상면 및 상기 서브 패드부의 상면은 동일한 레벨에 위치할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 디바이스는 제1 회로부 및 제2 회로부를 구비한 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 패드들을 포함하고, 상기 패드들 중 적어도 하나 이상의 패드는 메인 패드부, 상기 메인 패드부의 가장자리를 둘러싸는 절연부, 및 상기 절연부를 둘러싸는 서브 패드부를 포함하며, 상기 메인 패드부 및 상기 제1 회로부를 연결하는 제1 스위칭부와, 상기 서브 패드부와 상기 제1 회로부를 연결하는 제2 스위칭부를 포함할 수 있다.
일부 실시예들에서, 상기 반도체 디바이스는 상기 서브 패드부와 상기 제2 회로부 사이에 개재된 제3 스위칭부를 더 포함할 수 있다. 상기 제2 스위칭부는 제1 회로부 및 제2 회로부 중 어느 하나의 회로부와 상기 서브 패드부를 연결할 수 있다.
일부 실시예들에서, 상기 반도체 디바이스는 상기 메인 패드부 및 상기 서브 패드부가 상기 제1 회로부와 연결된 제1 상태와, 상기 서브 패드부가 상기 제2 회로부와 연결된 제2 상태를 포함할 수 있다.
상기 반도체 디바이스는 상기 메인 패드부 및 상기 서브 패드부 사이에 개재되어 상기 메인 패드부의 가장자리를 둘러싸도록 형성된 절연부를 더 포함할 수 있다. 상기 서브 패드부는 상기 메인 패드부의 적어도 일측 가장자리를 둘러쌀 수 있다.
일부 실시예들에서, 상기 패드들은 에지 패드 구조를 가질 수 있다. 다른 일부 실시예들에서, 상기 패드들은 센터 패드 구조를 가질 수 있다.
상기 메인 패드부 및 상기 서브 패드부 중 적어도 하나의 상면은 상기 절연부의 상면보다 높은 레벨에 위치할 수 있다.
본 발명의 기술적 사상에 의한 다기능 패드는 이디에스 공정 중 수행될 수 있는 접촉 포지션 검출 공정 동안에 프로브 핀이 패드의 가장자리 영역에 접촉될 경우 이를 판별해 내는 역할을 수행하여, 이디에스 공정의 신뢰성을 높일 수 있다. 또한, 상기 접촉 포지션 검출 공정 이후 후속되는 이디에스 공정, 또는 이디에스 공정을 완료한 후 패키징 공정 등을 수행할 때, 상기 다기능 패드는 반도체 디바이스에서 요구되는 고유의 패드 역할을 수행하여 반도체 디바이스의 한정된 공간을 효율적으로 활용할 수 있다.
도 1은 반도체 디바이스가 형성된 웨이퍼를 보여주는 평면도이고, 도 2는 도 1의 A 부분을 확대하여 보여주는 평면도이다.
도 3은 상기 이디에스 공정을 수행하기 위한 테스트 장치를 예시적으로 보여주는 개략도이다.
도 4는 도 3을 참조하여 설명한 프로브 카드가 반도체 디바이스에 접촉하는 상태를 예시적으로 나타낸 개념도이다.
도 5a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 디바이스의 평면도이다.
도 5b는 도 5a의 A5 - A5' 선 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 디바이스의 회로 구조를 예시적으로 나타낸 블록도이다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 디바이스의 회로 구조를 예시적으로 나타낸 블록도이다.
도 8a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 디바이스의 평면도이다.
도 8b는 도 8a의 A8 - A8' 선 단면도이다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 디바이스들의 단면도들이다.
도 11 내지 도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 디바이스들의 평면도들이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 디바이스를 포함하는 반도체 패키지의 단면도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 디바이스를 포함하는 반도체 패키지의 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 디바이스를 포함하는 메모리 카드를보여주는 개략도이다.
도 17은 본 발명의 실시예들에 따른 반도체 디바이스를 포함하는 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 디바이스를 포함하는 반도체모듈을 보여주는 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 반도체 디바이스가 형성된 웨이퍼(W)를 보여주는 평면도이고, 도 2는 도 1의 A 부분을 확대하여 보여주는 평면도이다.
도 1 및 도 2를 참조하면, 팹 공정을 통해 웨이퍼(W) 상에 복수 개의 반도체 디바이스들(1)이 형성되고, 반도체 디바이스들(1)은 스크라이브 라인(3)에 의해 분리된 후 어셈블리 공정을 통해 개별 단위 칩으로 제조될 수 있다.
팹 공정과 어셈블리 공정의 사이에는 웨이퍼(W)에 형성된 반도체 디바이스들(1)의 전기적 특성을 테스트하는 이디에스(EDS: Electrical Die Sorting) 공정이 진행될 수 있다. 상기 이디에스 공정은 웨이퍼(W)에 형성된 반도체 디바이스들(1) 각각의 주변부를 따라 형성된 패드들(5)에 전기적 신호를 인가하고, 인가된 전기적 신호에 대응하여 출력되는 신호에 의해 반도체 디바이스들(1)의 불량 여부를 판단하는 공정이다.
웨이퍼(W) 내의 반도체 디바이스들(1)의 전기적 테스트를 위해 테스트 장치가 이용되는데, 상기 테스트 장치는 반도체 디바이스들(1)의 패드들(5)로 전기적 신호를 인가하기 위해 테스트 헤드 및 프로브 카드(Probe Card) 등을 구비할 수 있다.
도 3은 상기 이디에스 공정을 수행하기 위한 테스트 장치(1000)를 예시적으로 보여주는 개략도이다.
도 3을 참조하면, 테스트 장치(1000)는 테스트실(1100), 로더실(1200), 프로브 카드(1300) 및 테스터(1400)를 포함할 수 있다.
테스트실(1100)은 웨이퍼(W)에 형성된 반도체 디바이스들(미도시)의 전기적 특성을 검사하는 이디에스 공정이 진행되는 공간을 제공할 수 있다.
테스트실(1100)의 상부에는 프로브 카드(1300)가 위치할 수 있다. 테스트실(100)의 내측에는 프로브 카드(1300)와 마주보도록 웨이퍼 지지 유닛(1120)이 배치될 수 있다. 웨이퍼 지지 유닛(1120) 상에는 로더실(1200)로부터 전달된 웨이퍼(W)가 놓일 수 있다.
웨이퍼 지지 유닛(1120)은 웨이퍼(W)를 지지하는 역할을 수행할 뿐만 아니라, 웨이퍼(W)의 위치를 이동시키는 역할을 수행할 수도 있다. 예를 들어, 웨이퍼(W)가 프로브 카드(1300)의 프로브 핀들(1320)과 접촉되도록 웨이퍼(W)가 이루는 평면과 수직한 방향으로 이동할 수 있다. 나아가, 웨이퍼(W)에 형성된 패드들(미도시)의 배열 방향이 프로브 카드(1300)의 프로브 핀들(1320)의 배열 방향으로 정렬되도록 웨이퍼(W)가 이루는 평면과 수평한 방향으로 이동하거나 회전할 수 있다.
테스트실(1100)의 일 측에는 로더실(1200)이 인접하게 배치될 수 있다. 로더실(1200)은 테스트될 웨이퍼(W)가 저장되는 공간으로서, 로더실(1200)의 웨이퍼(W)는 테스트를 위해 이동 수단(미도시)에 의해 하나씩 테스트실(1100)의 웨이퍼 지지 유닛(1120)으로 옮겨질 수 있다.
프로브 카드(1300)는 전기 신호를 발생하는 테스터(1400)와 반도체 디바이스들이 형성된 웨이퍼(W) 사이에서, 상기 전기 신호를 전달하는 중간 매개체로서의 역할을 수행할 수 있다. 프로브 카드(1300)를 중간 매개체로서 사용하는 이유는, 웨이퍼(W) 상에 형성된 각 디바이스들의 크기가 매우 작기 때문에 전기 신호를 발생하는 테스터(1400)를 각 디바이스들에 직접 연결하는 것이 매우 어렵기 때문이다.
프로브 카드(1300)는 메인 회로 보드(1310) 및 프로브 핀들(1320)을 포함할 수 있다. 메인 회로 보드(1310)는 원판 형상을 가질 수 있으며, 상면에는 원주 방향을 따라서 형성된 다수의 수(male) 또는 암(female) 커넥터가 형성될 수 있다.
메인 회로 보드(1310)의 상기 수 또는 암 커넥터가 ZIF 링(Zero Force Insertion Ring, 미도시) 등에 의해 ZIF 결합함으로써, 프로브 카드(1300)를 테스터(1400)의 베이스(1430)에 결합시킬 수 있다.
프로브 핀들(1320)은 웨이퍼(W)의 반도체 디바이스들 각각에 형성된 패드들(미도시)과 물리적 및 전기적으로 접촉하는 부분이다. 프로브 카드(1300)는 전기 신호를 프로브 핀들(1320)을 통하여 상기 반도체 디바이스들 각각에 전달한다.
한편, 프로브 카드(1300)는 웨이퍼(W)의 반도체 디바이스들을 동시에 테스트하기 위하여 수천 개의 프로브 핀들(1320)을 구비할 수 있다. 이에 따라, 테스트의 정확도를 위하여 프로브 핀들(1320)이 상기 반도체 디바이스들 각각의 패드들(미도시)과 적절한 접촉 포지션을 가지는지 여부를 판별하는 것이 중요하며, 본 발명의 실시예들에 따른 반도체 디바이스들은 한정된 웨이퍼(W) 공간에서 효율적으로 프로브 핀들(1320)의 접촉 포지션을 감지할 수 있게 된다. 이에 대한 상세한 설명은 도 4를 참조하여 후술하기로 한다.
테스터(1400)는 테스터 본체(1410)와, 테스터 본체(1410)에 전기적으로 연결된 테스터 헤드(1420) 및 프로브 카드(1300)와 결속되는 베이스(1430)를 포함할 수 있다.
테스터 본체(1410)는 반도체 디바이스의 검사를 위한 전기 신호를 테스터 헤드(1420)와 베이스(1430)를 경유하여 프로브 카드(1300)로 인가한다. 테스터 본체(1410)는 상기 인가된 전기 신호로부터 상기 반도체 디바이스를 경유하여 체크되는 신호를 프로브 카드(1300)로부터 전달받아 반도체 디바이스의 불량 여부를 판단한다.
베이스(1430)는 중앙부가 비어있는 링 형태를 가질 수 있고, 이러한 베이스(1430)의 하부 면으로 프로브 카드(1300)가 상기 ZIF 링 등을 통해 결합할 수 있다. 베이스(1430)의 구조는 프로브 카드(1300)의 형태에 따라 다양한 구조를 가질 수 있다.
도 4는 도 3을 참조하여 설명한 프로브 카드(1300)가 반도체 디바이스(10)에 접촉하는 상태를 예시적으로 나타낸 개념도이다. 도 4에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
본 실시예에서의 프로브 카드(1300), 프로브 핀들(1320a, 1320b, 1320c) 및 반도체 디바이스(10)는 설명의 편의상 단순화되어 도시되었으며, 프로브 카드(1300), 프로브 핀들(1320a, 1320b, 1320c) 및 반도체 디바이스(10)의 형상 또는 크기는 본 실시예에 의해 제한되지 않는다.
도 4를 참조하면, 프로브 카드(1300)에 구비된 프로브 핀들(1320a, 1320b, 1320c) 각각이 반도체 디바이스(10)의 패드들(20a, 20b, 20c) 각각과 접촉되어 있다.
반도체 디바이스(10)는 도 1을 참조하여 설명한 반도체 디바이스들(1) 중 어느 하나일 수 있다. 반도체 디바이스(10)에는 반도체 디바이스(10)의 내부 회로(미도시)와 연결되어 외부와의 전기적 신호를 입출력하는 패드들(20a, 20b, 20c)이 형성되어 있다.
본 실시예에서는 제1 패드(20a) 및 제2 패드(20b)가 단일 패드로 이루어지고, 제3 패드(20c)는 메인 패드부(22c) 및 서브 패드부(24c)로 구성된 다기능 패드인 경우를 예로 들어 설명하기로 한다. 상기 다기능 패드에 대한 상세한 설명은 도 5a 및 도 5b를 참조하여 후술하기로 한다.
패드들(20a, 20b, 20c)과 접촉하는 프로브 핀들(1320a, 1320b, 1320c)의 접촉 포지션을 살펴보면, 제1 프로브 핀(1320a)은 제1 패드(20a)의 중앙 영역에 접촉하며, 제2 프로브 핀(1320b) 및 제3 프로브 핀(1320c)은 각각 제2 패드(20b) 및 제3 패드(20c)의 가장자리 영역에 접촉하고 있다.
제2 프로브 핀(1320b) 및 제3 프로브 핀(1320c)과 같이 프로브 핀의 접촉 포지션이 패드의 가장자리 영역에 위치할 경우, 이디에스 공정 이후 수반되는 패키징(Packaging) 공정 등에서 접촉 불량 등에 의한 신뢰성이 문제될 수 있다. 왜나 하면, 상기 이디에스 공정 과정에서는 제3 패드(20c) 및 제3 프로브 핀(1320c)이 접촉하기만 하면 제3 패드(20c)의 중앙 위치가 정 위치(제3 프로브 핀(1320c)의 위치)에 있지 않더라도 스펙 인(spec in)으로 판정될 수 있으나, 제3 패드(20c)의 중앙 위치가 상기 정 위치와 상이할 경우 상기 패키징 공정 등에서 제3 패드(20c)를 통해 연결될 수 있는 다른 반도체 디바이스(미도시) 또는 기판(미도시) 등과의 접촉 불량 가능성이 높아지기 때문이다.
한편, 제1 패드(20a) 또는 제2 패드(20b)와 같이 프로브 핀이 접촉하는 패드가 단일 패드로 이루어질 경우, 프로브 핀의 접촉 포지션을 검출하기 어렵고, 이에 따라 상기 이디에스 공정에 의한 반도체 디바이스(10)의 불량 여부 판단의 신뢰성 또한 낮아질 수 있다.
본 실시예에서의 제3 패드(20c)는 프로브 핀(1320c)의 접촉 포지션을 검출하기 위하여, 메인 패드부(22c) 및 메인 패드부(22c)를 둘러싸는 서브 패드부(24c)를 구비할 수 있다. 메인 패드부(22c) 및 서브 패드부(24c) 사이에는 절연부(40c)가 개재되어 있다.
이디에스 공정은 프로브 핀(1320c)과 제3 패드(20c)의 접촉 포지션을 검출하는 접촉 포지션 검출 공정을 포함할 수 있다.
구체적으로, 이디에스 공정 중 적어도 일부의 공정 동안에, 서브 패드부(24c)는 프로브 핀(1320c)과 제3 패드(20c)의 접촉 포지션을 검출하는 역할을 수행할 수 있다. 예를 들어, 서브 패드부(24c)는 메인 패드부(22c)와 개방(open)되어, 메인 패드부(22c)와는 별개의 패드로서 역할을 수행할 수 있다. 즉, 서브 패드부(24c)는 프로브 핀(1320c)이 제3 패드(20c)의 가장자리 영역, 즉 서브 패드부(24c)가 위치하는 영역에 접촉될 경우 이를 판별해 내는 역할을 수행하며, 이에 따라 이디에스 공정의 신뢰성을 높일 수 있다.
한편, 상기 접촉 포지션 검출 공정 이후에 후속 이디에스 공정을 진행하거나, 상기 이디에스 공정을 종료한 후 패키징 공정 등을 수행할 때, 서브 패드부(24c)는 메인 패드부(22c)와 단락(short)되어, 반도체 디바이스(10)에서 요구되는 고유의 패드 역할을 수행할 수 있다. 이에 따라, 이디에스 공정에서 프로브 핀들(1320a, 1320b, 1320c)의 접촉 포지션을 검출하기 위하여 별도의 센싱 패드(sensing pad)를 구비할 필요가 없으며, 상기 접촉 포지션 검출 공정 이후에, 서브 패드부(24c)는 메인 패드부(22c)와 함께 반도체 디바이스(10)에서 요구되는 고유의 패드 역할을 수행하여 웨이퍼의 한정된 공간을 효율적으로 활용할 수 있게 된다.
도 5a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 디바이스(100)의 평면도이다. 도 5b는 도 5a의 A5 - A5' 선 단면도이다. 도 5a 및 도 5b에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 반도체 디바이스(100)는 반도체 기판(101), 반도체 기판(101) 상에 형성된 회로 패턴층(110), 플러그(130)를 통해 회로 패턴층(110)과 연결된 다기능 패드(120), 절연부(140) 및 몰드부(150)를 포함할 수 있다. 상기 반도체 디바이스(100)는 예를 들면 메모리, 로직, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(System On Chip) 등 다양한기능을 수행하는 반도체 디바이스일 수 있다.
반도체 기판(101)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 반도체 기판(101)은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indiumarsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
도시되지 않았으나, 반도체 기판(101)은 소자분리막에 의해 정의되는 활성 영역과, 활성 영역 내에 형성된 소스/드레인 영역, 게이트 전극 등을 포함할 수 있다.
회로 패턴층(110)은 반도체 기판(101) 상에 형성된 배선 패턴으로서, 회로 패턴층(110)은 예를 들면 알루미늄(Al) 또는 구리(Cu) 등의 금속 배선 또는 금속 호일(foil)로 형성될 수 있다. 일부 실시예들에서, 회로 패턴층(110)의 표면은 주석(Sb), 금(Au), 니켈(Ni) 또는 납(Pb) 등으로 도금될 수도 있다.
회로 패턴층(110)은 메인 패드부(122)와 연결된 제1 회로 패턴(112)과, 서브 패드부(124)와 연결된 제2 회로 패턴(114)을 포함할 수 있다. 제1 회로 패턴(112)은, 도 6을 참조하여 후술할 제1 스위칭부(SW1)와 연결될 수 있으며, 제2 회로 패턴(114)은, 도 6을 참조하여 후술할 제2 스위칭부(SW2) 및 제3 스위칭부(SW3)와 연결될 수 있다.
본 실시예에서의 회로 패턴층(110)은 반도체 기판(101) 상에서 단층 구조를 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 회로 패턴층(110)은 다층 구조를 가지거나, 반도체 기판(101) 내부에 매립된 구조를 가질 수도 있다. 또한, 회로 패턴층(110)은 반도체 기판(101) 상에서 반도체 기판(101)의 상면과 접하는 것으로 도시되었으나, 회로 패턴층(110)과 반도체 기판(101) 사이에는 절연층(미도시)이 개재될 수도 있다.
다기능 패드(120)는 메인 패드부(122) 및 서브 패드부(124)를 포함할 수 있다. 다기능 패드(120)는 회로 패턴층(110) 상에 형성되어, 텅스텐(W) 등으로 이루어진 플러그(130)를 통해 회로 패턴층(110)과 연결될 수 있다. 구체적으로, 메인 패드부(122)는 메인 플러그(132)를 통해 제1 회로 패턴(112)과 연결되고, 서브 패드부(124)는 서브 플러그(134)를 통해 제2 회로 패턴(114)과 연결될 수 있다.
메인 패드부(122)는 평면도상(도 5a의 XY 평면)에서 볼 때, 다각형, 원형 또는 타원형 등의 다양한 형상을 가질 수 있다. 예를 들어, 메인 패드부(122)는 도 5a에 도시된 바와 같이 제1 방향(X축 방향)에 따른 길이(122Lx)가 제2 방향(Y축 방향)에 따른 길이(122Ly)보다 긴 직사각형 형상을 가질 수 있다. 여기서, 제1 방향(X축 방향)은 프로브 핀(PP)이 다기능 패드(120)에 접촉할 때 슬라이딩되는 방향, 즉 스크럽 디렉션(scrub direction)일 수 있다.
평면도상(도 5a의 XY 평면)에서 볼 때, 메인 패드부(122)는 절연부(140) 및 서브 패드부(124)에 의해 둘러싸일 수 있다. 예를 들어, 서브 패드부(124)는 메인 패드부(122)와 이격되되, 메인 패드부(122)를 둘러싸는 직사각형의 링(ring) 형상을 가질 수 있다. 다만 서브 패드부(124)의 형상은 이에 한정되지 않고, 서브 패드부(124)는 다각형, 원형 또는 타원형 등의 다양한 링 형상을 가질 수 있다.
메인 패드부(122) 및 서브 패드부(124)는 예를 들면 알루미늄 또는 구리 등의 금속 호일로 형성될 수 있다. 일부 실시예들에서, 메인 패드부(122)의 표면 또는 서브 패드부(124)의 표면은 주석, 금, 니켈 또는 납 등으로 도금될 수도 있다. 메인 패드부(122) 및 서브 패드부(124)는 서로 동일한 재료로 형성될 수 있으나, 이에 한정되지 않는다.
메인 패드부(122) 및 서브 패드부(124)의 이격된 공간은 절연부(140)로 채워질 수 있다. 절연부(140)는 메인 패드부(122) 및 서브 패드부(124) 사이에 개재되어, 메인 패드부(122) 및 서브 패드부(124)를 전기적으로 절연시키는 역할을 수행할 수 있다. 절연부(140)는 예를 들면 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드 등으로 이루어질 수 있다.
일부 실시예들에서, 절연부(140)의 제1 방향(X축 방향)에 따른 폭(140Wx)은 프로브 핀(PP)의 제1 방향(X축 방향)에 따른 폭(PWx)보다 작을 수 있다. 절연부(140)의 제2 방향(Y축 방향)에 따른 폭(140Wy) 또한, 프로브 핀(PP)의 제2 방향(Y축 방향)에 따른 폭(PWy)보다 작을 수 있다.
일부 실시예들에서, 절연부(140)의 제1 방향에 따른 폭(140Wx) 및 제2 방향에 따른 폭(140Wy)은 동일할 수 있다.
절연부(140)의 상면(140T), 메인 패드부(122)의 상면(122T) 및 서브 패드부(124)의 상면(124T)은 상호 동일한 레벨에 위치할 수 있다.
몰드부(150)는 다기능 패드(120)의 적어도 일부분을 노출시키며 반도체 디바이스(100)를 덮도록 형성되어, 반도체 디바이스(100)를 외부 환경으로부터 보호하고, 패키징 공정 등의 후속 공정 동안 반도체 디바이스(100)에 전달되는 충격을 완화시키는 역할을 수행할 수 있다.
일부 실시예들에서, 몰드부(150)는 감광성 폴리이미드(PSPI: Photo Sensitive PolyImide)로 이루어질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 디바이스(100)의 회로 구조를 예시적으로 나타낸 블록도이다. 도 6에 있어서, 도 1 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6을 참조하면, 반도체 디바이스(100)는 메인 패드부(122), 서브 패드부(124), 제1 회로부(116), 제2 회로부(118), 패드부들(122, 124) 및 회로부들(116, 118)을 연결하는 스위칭부들(SW1, SW2, SW3)을 포함할 수 있다.
일부 실시예들에서, 메인 패드부(122)는 제1 스위칭부(SW1)를 통해 제1 회로부(116)와 연결될 수 있다. 즉, 제1 스위칭부(SW1)가 온(on) 상태인 경우, 메인 패드부(122)는 반도체 디바이스(100) 외부와 제1 회로부(116) 사이에서 입출력 신호를 전달하는 역할을 수행할 수 있다. 제1 회로부(116)는 예를 들면 반도체 디바이스(100)에서 요구되는 고유의 역할을 수행하는 회로부일 수 있다.
서브 패드부(124)는 제2 스위칭부(SW2)를 통해 제1 회로부(116)와 연결될 수 있다. 즉, 제2 스위칭부(SW2)가 온 상태인 경우, 서브 패드부(124)는 반도체 디바이스(100) 외부와 제1 회로부(116) 사이에서 입출력 신호를 전달하는 역할을 수행할 수 있다. 제1 스위칭부(SW1) 및 제2 스위칭부(SW2) 모두가 온 상태인 경우에는, 메인 패드부(122) 및 서브 패드부(124)는 서로 단락(short)된 채 제1 회로부(116)와 연결되어, 반도체 디바이스(100) 외부와 제1 회로부(116) 사이에서 입출력 신호를 전달하는 역할을 수행할 수 있다.
한편, 서브 패드부(124)는 제3 스위칭부(SW3)를 통해 제2 회로부(118)와 연결될 수도 있다. 제2 스위칭부(SW2)가 온 상태인 경우, 서브 패드부(124)는 반도체 디바이스(100) 외부와 제2 회로부(118) 사이에서 입출력 신호를 전달하는 역할을 수행할 수 있다. 제2 회로부(118)는 예를 들면 프로브 핀(PP, 도 5a 참조)의 접촉 포지션을 검출하고, 상기 접촉 포지션 검출 결과를 테스트 장치(1000, 도 3 참조)에 전달하는 역할을 수행하는 회로부일 수 있다. 일부 실시예들에서, 제2 스위칭부(SW2)가 온 상태인 경우 제1 스위칭부(SW1)는 오프(off) 상태일 수 있다.
도시하지 않았으나, 도 5를 참조하여 상술한 바와 같이, 메인 패드부(122)는 제1 회로 패턴(112, 도 5 참조)을 경유하여 제1 스위칭부(SW1)와 연결되고, 서브 패드부(124)는 제2 회로 패턴(114, 도 5 참조)을 경유하여 제2 및 제3 스위칭부(SW2, SW3)와 연결될 수 있다.
상기한 바와 같이, 본 실시예에서의 반도체 디바이스(100)는 패드부들(122, 124) 및 회로부들(116, 118)을 연결하는 스위칭부들(SW1, SW2, SW3)을 구비하여, 패드부들(122, 124) 각각은 필요에 따라 다양한 역할을 수행할 수 있다.
예를 들어, 도 1 내지 도 4를 참조하여 설명한 접촉 포지션 검출 공정 동안, 제2 스위치(SW2)는 오프(off) 상태로 유지하고, 제3 스위치(SW3)는 온 상태로 유지하여 프로브 핀 접촉 포지션을 검출할 수 있다.
상기 접촉 포지션 검출 공정이 완료된 후에는, 제1 스위치(SW1) 및 제2 스위치(SW2)를 온 상태로 유지하고, 제3 스위치(SW3)는 오프 상태로 유지하여 메인 패드부(122) 뿐 아니라 서브 패드부(124) 또한 반도체 디바이스(100)에서 요구되는 고유의 패드 역할을 수행하도록 할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 디바이스(200)의 회로 구조를 예시적으로 나타낸 블록도이다. 도 7에 있어서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7을 참조하면, 반도체 디바이스(200)는 메인 패드부(122), 서브 패드부(124), 제1 회로부(116), 제2 회로부(118), 패드부들(122, 124) 및 회로부들(116, 118)을 연결하는 제1 및 제4 스위칭부(SW1, SW4)를 포함할 수 있다.
반도체 디바이스(200)는 도 6을 참조하여 설명한 반도체 디바이스(100)와 유사한 구조를 가지나, 제2 및 제3 스위칭부(SW2, SW3) 대신 제4 스위칭부(SW4)를 구비하는 점에 차이가 있다.
제4 스위칭부(SW4)는 제1 노드(N1) 또는 제2 노드(N2)와 연결되어, 서브 패드부(124)와 제1 회로부(116), 또는 서브 패드부(124)와 제2 회로부(118)를 연결하는 역할을 수행할 수 있다.
즉, 도 6을 참조하여 설명한 바와 유사하게, 상기 접촉 포지션검출 공정이 진행되는 동안 제4 스위칭부(SW4)는 제2 노드(N2)와 연결되어 프로브 핀 접촉 포지션을 검출할 수 있다.
상기 접촉 포지션 검출 공정이 완료된 후, 제4 스위칭부(SW4)는 제1 노드(N1)와 연결되어 메인 패드부(122) 뿐 아니라 서브 패드부(124) 또한 반도체 디바이스(200)에서 요구되는 고유의 패드 역할을 수행하도록 할 수 있다.
도 8a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 디바이스(300)의 평면도이다. 도 8b는 도 8a의 A8 - A8' 선 단면도이다. 도 8a 및 도 8b에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 8a 및 도 8b를 참조하면, 반도체 디바이스(300)는 반도체 기판(101), 반도체 기판(101) 상에 형성된 회로 패턴층(310), 플러그(330)를 통해 회로 패턴층(310)과 연결된 다기능 패드(320), 절연부(340) 및 몰드부(350)를 포함할 수 있다.
본 실시예에서의 반도체 디바이스(300)는 도 5a 및 도 5b를 참조하여 설명한 반도체 디바이스(100)와 다기능 패드(320)의 구조에서 다소 차이가 존재한다. 회로 패턴층(310), 절연부(340) 및 몰드부(350) 각각은 도 5a 및 도 5b의 회로 패턴층(110), 절연부(140) 및 몰드부(150)와 유사한 구조를 가지고, 유사한 역할을 수행할 수 있다.
절연부(340)는 도 5a 및 도 5b를 참조하여 설명한 절연부(140)와 유사하게, 메인 패드부(322)를 둘러싸도록 형성되어 있다. 다만, 서브 패드부(324)는 절연부(340)의 가장자리 영역 중 일부의 영역에만 형성될 수 있다.
예를 들어, 서브 패드부(324)는 절연부(340)의 가장자리 영역 중 제1 방향(X축 방향)과 수직한 가장자리 영역(340Sx)에 형성되고, 제2 방향(Y축 방향)과 수직한 가장자리 영역(340Sy)에는 형성되지 않을 수 있다. 여기서, 제1 방향(X축 방향)은 프로브 핀(미도시)이 다기능 패드(320)에 접촉할 때 슬라이딩되는 방향, 즉 스크럽 디렉션일 수 있다.
양측 가장자리 영역(340Sx)에 형성된 서브 패드부(324a, 324b) 각각은 별개의 서브 플러그(334a, 334b)를 통해 제2 회로 패턴(314)과 연결될 수 있다.
프로브 핀(미도시)이 다기능 패드(320)에 접촉할 때, 스크럽 디렉션 방향에서 미스 얼라인(miss align)이 빈번하게 발생하는 점에서, 본 실시예에서의 서브 패드부(324)는 스크럽 디렉션 방향(X축 방향)에서의 프로브 핀 접촉 포지션을 검출할 수 있음과 동시에, 다기능 패드(320)가 반도체 디바이스(300)에서 차지하는 면적을 줄일 수 있게 된다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 디바이스들(400, 500)의 단면도들이다. 도 9 및 도 10에 있어서, 도 1 내지 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 9 내지 도 10에서의 반도체 디바이스들(400, 500) 각각은 몰드부(450) 또는 절연부(540)의 구조적 차이를 제외하면, 도 5a 및 도 5b를 참조하여 설명한 반도체 디바이스(100)와 유사한 구조를 가지고 유사한 역할을 수행할 수 있다.
도 9는 반도체 디바이스(400)의 몰드부(450)가 도 1 내지 도 8b를 참조하여 설명한 몰드부(150, 350)에 한정되지 않고 다양한 구조를 가질 수 있음을 설명하기 위한 예시적 도면이다. 도 9에 도시된 바와 같이, 몰드부(450)는 서브 패드부(124)의 측면(124S)뿐 아니라, 서브 패드부(124)의 상면(124T) 중 적어도 일부 영역을 덮도록 형성될 수 있다.
도 10은 반도체 디바이스(500)의 절연부(540)가 도 1 내지 도 8b를 참조하여 설명한 절연부(140, 340)에 한정되지 않고 다양한 구조를 가질 수 있음을 설명하기 위한 예시적 도면이다. 도 10에 도시된 바와 같이, 절연부(540)의 상면(540T)은 메인 패드부(122)의 상면(122T) 및 서브 패드부(124)의 상면(124T)보다 낮은 레벨에 위치할 수 있다.
본 실시예에서와 같이 절연부(540)의 상면(540T)이 메인 패드부(122)의 상면(122T) 및 서브 패드부(124)의 상면(124T)보다 낮은 레벨에 위치할 경우, 이디에스 공정에서 프로브 핀(미도시)이 절연부(540)의 상면(540T)에 닿아 상기 프로브 핀이 손상될 가능성을 줄일 수 있다.
도 11 내지 도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 디바이스들(600, 700, 800)의 평면도들이다. 도 11 내지 도 13에 있어서, 도 1 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 11을 참조하면, 웨이퍼(W) 상에는 스크라이브 라인(600L)에 의해 분리된 복수 개의 반도체 디바이스들(600)이 형성되어 있고, 반도체 디바이스들(600)각각의 가장자리 영역에는 복수의 패드들(620)이 위치할 수 있다.
일부 실시예에서, 복수의 패드들(620) 중 적어도 하나 이상의 패드는 도 1 내지 도 10을 참조하여 설명한 다기능 패드들(120, 220, 320) 중 어느 하나와 유사한 구조를 가지는 다기능 패드(620')일 수 있다. 즉, 상기 다기능 패드(620')는 메인 패드부(미도시) 및 서브 패드부(미도시)를 구비하고, 나머지 패드들(620'')은 반도체 디바이스(600)에서 요구되는 고유의 역할만을 수행하는 단일 패드로만 이루어질 수 있다.
도 12를 참조하면, 웨이퍼(W) 상에는 스크라이브 라인(700L)에 의해 분리된 복수 개의 반도체 디바이스들(700)이 형성되어 있고, 반도체 디바이스들(700)각각의 가장자리 영역에는 복수의 패드들(720)이 위치할 수 있다.
일부 실시예에서, 복수의 패드들(720) 중 적어도 하나 이상의 패드는 도 1 내지 도 10을 참조하여 설명한 다기능 패드들(120, 220, 320) 중 어느 하나와 유사한 구조를 가지는 다기능 패드(720')일 수 있다. 또한, 복수의 패드들(720) 중 적어도 하나 이상의 패드는 상기 다기능 패드(720')와 다른 구조를 가지는 다기능 패드(720'')일 수 있다.
즉, 상기 다기능 패드들(720', 720'')은 메인 패드부(미도시) 및 서브 패드부(미도시)를 구비하고, 나머지 패드들(720''')은 반도체 디바이스(700)에서 요구되는 고유의 역할만을 수행하는 단일 패드로만 이루어질 수 있다.
도 13을 참조하면, 웨이퍼(W) 상에는 스크라이브 라인(800L)에 의해 분리된 복수 개의 반도체 디바이스들(800)이 형성되어 있고, 반도체 디바이스들(800)각각의 중앙부에는 복수의 패드들(820)이 위치할 수 있다.
반도체 디바이스들(800)은 도 11 및 도 12의 반도체 디바이스들(600, 700)과 유사한 구조를 가질 수 있으며, 다만 복수의 패드들(820)이 형성된 위치에만 차이가 있다. 즉, 도 11 및 도 12의 반도체 디바이스들(600, 700)은 패드들(620, 720) 각각이 반도체 디바이스들(600, 700)의 가장자리 영역에 위치하는 에지 패드 구조(edge pad structure)를 가지나, 본 실시예에서의 반도체 디바이스(800)는 반도체 디바이스(800)의 중앙부에 패드들(820)이 위치하는 센터 패드 구조(center pad structure)를 가질 수 있다.
상기 센터 패드 구조를 가지는 패드들(820) 중 적어도 하나 이상의 패드는 도 1 내지 도 10을 참조하여 설명한 다기능 패드들(120, 220, 320) 중 어느 하나와 유사한 구조를 가지는 다기능 패드(820')일 수 있다. 즉, 상기 다기능 패드(820')는 메인 패드부(미도시) 및 서브 패드부(미도시)를 구비하고, 나머지 패드들(820'')은 반도체 디바이스(800)에서 요구되는 고유의 역할만을 수행하는 단일 패드로만 이루어질 수 있다.
본 실시예에서와 같이 반도체 디바이스(800)가 센터 패드 구조를 가질 경우, 반도체 디바이스(800) 내부의 회로 레이아웃을 단순화할 수 있고, 소형화에 적합한 반도체 디바이스를 제조할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 디바이스를 포함하는 반도체 패키지(2100)의 단면도이다. 도 14에 있어서, 도 1 내지 도 13에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 14를 참조하면, 반도체 패키지(2100)는 인쇄회로기판(2110), 인쇄회로기판(2110)의 상면에 실장된 반도체 칩(2120), 인쇄회로기판(2110)의 상면 및 반도체 칩(2120)을 덮도록 형성되는 몰드부(2130), 및 인쇄회로기판(2110)의 하면에 부착된 솔더 볼(2140)을 포함할 수 있다.
반도체 칩(2120)은 인쇄회로기판(2110)의 상면(2110T)에 실장될 수 있다.
일부 실시예들에서, 반도체 칩(2120)은 도 1 내지 도 13을 참조하여 설명한 반도체 디바이스들(100, 200, 300, 400, 500, 600, 700, 800) 중 어느 하나일 수 있다. 반도체칩(2120)은 메모리, 로직, 마이크로 프로세서, 아날로그 소자, 디지털시그널 프로세서, 시스템-온-칩 등 다양한 기능을 수행하는 반도체칩일 수 있다. 또한 반도체칩(2120)은 적어도 두 개 이상의 반도체 칩들이 적층된 구조를갖는 멀티-칩(multi-chip)일 수도 있다. 예를 들어, 적어도 두 개 이상의 반도체 칩들이 모두 동일한 종류의 메모리 소자일수도 있고, 두 개 이상의 반도체 칩 중 하나는 메모리 소자이고, 다른 하나는 마이크로 컨트롤러(Micro-controller) 소자일수 있다.
반도체 칩(2120)은 도 14에 도시된 바와 같이 와이어(wire) 본딩으로 실장되거나, 플립-칩(flip-chip) 본딩(도 15 참조)으로 실장될 수 있다.
일부 실시예들에서, 칩 도전 패드(2123) 중 적어도 하나의 패드는 도 1 내지 도 10을 참조하여 설명한 다기능 패드들(120, 220, 320) 중 어느 하나일 수 있다.
몰드부(2130)는 반도체 칩(2120)과 본딩 와이어(2125)를 인쇄회로기판(2110)의 상면(2110T)에서 밀봉하여, 반도체칩(2120)과 본딩 와이어(2125)를 외부 환경의 위험 요소들로부터 보호하는 역할을 수행한다.
몰드부(2130)는 몰딩 수지를 이용하여 형성할 수 있으며, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형수지 또는 폴리 이미드계(polyimide-group) 성형수지 등을 포함할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 디바이스를 포함하는 반도체 패키지(2600)의 단면도이다. 도 15에 있어서, 도 1 내지 도 14에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 15를 참조하면, 반도체 패키지(2600)는 인쇄회로기판(2610), 인쇄회로기판의 상면(2610T)에 실장된 반도체 칩(2620), 인쇄회로기판(2610)과 반도체 칩(2620)을 연결하는 복수의 범프(bump, 2621), 인쇄회로기판(2610)의 상면 및 반도체 칩(2620)을 덮도록 형성되는 몰드부(2630), 인쇄회로기판(2610)의 하면에 부착된 솔더 볼(2640)을 포함할 수 있다.
반도체 칩(2620)은 인쇄회로기판(2610)의 상면(2610T)에 실장될 수 있다.
본 실시예에서의 반도체 칩(2620)은 도 14를 참조하여 설명한 반도체 칩(2120)과 달리, 칩 도전 패드(2623)가 형성된 주면(2620M)이 인쇄회로기판(2610)을 향하도록 실장될 수 있다.
일부 실시예들에서, 반도체 칩(2620)은 도 1 내지 도 13을 참조하여 설명한 반도체 디바이스들(100, 200, 300, 400, 500, 600, 700, 800) 중 어느 하나일 수 있다. 반도체칩(2620)은 예를 들면 메모리, 로직, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서, 시스템-온-칩 등 다양한 기능을 수행하는 반도체 칩일 수 있다.
도 15에 도시된바와 같이 반도체 칩(2620)이 플립-칩(flip-chip) 본딩 방법으로 실장될 경우, 반도체 칩(2620)은 칩 도전 패드(2623)에 형성된 범프(2621)를 통해 인쇄회로기판(2620)에 결합하게 된다.
일부 실시예들에서, 칩 도전 패드(2623)는 중 적어도 하나의 패드는 도 1 내지 도 10을 참조하여 설명한 다기능 패드들(120, 220, 320) 중 어느 하나일 수 있다.
한편, 플립-칩 본딩 방식의 반도체패키지의 경우, 몰드부(2630)는MUF(Molded Under Fill) 공정을 통해 형성될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 디바이스를 포함하는 메모리 카드(5000)를 보여주는 개략도이다.
도 16을 참조하면, 메모리 카드(5000)는 제어기(510) 및 메모리(520)를 포함할 수 있다.
제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다.
상기 제어기(510) 및 메모리(520) 중 적어도 어느 하나는 도 1 내지 도 13을 참조하여 설명한 반도체 디바이스들(100, 200, 300, 400, 500, 600, 700, 800) 중 적어도 하나의 반도체 디바이스를 포함할 수 있다.
이러한 메모리 카드(5000)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(Multi Media Card: MMC) 또는 보안 디지털(Secure Digital card: SD) 카드와 같은 메모리 장치에 이용될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 디바이스를 포함하는 시스템(6000)을 보여주는 블록도이다.
도 17을 참조하면, 시스템(6000)은 프로세서(610), 메모리(620), 입/출력 장치(630) 및 버스(bus, 640)를 포함할 수 있다. 상기 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(640)를 이용하여 서로 데이터 통신을 할 수 있다.
프로세서(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을수행할 수 있다.
메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 여기서, 프로세서(610) 및 메모리(620) 중 적어도 어느 하나는 도 1 내지 도 13을 참조하여 설명한 반도체 디바이스들(100, 200, 300, 400, 500, 600, 700, 800) 중 적어도 하나의 반도체 디바이스를 포함할 수 있다.
입/출력 장치(630)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
이러한 시스템(6000)은 모바일폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk: SSD) 및 기타 여러 다양한 전자 기기 등에 이용될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 디바이스를 포함하는 반도체 모듈을 보여주는 개략도이다.
도 18을 참조하면, 반도체 모듈(7000a)은 모듈 보드(710), 복수의 콘택 터미널들(720) 및 복수의 반도체 패키지들(730)을 포함할 수 있다.
복수의 콘택 터미널들(720)은 모듈 보드(710)의 측면에 형성될수 있고, 복수의 반도체 패키지들(730)과 전기적으로 연결될수 있다. 상기 반도체 패키지들(730)은 모듈 보드(710) 상에 실장될 수 있고, 반도체패키지들(730) 중 적어도 하나의 반도체 패키지는 도 1 내지 도 13을 참조하여 설명한 반도체 디바이스들(100, 200, 300, 400, 500, 600, 700, 800) 중 적어도 하나의 반도체 디바이스를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 반도체 디바이스
101: 반도체 기판
110: 회로 패턴층
112, 114: 제1 및 제2 회로 패턴
116, 118: 제1 및 제2 회로부
120: 다기능 패드
122: 메인 패드부
124: 서브 패드부
130: 플러그
132: 메인 플러그
134: 서브 플러그
140: 절연부
150: 몰드부
1000: 테스트 장치
1100: 테스트실
1120: 웨이퍼 지지 유닛
1200: 로더실
1300: 프로브 카드
1310: 메인 회로 보드
1320: 프로브 핀
1400: 테스터
1410: 테스터 본체
1420: 테스터 헤드
1430: 베이스

Claims (10)

  1. 메인 패드부와,
    상기 메인 패드부의 적어도 일측 가장자리 영역에 상기 메인 패드부와 이격되도록 형성된 서브 패드부를 포함하고,
    상기 서브 패드부는 상기 메인 패드부와 단락(short)되는 제1 상태와, 상기 메인 패드부와 개방(open)되는 제2 상태 중 어느 하나의 상태로 동작하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1 항에 있어서,
    상기 서브 패드부는 평면도상에서 다각형, 원형 또는 타원형의 링(ring) 형상을 가지는 것을 특징으로 하는 반도체 디바이스.
  3. 제2 항에 있어서,
    상기 메인 패드부와 상기 서브 패드부의 이격 거리는 프로브 핀의 폭보다 짧은 것을 특징으로 하는 반도체 디바이스.
  4. 제1 항에 있어서,
    상기 서브 패드부는 상기 메인 패드부를 둘러싸도록 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제1 항에 있어서,
    상기 서브 패드부는 상기 메인 패드부의 가장자리 영역 중 프로브 핀이 메인 패드부에 접촉할 때 슬라이딩되는 방향인 스크럽 디렉션(scrub direction)과 수직하는 가장자리 영역에 형성되고, 상기 스크럽 디렉션과 평행하는 가장자리 영역에는 형성되지 않는 것을 특징으로 하는 반도체 디바이스.
  6. 제1 항에 있어서,
    상기 메인 패드부의 상면 및 상기 서브 패드부의 상면은 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 디바이스.
  7. 제1 회로부 및 제2 회로부를 구비한 반도체 기판과,
    상기 반도체 기판 상에 형성된 복수의 패드들을 포함하고,
    상기 패드들 중 적어도 하나 이상의 패드는 메인 패드부, 상기 메인 패드부의 가장자리를 둘러싸는 절연부, 및 상기 절연부를 둘러싸는 서브 패드부를 포함하며,
    상기 메인 패드부 및 상기 제1 회로부를 연결하는 제1 스위칭부와,
    상기 서브 패드부와 상기 제1 회로부를 연결하는 제2 스위칭부를 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제7 항에 있어서,
    상기 서브 패드부와 상기 제2 회로부 사이에 개재된 제3 스위칭부를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제7 항에 있어서,
    상기 제2 스위칭부는 제1 회로부 및 제2 회로부 중 어느 하나의 회로부와 상기 서브 패드부를 연결하는 것을 특징으로 하는 반도체 디바이스.
  10. 제7 항에 있어서,
    상기 메인 패드부 및 상기 서브 패드부 사이에 개재되어 상기 메인 패드부의 가장자리를 둘러싸도록 형성된 절연부를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
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