KR20090034785A - 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법 - Google Patents

구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법 Download PDF

Info

Publication number
KR20090034785A
KR20090034785A KR1020080097614A KR20080097614A KR20090034785A KR 20090034785 A KR20090034785 A KR 20090034785A KR 1020080097614 A KR1020080097614 A KR 1020080097614A KR 20080097614 A KR20080097614 A KR 20080097614A KR 20090034785 A KR20090034785 A KR 20090034785A
Authority
KR
South Korea
Prior art keywords
vertical
path
paths
signal
segment
Prior art date
Application number
KR1020080097614A
Other languages
English (en)
Other versions
KR101519440B1 (ko
Inventor
정회주
이훈
이정배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20090034785A publication Critical patent/KR20090034785A/ko
Application granted granted Critical
Publication of KR101519440B1 publication Critical patent/KR101519440B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법이 개시된다. 본 발명에 따른 적층된 반도체 장치는 마스터 디바이스와 적어도 하나의 종속 디바이스들을 포함하는 다수의 적층된 디바이스들; 각각이 상기 다수의 적층된 디바이스들 중 하나와 연관된 다수의 세그먼트들; 각각이 상기 다수의 세그먼트들의 부분 집합을 포함하며 상기 다수의 적층된 디바이스들을 관통하는 N(2이상의 정수)개의 수직 연결 경로들; 상기 N개의 수직 연결 경로들로부터 구성되는 M(<N, 정수)개의 수직 신호 경로들을 구비하며, 상기 M개의 수직 신호 경로들 중 적어도 하나는 상기 N개의 수직 연결 경로들 중 적어도 두 개의 경로들 각각으로부터 적어도 하나의 세그먼트를 이용하여 상기 마스터 디바이스에 의하여 적응적으로 구성됨으로써, 적층된 반도체 장치의 수직 입출력 라인들의 페일을 리페어할 수 있다.
적층, 반도체, 멀티칩, 리페어

Description

구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법{STACKED SEMICONDUCTOR APPARATUS WITH CONFIGURABLE VERTICAL I/O AND METHOS THERE-OF}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 수직 입출력 라인을 구성할 수 있는 적층된 반도체 장치(Stacked semiconductor device)에 관한 것이다.
멀티 칩 패키지(MCP, Multi-Chip Package)는 다수의 칩들로 구성되는 패키지 칩으로서 응용 제품에 따라 필요한 메모리를 조합할 수 있고 휴대폰 등 모바일 기기의 공간 효율화에도 크게 기여한다.
상기 MCP를 제조하는 방식 중 하나인 3차원 적층(3D stacking) 방식은 다수의 칩들을 수직 방향으로 쌓고 TSV(through silicon vias)를 이용하여 상기 다수의 칩들을 상호 접속시킨다.
즉, 상기 3차원 적층 방식으로 쌓는 방식에 의한 MCP는 칩들을 상호 접속시키기 위한 금속 와이어(wire)가 필요 없기 때문에 상기 MCP의 소형화, 고속화, 및 저전력화가 가능하여 날로 수요가 많아지고 있다.
그러나 상기 MCP의 TSV에 페일(fail)이 발생된 경우 칩들 각각의 내부에 구현되어 상기 적어도 두 개 이상의 칩들 상호 간의 전기적 전송 경로를 형성하는 입출력 라인도 페일이 되어 결국 MCP의 불량을 초래할 수 있다.
도 1은 관련 기술에 따른 3차원 적층 방식에 의해 구현되는 반도체 메모리 장치이다. 도 1을 참조하면, 도 1의 (a)는 3차원으로 적층되는 반도체 메모리 장치로서 상기 반도체 메모리 장치(1)는 제1 메모리 칩(3)에 제2 메모리칩(5)이 적층되어 구현된다.
도 1의 (b)는 도 2의 (a)의 제1 메모리 칩(3)에 페일이 발생된 경우를 나타내는 도면으로 상기 제1 메모리 칩(3)에 페일 라인(fail line) 방향으로 페일이 발생된 경우 상기 제1 메모리 칩(3)과 상기 제2 메모리칩(5)의 상호 접속은 이뤄지지 않는다.
예컨대, 상기 제1 메모리 칩(3)에 페일 라인(fail line) 방향으로 페일이 발생된 경우 상기 제1 메모리 칩(3)의 제1 내지 제9 영역(Tile00 내지 TILE22) 중에서 제9 영역(TILE22) 안의 입출력 라인들(F_IO)은 페일이 되어 상기 제1 메모리 칩(3)과 제2 메모리칩(5)의 상호 접속은 이뤄지지 않는다.
상기 제1 메모리 칩(3)과 제2 메모리칩(5)의 접속 불량이 상기 반도체 메모리 장치(1)의 패키징(packing) 후에 검출된 경우 상기 반도체 메모리 장치(1)는 최종 페일처리 될 수 있다.
따라서, 상기 반도체 메모리 장치(1)의 페키징 후에도 상기 TSV의 페일로 인하여 입출력 라인들에 페일이 발생된 경우 상기 입출력 라인의 경로를 재설정하여 상기 제1 메모리 칩(3)과 제2 메모리칩(5)의 상호 접속을 바로 리페어할 수 있는 방법이 필요한 실정이다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 수직 입출력 라인들의 페일을 리페어하여 수직 입출력 라인을 구성할 수 있는 적층된 반도체 장치 및 그 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 적층된 반도체 장치는 마스터 디바이스와 적어도 하나의 종속 디바이스들을 포함하는 다수의 적층된 디바이스들; 각각이 상기 다수의 적층된 디바이스들 중 하나와 연관된 다수의 세그먼트들; 각각이 상기 다수의 세그먼트들의 부분 집합을 포함하며 상기 다수의 적층된 디바이스들을 관통하는 N(2이상의 정수)개의 수직 연결 경로들; 상기 N개의 수직 연결 경로들로부터 구성되는 M(<N, 정수)개의 수직 신호 경로들을 구비한다.
상기 M개의 수직 신호 경로들 중 적어도 하나는 상기 N개의 수직 연결 경로들 중 적어도 두 개의 경로들 각각으로부터 적어도 하나의 세그먼트를 이용하여 상기 마스터 디바이스에 의하여 적응적으로 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 적층된 반도체 장치는 다수의 적층된 디바이스들; 상기 다수의 적층된 디바이스들에 연결된 테스트 장비; 각각이 상기 다수의 적층된 디바이스들 중 하나 또는 상기 테스트 장비와 연관된 다수의 세그먼트들; 각각이 상기 다수의 세그먼트들의 부분 집합을 포함하며 상기 다수의 적층된 디바이스들을 관통하는 N(2이상의 정수)개의 수직 연결 경로들; 및 상기 N개의 수직 연결 경로들로부터 구성되는 M(<N, 정수)개의 수직 신호 경로들을 구비한다.
상기 다수의 세그먼트들 중 상기 테스트 장비와 연관된 세그먼트들은 상기 테스트 장비를 상기 다수의 적층된 디바이스들에 연결하고, 상기 M개의 수직 신호 경로들 중 적어도 하나는 상기 N개의 수직 연결 경로들 중 적어도 두 개의 경로들의 각각으로부터 적어도 하나의 세그먼트를 이용하여 상기 마스터 디바이스에 의하여 적응적으로 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 실시예에 따른 적층된 장치는, 드라이버, 수신기, 다수의 연결 포인트들을 포함하는 마스터 디바이스를 포함하는 다수의 적층된 디바이스들; 각각이 상기 다수의 적층된 디바이스들 중 하나와 연관된 다수의 세그먼트들; 및 각각이 상기 다수의 세그먼트들의 부분 집합(서브셋)을 포함하며 상기 다수의 적층된 디바이스들을 관통하는 다수의 수직 연결 경로들을 구비한다.
상기 드라이버는 다수의 제1 스위치 소자들을 포함하고, 상기 제1 스위치 소자들 각각은 다수의 연결 포인트들 중 제1 스위치 소자용 디폴트 연결 포인트에 연결된 제1 출력; 제1 대체 신호 경로를 통하여 상기 다수의 연결 포인트들 중 리던던트 연결 포인트에 연결된 제2 출력; 및 제2 대체 신호 경로를 통하여 상기 다수의 연결 포인트들 중 다른 스위칭 소자에 해당하는 디폴트 연결 포인트에 연결된 제3 출력을 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 방법은, 다수의 수직 연결 경로들을 이용하여, 다수의 적층된 디바이스들을 관통하는 다수의 세그먼트들을 포함하는 병합 수직 신호 경로를 구성하는 방법에 관한 것으로, 상기 다수의 세그먼트들 각각이 패스 세그먼트인지 페일 세그먼트인지 검출하는 단계; 및 상기 다수의 수직 연결 경로들 중 적어도 두 개의 경로들의 각각으로부터 적어도 하나의 패스 세그먼트를 병합 연결하여 상기 병합 수직 신호 경로를 구성하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 방법은, 다수의 세그먼트들을 포함하는 다수의 적층된 디바이스들에서, N(2이상의 정수)개의 수직 연결 경로들을 이용하여 상기 다수의 적층된 디바이스들을 통한 M(<N)개의 수직 신호 경로들을 구성하는 방법에 관한 것으로, 상기 다수의 세그먼트들 각각이 패스 세그먼트인지 페일 세그먼트인지 검출하는 단계; 상기 N개의 수직 연결 경로들 중에서 패스 세그먼트들만을 포함하는 모든 수직 연결 경로들을 L(<M, 정수)개의 비병합 수직 연결 경로로 분류하여, 상기 L개의 비병합 수직 연결 경로를 상기 M개의 수직 신호 경로 중 하나로 각각 지정하는 단계; 및 K(=M-L, 정수)개의 병합 수직 신호 경로를 구성하여 상기 K개의 병합 수직 신호 경로는 상기 M개의 수직 신호 경로 중 하나로 각각으로 지정하는 단계를 구비한다.
상기 K개의 병합 수직 신호 경로를 구성하는 단계는 상기 L개의 비병합 수직 연결 경로를 제외한 상기 복수의 수직 연결 경로들 중 적어도 두 개의 경로들 각각으로부터 적어도 하나의 패스 세그먼트를 적응적으로 연결하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 실시예에 따른 방법은 적층된 장치에서의 페일 경로의 리페어 방법에 관한 것으로, RU(q/r)개의 디폴트 수직 연결 경로 마다 하나의 리던던트 수직 연결 경로가 배열되도록 q개의 디폴트 수직 연결 경로들 및 r개의 리던던트 수직 연결 경로들을 미리 정해진 배열 순서에 따라 적층된 장치에 배열하는 단계; 상기 q개의 디폴트 수직 연결 경로들 각각이 페일 수직 연결 경로인지 패스 수직 연결 경로인지 검출하는 단계; 및 페일 디폴트 수직 연결 경로에 대하여, 남아있는 디폴트 및 리던던트 수직 연결 경로들 중에서 대체 수직 연결 경로를 선택하는 단계를 구비한다.
상기 r 및 q는 각각 1 보다 큰 정수이고, 상기 RU은 올림(round-up) 함수이다.
상술한 바와 같이 본 발명에 따른 수직 입출력 라인들의 페일을 리페어할 수 있는 적층된 반도체 장치 및 그 방법은 적층된 디바이스간 TSV(through silicon vias)의 접속 불량 등에 의하여 발생하는 수직 입출력 라인들의 페일을 리페어(혹은 대체)함으로써 상기 적층된 반도체 장치의 생산 수율을 크게 향상시키는 효과를 가진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하 여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a는 본 발명의 실시 예에 따른 적층된 반도체 장치의 단면도(cross-sectional view)이다. 이를 참조하면, 적층된 반도체 장치(7)는 3차원 적층(3D stacking) 방식으로 구현된 멀티 칩 패키지(MCP, Multi-Chip Package)일 수 있다.
적층된 반도체 장치(7)는 수직으로 적층된 디바이스들을 포함한다. 적층된 디바이스들은 마스터, 인터페이스 및/또는 제어 장치(10, 이하, 마스터 정치라 함) 및 다수의 종속 디바이스들(20, 30, 40, 50)을 포함한다. 적층된 디바이스들(10 내지 50) 각각은 패키징되지 않는 반도체 칩이거나 전적으로 혹은 부분적으로 패키징된 장치로 구현될 수 있다.
본 발명의 일 실시예에서 종속 디바이스들(20 내지 50) 은 반도체 메모리 장치들(예컨대, RAM과 같은 휘발성 메모리 장치 혹은 ROM, EEPROM, FLASH MEMORY등과 같은 비휘발성 메모리 장치)일 수 있고, 마스터 디바이스(10)는 메모리 컨트롤러일 수 있다. 또는 마스터 디바이스(10)는 프로세서, 시스템 컨트롤러, 서브-시스템 컨트롤러 및/또는 자동 테스트 장치(ATE: Automated Test Equipment)일 수 있다.
실제 물리적 폼이나 마운팅 기술과 무관하게, 적층된 반도체 장치(7) 내의 디바이스는 다른 디바이스의 상부에 적층-마운트될 수 있다.
적층된 반도체 장치(7) 내의 디바이스들은 다수의 수직 연결 경로들(22, 24,32, 34)을 통하여 연결된다. 수직 연결 경로들(22, 24,32, 34) 각각은 수직으로 배열된 연결 경로인 "세그먼트들"의 스택-마운트된 집합에 의하여 구현된다.
당업자라면 연결 경로 세그먼트가 다양하게 구현될 수 있음을 이해한다. 본 발명의 실시예에서는 각 세그먼트는 다수의 스택된 디바이스들 중 하나와 연관되며, 각 세그먼트의 적어도 일부분은 디바이스가 구현되는 기판을 수직으로 관통하는 도체 소자에 의하여 구현된다. 도시된 실시예에서는 TSV(through silicon vias)가 각 세그먼트의 구성 요소로 가정되나, 본 발명이 이에 한정되는 것은 아니다.
디바이스들(10 내지 50) 각각은 실리콘 기판(si substrate) 및 회로 층(circuit layer)으로 형성될 수 있다.
도 2a에 도시된 각 세그먼트는 적층된 디바이스들 중 하나와 연관된다. 여기서, 세그먼트가 디바이스와 연관된다는 의미는 세그먼트가 특정 디바이스와 고유한 물리적 결합을 가진다는 것을 의미한다. 예를 들어, 세그먼트가 특정 디바이스에 위치하면, 그 세그먼트는 그 디바이스와 연관되며, 다른 디바이스와 전기적으로 연결되더라도 다른 디바이스와 연관되는 것은 아니다. 또한 예를 들어, 세그먼트가 둘 이상의 디바이스와 물리적으로 연결되면 그 중 어느 하나의 디바이스와 연관되는 것으로 미리 정의할 수 있다.
더구나, 마스터 디바이스(10)가 ATE 인터페이스일 때, 마스터 디바이스(10) 내에 구현된 혹은 외부에 구현된 연결 구조(예를 들어, 외부 솔더 범프)는 ATE 인터페이스와 연관된 세그먼트로 여겨질 수 있다.
적층된 장치(7) 내의 각 세그먼트는 디바이스들 중 하나를 수직으로 통과한다. 즉, 적층된 장치(7) 내의 각 세그먼트는 디바이스들 중 하나에 적어도 일부분 위치하며, 따라서 디바이스들 중 하나와 연관된다.
더구나, 각 세그먼트는 패스 세그먼트 혹은 페일 세그먼트일 수 있다. 각 세그먼트는 전기적 연결 경로를 제공하는 것을 목적으로 하므로, 패스 세그먼트는 적절한 전기적 연결을 제공하는 것 또는 충분한 고품질의 전기적 연결을 제공하는 것이다. 대조적으로, 적절한 혹은 수용할만한 전기적 연결을 제공하지 못하는 세그먼트는 페일 세그먼트이다.
본 발명의 일 실시예에 따르면, 반도체 디바이스들(10 내지 50)이 하나의 장치(apparatus)로 패키징될 수도 있고, 종속 디바이스들(20 내지 50)이 마스터 디바이스에 마운트되기 전에 하나의 장치로 패키징될 수 있다.
도 2a에 도시된 실시예는 패스 세그먼트와 페일 세그먼트를 보여준다. 더구나, 인접하는 적층된 디바이스들은 다양한 연결 구조(예컨대, 볼/랜드 구조와 같은 백-사이드 및/또는 프런트-사이드에 마운트된 연결 소자 등)에 의하여 서로 연결된다,
도 2a에 도시된 바와 같이, 연결 구조는 인접하는 디바이스들 중 하나와 연관된 세그먼트들을 인접하는 디바이스들 중 다른 하나와 연관된 각각의 세그먼트들과 연결한다. 예를 들어, 연결 구조는 마스터 디바이스(10)와 연관된 세그먼트들을 마스터 디바이스(10)에 인접한 종속 디바이스(20)과 연관된 세그먼트들과 연결한다.
도 2a의 수직 연결 경로는 적층된 장치(7)을 관통하는 수직 신호 경로로서 사용될 예정이다. 본 명세서에서 "관통"은 다수의 적층된 디바이스를 가로질러 배치되는 것을 말하는 것으로 반드시 직선 배치를 의미하는 것은 아니다. 수직 연결 경로들에 페일 세그먼트가 존재하면 일부 수직 연결 경로는 적층된 장치를 통하여 전기적 신호를 제대로(충분하게) 전달할 수 없다. 하나 이상의 페일 세그먼트를 가지는 수직 연결 경로는 적층된 장치의 전체를 통하여 위쪽으로(혹은 아래 쪽으로) 전기적 신호를 제대로 전달할 수 있다. 따라서, 적어도 하나의 페일 세그먼트를 가지는 수직 연결 경로는 페일 수직 연결 경로로 취급된다. 수직 연결 경로(24, 32, 34) 각각은 페일 수직 연결 경로다.
페일 수직 연결 경로(24)와 대조적으로 수직 연결 경로(22)의 모든 세그먼트들은 패스 세그먼트들이다. 따라서, 수직 연결 경로(22)는 적층된 장치(7) 내에서 수직 신호 경로로서 동작한다. 패스 세그먼트들만을 포함하는 수직 연결 경로를 패스 수직 연결 경로라 한다. 또한, 수직 신호 경로는 적층된 반도체 장치를 통하여 위로/아래로 전기적 신호를 만족스럽게 통신할 수 있는 도전 경로이다. 수직 신호 경로는 병합(merged) 수직 신호 경로 또는 비병합(non-merged) 수직 신호 경로로 형성될 수 있다. 수직 신호 경로(26)를 형성하는 모든 세그먼트들이 수직 연결 경로(22) 내에 물리적으로 존재하기 때문에, 수직 연결 경로(22)는 비병합 수직 신호 경로를 형성한다. 적층된 장치(7)를 통하여 위로/아래로 전기적 신호를 전송하는 수직 신호 경로는 정확하게 수직 방향의 콤포넌트일 필요가 없다. 수직 연결 경로(22)와 같이 패스 세그먼트들만을 포함하는 패스 수직 연결 경로들은 정확하게 수직 방향의 신호 경로(즉, 비병합 수직 신호 경로)로 동작하는 반면에, 다른 수직 신호 경로(즉, 병합 수직 신호 경로)는 비선형 방식(즉, 하나의 직선 라인에 의해 정의되지 않는 경로를 따라)으로 적층된 장치(7)를 관통할 것이다.
도 2a에 도시된 적층된 장치에서 두 개의 다른 수직 연결 경로들이 제1 및 제2 전기 신호(S1 및 S2) 각각과 연관된다.
수직 연결 경로가 특정 신호와 연관된다는 것은 적층된 장치(7)를 통하여 상기 신호를 통신할 예정임을 의미한다. 도 2의 실시예에서, 수직 연결 경로들(22, 24)의 어느 하나 또는 둘은 제1 신호(S1)와 연관되고, 수직 연결 경로들(32, 34)의 어느 하나 또는 둘은 제2 신호(S2)와 연관된다. 그러므로, 최대 4개까지의 수직 연결 경로들이 두 개의 수직 신호 경로를 형성하기 위해 다양하게 사용될 수 있다. 그 결과, 수직 연결 경로들(24, 32, 34)에서 다수의 페일 세그먼트들이 존재해도 적층된 장치(7) 내에서 신호 전송 실패를 야기하지 않는다. 수직 연결 경로(22)는 수직 신호 경로(즉, 비병합 수직 신호 경로(26))로 사용될 수 있으므로, 수직 연결 경로(24)에서 다수의 페일 세그먼트들은 중대하지 않으며, 수직 연결 경로(24)의 어떤 세그먼트도 제1 신호(S1)을 전송하는 제1 수직 신호 경로(26)의 일부로 사용되지 않는다.
제1 신호(S1)의 예와 대조적으로, 제2 신호(S2)와 연관된 다수의 수직 연결 경로들 각각은 적어도 하나의 페일 세그먼트를 포함한다. 본 발명의 실시예에 의해 제공되는 테스트 및 재구성 능력에 의하면, 적층된 장치(7)는 둘 이상의 페일 수직 연결 경로들로부터 병합 수직 신호 경로를 형성할 수 있다. 결과, 본 발명의 실시예는 페일 세그먼트와 동일한 장치와 연관된 하나 이상의 패스 세그먼트를 이용하여 하나의 수직 연결 경로에 있는 페일 세그먼트를 바이패스할 수 있다.
도 2a의 예에서, 제2 신호(S2)와 연관된 제2 수직 신호 경로(36)는 수직 연 결 경로(32)에서 디바이스(30)과 연관된 페일 세그먼트를 바이패스한다. 이런 방법으로, 제2 신호(S2)와 연관된 제2 수직 신호 경로(즉, 병합 수직 신호 경로(36))가 적층된 장치(7)을 통하여 구현된다. 제2 수직 신호 경로(즉, 병합 수직 신호 경로(36))는 또한 수직 연결 경로(42)에서 디바이스(40)과 연관된 페일 세그먼트를 바이패스하는 것으로 이해될 수 있다.
패스 및 페일 세그먼트를 식별하는 방법과 적층된 장치를 통하여 병합 및 비병합 수직 신호 경로를 구현하는 방법에 대한 다양한 실시예가 기술될 것이다. 병합 수직 신호 경로는 적층된 장치(7)의 마지막 패키징 전에 혹은 후에 형성될 수 있다.
본 발명의 실시예에 의하면, 적층된 장치를 관통하는 다수의 수직 연결 경로들로부터 병합 수직 신호 경로를 적응적으로 형성할 수 있기 때문에, 레이아웃 오버헤드를 현저히 줄일 수 있고, 수직 신호 경로에 있어서 융통성이 크게 개선되며 아울러 적층된 장치의 생산 수율이 크게 향상될 수 있다.
싱글 페일 세그먼트로 인하여 적층된 장치가 불량으로 되는 일이 더 이상 없어진다. 각 전기 신호에 대하여 둘 이상의 리던던트 수직 연결 경로가 제공될 필요도 없다.
도 2에 도시된 장치는 하나 이상의 "강한 수직 연결 경로(robust vertical connection path)"(이하, ICN이라고도 함)를 더 구비한다.
어떤 제어 신호들(예를 들어, 칩 선택 신호, 테스트 전압 등)은 적층된 장치내에서의 통신이 보장되어야 한다. 따라서, 본 발명의 실시예에 의하면, 감소된 오 버헤드로 적층된 장치 내에서 기능적인 수직 신호 경로를 제공할 수 있는 능력이 개선되지만, 하나 이상의 강한 수직 연결 경로를 구현할 필요가 있다.
도 2a의 실시예에서 적층된 장치(7)는 제어 신호(CS1) 전용의 5개의 리던던트 수직 연결 경로를 포함하는 ICN을 구비한다.
도 2b는 도 2a의 적층된 장치를 추가적으로 나타내는 개념도이다. 도 2b는 특히, 적층된 장치(7)의 다양한 세그먼트들을 도시한다.
도 2b에 도시된 바와 같이, 적층된 장치(7)은 세그먼트들(SEG1~SEG16)을 구비한다. 세그먼트들(SEG1~SEG4)은 디바이스(10)과 디바이스(20)간에 위치하고, 상술한 바와 같이, 디바이스(10)와 연관된다. 본 발명의 일부 실시예에서는 세그먼트들(SEG1~SEG4)은 다른 연결 소자(interconnection element)와 함께 디바이스(10) 내에 위치하는 TSV를 포함할 수 있다. 유사하게, 세그먼트들(SEG5~SEG16)은 디바이스(20, 30, 40)과 연관되어 있다.
디바이스(50)와 연관된 세그먼트들은 도시되지 않는다. 마스터 디바이스(10)가 ATE 인터페이스인 실시예에서는, 세그먼트들(SEG1~SEG4)은 다양한 테스트 신호 생성 및/또는 측정 장치와 연결될 수 있다. 그러나, 테스트 대상이 되는 반도체 디바이스와의 ATE 연결은 일반적으로 통상적인 기술이다.
좀 더 상세히 후술되겠지만, 적층된 장치(7)의 각 디바이스는 다른 디바이스 레이어 세그먼트들을 연결하기 위하여 적응적으로 사용될 수 있다. 예를 들어, 종속 디바이스(20) 및/또는 마스터 디바이스(10)에 의해 제공된 회로는 적어도 하나의 "제1 레이어 세그먼트"(즉, 제1 디바이스(마스터 디바이스(10))와 연관된 세그 먼트들(SEG1~SEG4) 중 어느 하나)를 적어도 하나의 "제2 레이어 세그먼트"(즉, 제2 디바이스(20)와 연관된 세그먼트들(SEG5~SEG8) 중 어느 하나)에 연결하는 데 사용될 수 있다. 여기서, 마스터 디바이스(10)는 제1 디바이스로, 디바이스들(20, 30, 40 및 50)은 각각 제2, 제3, 제4 및 제5 디바이스로 지칭될 수 있다.
더구나, 적층된 장치(7)의 복수의 세그먼트들은 수직 서브셋 혹은 수평 서브셋으로 구분될 수 있다. 예를 들어, n번째 레이어 세그먼트들은 각각이 n번째 디바이스와 연관된 세그먼트들로서, 수평 서브셋에 해당할 수 있다.
도 2b의 실시예에서 마스터 디바이스(10)는 FSM(12, Finite State Machine) 및 식별신호(ID 신호) 발생기(14)를 더 구비한다. 또한 마스터 디바이스(10)는 제1 및 제2 전기적 신호(S1, S2)를 수신한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 적층된 장치(7)를 추가적으로 설명하기 위한 회로도이다.
도 3a 및 도 3b를 참조하면, 상기 마스터 디바이스(10)는 FSM(12, Finite State Machine) 및 식별신호 발생기(14)를 포함할 수 있다.
상기 FSM(12)은 제1 채널(CN1) 내지 제4 채널(CN4)들에 접속되어 제1 채널(CN1) 내지 제4 채널(CN4)들로부터 테스트 신호를 수신한다.
디바이스(20, 30, 40, 50)는 레지스터(RE11 내지 RE41), 비교기(CP1 내CP4), 트랜지스터(T21 내지 T54), 논리회로부(A1 내지 A4), 및 선택신호 저장부(REG1 내지 REG7), 및 선택부(M1 내지 M16)를 포함할 수 있다.
식별신호 발생기(14)는 제어 신호 경로(REC)를 통하여 디바이스들(20, 30, 40, 50)과 각각 연관된 논리회로부(A1, A2, A3, A4)로 제어 신호(SEL)를 제공한다. FSM(12)는 식별신호 발생기(14)에 연결되고, 식별신호 발생기(14)는 디바이스들(20, 30, 40, 50)와 연관된 디바이스 선택 회로로 제어 신호 경로(IDC)를 통하여 식별 신호(ID11, ID21, ID31)을 선택적으로 제공한다.
디바이스 선택 회로는 레지스터(RE11 내지 RE41), 비교기(CP1 내지 CP4)를 포함한다. 예를 들어, 제2 디바이스(20)과 연관된 디바이스 선택 회로(즉, 제1 디바이스 선택회로)는 제1 비교기(CP1) 및 제1 레지스터(RE11)를 포함한다.
상기 제1 비교기(CP1)는 상기 제1 레지스터(RE11)에 저장된 상기 제1 식별 신호(ID11)와 상기 식별신호 발생기(14)에서 발생되어 제어 신호 경로(IDC)를 통해 수신되는 제어 신호(즉, 식별신호)를 비교하고 비교결과를 출력할 수 있다.
예컨대, 상기 제1 비교기(CP1)는 상기 식별신호 발생기(14)에서 발생된 식별신호가 제1 식별 신호(ID11)와 일치하는 경우 제1 논리레벨(예컨대, 하이("1")레벨) 상태의 비교신호를 출력할 수 있다.
또는, 상기 제1 비교기(CP1)는 상기 식별신호 발생기(14)에서 발생된 식별신호가 제1 식별 신호(ID11)와 일치하지 않는 경우 제2 논리레벨(예컨대, 로우("0")레벨) 상태의 비교신호를 출력할 수 있다.
마스터 디바이스(10)는 식별신호 발생기(14)로 하여금 제1 식별신호(ID11)을 발생하여 제1 비교기(CP1)로 제공하도록 함으로써 제2 디바이스(20)를 선택할 수 있다. 그러나, 식별신호 발생기(14)가 제1 식별신호(ID11)가 아닌 다른 식별 신호를 발생하여 제1 비교기(CP1)로 제공하면 제1 비교기(CP1)의 출력은 활성화되지 않 고, 제2 디바이스(20)는 마스터 디바이스(10)에 의해 선택되지 않는다.
상기 제1 비교기(CP1)는 배타 부정 논리 합(NXOR) 게이트로 구현될 수 있으나 이에 한정되지 않으며, 배타-논리합(XOR) 게이트, AND 게이트, OR 게이트, NAND 게이트, 또는 NOR 게이트등의 조합으로 구현될 수도 있음은 물론이다.
도 3a 및 도3b에 도시된 예에서, 제3 내지 제5디바이스(30, 40, 50)과 연관된 디바이스 선택 회로는 상술한 제2 디바이스(20)와 연관된 디바이스 선택회로의 구성 및 동작과 유사하다.
선택부(M1)는 제2 디바이스(20)와 연관된 세그먼트들(SEG5, SEG6)과 마스터 디바이스(10)와 연관된 세그먼트들(SEG1, SEG2)간을 스위치-연결한다.
유사하게, 선택부(M3)는 제2 디바이스(20)와 연관된 세그먼트들(SEG7, SEG8)과 마스터 디바이스(10)와 연관된 세그먼트들(SEG3, SEG4)간을 스위치-연결한다.
선택부(M1)는 제2 디바이스(20)와 연관된 제2 레이어 세그먼트들(SEG5, SEG6)과 마스터 디바이스(10)와 연관된 제1 레이어 세그먼트들(SEG1, SEG2)간의 연결을 형성하는 스위치 경로를 적응적으로 정의할 수 있다. 여기서, 스위치 경로란 선택부의 입력과 출력 간에 형성되는 신호 경로를 말한다. 유사하게, 선택부(M3)는 제2 디바이스(20)와 연관된 제2 레이어 세그먼트들(SEG7, SEG8)과 마스터 디바이스(10)와 연관된 제1 레이어 세그먼트들(SEG3, SEG4)간의 연결을 형성하는 스위치 경로를 적응적으로 정의할 수 있다.
상기 선택신호 저장부(REG1)는 선택부(M1)로 선택신호(즉, 선택부 제어신호)(MC11, MC12)를 제공하고, 선택부(M3)로 선택신호(이하, 선택부 제어신호) (MC31, MC32)를 제공한다. 본 발명의 실시예에서 디바이스의 선택신호 저장부는 디바이스의 스위칭 소자로 스위칭 소자 제어 신호를 제공할 수 있다. 도 3a 및 도 3b에서 스위치 경로를 형성하는 스위칭 소자는 선택부이다. 선택부는 멀티플렉서로 구현될 수 있고, 선택신호 저장부는 레지스터로 구현될 수 있다.
선택부(M1)는 선택부 제어신호(MC11, MC12)에 응답하여 가능한 스위칭 경로들 중 하나 이상의 스위칭 경로를 적응적으로 설정한다. 유사하게 선택부(M3)는 선택부 제어신호(MC31, MC32)에 응답하여 가능한 스위칭 경로들 중 하나 이상의 스위칭 경로를 적응적으로 설정한다.
선택부 제어 신호는 선택신호 저장부(REG1)에 저장된 데이터에 의해 설정된다. 마스터 디바이스(10)는 선택신호 저장부(REG1)에 저장된 데이터를 제어함으로써 선택부(M1, M3)에 의해 형성되는 스위칭 경로를 제어할 수 잇다.
도 3a 및 도 3b의 실시예에서, 마스터 디바이스(10)가 제2 디바이스(20)를 선택할 때, 마스터 디바이스(10)의 FSM(12)는 선택신호 저장부(REG1)의 데이터를 변경할 수 있다.
도 3a 및 도 3b에 도시된 실시예에서 제2 디바이스(20)는 세그먼트들(SEG1~SEG4)에 각각 연관된 연결 테스트 회로를 포함할 수 있다.
연결 테스트 회로는 해당 세그먼트(SEG1~SEG4)와 관련하여 연결 테스트를 수행하는데 사용될 수 있다. 도시된 실시예에서, 제2 디바이스(20)에 구비된 연결 테스트 회로는 트랜지스터들(T21~T24)를 포함한다.
상기 제1 트랜지스터(T21)는 제1 접속단자(N1)에서 제1 입출력 라인(I11)에 연결되고, 제1 전원전압(예컨대, 접지 전압)에 연결되는 소오스/드레인 단자와 제1 비교기(CP1)의 출력에 연결되는 게이트를 가진다. 제2 내지 제4 트랜지스터(T22, T23, T24) 역시 해당 입출력 라인 및 선택부에 대하여 유사한 구성을 가진다.
각 트랜지스터(T21, T22, T23, T24)는 제2 디바이스(20)가 마스터 디바이스(10)에 의해 선택될 때, 즉 제1 비교기(CP1)의 출력이 활성화될 때 턴온된다. 각 트랜지스터(T21, T22, T23, T24)가 턴온되면, FSM(12)는 각 세그먼트(SEG1~SEG4)에 대하여 패스 세그먼트인지 페일 세그먼트인지 결정한다. 즉, 마스터 디바이스(10)는 제1 레이어 세그먼트(SEG1~SEG4)의 각 세그먼트에 대하여 연결 테스트를 수행할 수 있다.
도 3a 및 도 3b에 도시된 제3 내지 제5 디바이스(30, 40, 50)는 제2 디바이스(20)와 관련하여 상술한 구성과 유사한 구성을 가진다. 따라서, 제3 내지 제5 디바이스(30, 40, 50)의 각 구성에 대한 설명은 생략된다.
도 3a 및 도 3b에서 어둡게 표시된 세그먼트(예를 들어, SEG6, SEG10, SEG11, SEG16)는 페일 세그먼트인 반면, 그렇지 않는 세그먼트는 패스 세그먼트이다.
적층된 장치(7)를 관통하는 수직 연결 경로(22, 24, 32, 34)가 도시된다. 수직 연결 경로(22)는 세그먼트들(SEG1, SEG5, SEG9, SEG13)을 포함하고, 수직 연결 경로(24)는 세그먼트들(SEG2, SEG6, SEG10, SEG14)을 포함하고, 수직 연결 경로(32)는 세그먼트들(SEG3, SEG7, SEG11, SEG15)을 포함하며, 수직 연결 경로(34)는 세그먼트들(SEG4, SEG8, SEG12, SEG16)을 포함한다.
도 3a, 3b, 4 및 5a-5d를 참조하여 본 발명의 일 실시에에 따른 적층된 장치에서 패스 및 페일 세그먼트를 검출하는 방법을 기술한다.
도 4는 본 발명의 일 실시예에 따른 적층된 장치에서 패스 및 페일 세그먼트를 검출하는 방법을 요약하여 나타내는 플로우차트이다. 도 4의 방법은 도 3a 및 도 3b에 도시된 구성을 가지는 적층된 장치(7)를 참조하여 기술된다.
도 5a-5d는 도 3a 및 도 3b의 적층된 장치(7)의 일부를 나타낸다. 도 5A-5b는 도 3a에 해당하고, 도 5c-5d는 도 3b에 해당한다.
도 4 및 5a-5d를 참조하면, 마스터 디바이스(10)는 디폴트 데이터를 저장하기 위해 제1 내지 제4 선택신호 저장부(REG1, REG3, REG5, REG7)를 초기화하고 제1 레이어 세그먼트들(SEG1~SEG4)을 평가하기 위해 디바이스(20)를 선택한다.
제1 내지 제4 선택신호 저장부(REG1, REG3, REG5, REG7)에 저장된 디폴트 데이터는 해당 선택부로 하여금 디폴트(또는 초기) 스위치 경로를 설정하도록 한다.
도 5a-5d를 참조하면, 제1 내지 제4 선택신호 저장부(REG1, REG3, REG5, REG7)에 디폴트 데이터가 저장될 때, 제1 선택 신호 저장부(REG1)는 선택부(M1)가 세그먼트(SEG1)과 세그먼트(SEG5)를 연결하는 스위치 경로(p11)와 세그먼트(SEG2)과 세그먼트(SEG6)를 연결하는 스위치 경로(p12)을 형성하도록 한다. 또한, 제1 선택 신호 저장부(REG1)는 선택부(M3)가 세그먼트(SEG3)과 세그먼트(SEG7)를 연결하는 스위치 경로(p31)와 세그먼트(SEG4)과 세그먼트(SEG8)를 연결하는 스위치 경로(p32)을 형성하도록 한다
제2 내지 제4 선택 신호 저장부(REG3, REG3, REG5, REG7)도 제1 선택 신호 저장부(REG1)와 유사하게 해당 선택부가 해당 수직 연결 경로 내에서 유사한 디폴트 스위치 경로를 형성하도록 한다. 이 경우, 세그먼트들(SEG1~SEG16)이 패스 세그먼트라면, 수직 연결 경로(22, 24, 32, 34)에 해당하는 4개의 비병합 수직 신호 경로가 형성될 것이다.
도 5a를 참조하면, 마스터 디바이스(10)는 식별신호 발생기(14)를 이용하여 제1 식별 신호(ID11)을 발생하여 제2 디바이스(20)와 연관된 디바이스 선택 회로(즉, 제1 비교기(CP1))로 제공한다.
제1 비교기(CP1)가 식별신호 발생기(14)로부터 제1 식별 신호(ID11)를 수신하면, 제1 비교기(CP1)의 출력은 활성화된다. 따라서, 제1 비교기(CP1)의 활성화된 출력은 트랜지스터들(T21, T22, T23, T24)을 각각 턴온시키고, 이에 따라 FSM(12)는 제1 레이어 세그먼트들(SEG1~SEG4)이 패스 혹은 페일 세그먼트인지 판단한다.
즉, FSM(12)는 제2 디바이스(20)의 선택에 기초하여 제1 레이어 세그먼트들 각각의 연결 테스트를 수행한다. 본 발명의 일 실시예에서, 연결 테스트는 도 4의 방법 중 S102, 필요하면 S104 및 S106 단계를 수행하는 것을 포함할 수 있다.
제1 세그먼트(SEG1)부터 시작하여, FSM(12)는 현 세그먼트(즉, 제1 세그먼트(SEG1))에 해당하는 현 연결 테스트 경로가 신뢰성 있는 경로인지 결정한다. 여기서 "연결 테스트 경로"란 적어도 하나의 세그먼트를 포함하고, 또한 상기 세그먼트를 연결하기 위한 도전 경로 부분, 상기 세그먼트와 연관된 연결 테스트 회로 및 상기 세그먼트가 패스 또는 페일 세그먼트인지 판단하는 마스터 디바이스 회로를 포함할 수 있다. 본 발명의 실시예에서, 연결 테스트 경로가 신뢰성있다는 것은 페 일 세그먼트를 포함하지 않는다는 것을 의미한다.
제1 세그먼트(SEG1)에 해당하는 현 연결 테스트 경로는 트랜지스터(T21), 스위치 경로(p11), 세그먼트(SEG1) 및 제1 채널(CN1)을 포함한다.
마스터 디바이스(10)는 S104단계를 건너뛰고, 세그먼트(SEG1)에 해당하는 연결 테스트 경로를 모니터하고, 그 결과인 패스/페일 정보를 저장한다(S106). 세그먼트(SEG1)에 해당하는 연결 테스트 경로를 이용하여 FSM(12)는 세그먼트(SEG1)가 패스 혹은 페일 세그먼트인지 판단한다. 예를 들어, 세그먼트(SEG1)에 해당하는 연결 테스트 회로는 세그먼트(SEG1)에 해당하는 연결 테스트 경로를 그라운드에 연결하고, FSM(12)는 세그먼트(SEG1)가 패스 혹은 페일 세그먼트인지 판단한다.
도 5a-5d의 예에서는 세그먼트(SEG1)는 패스 세그먼트이다. 따라서, FSM(12)는 세그먼트(SEG1)가 패스 세그먼트임을 나타내는 정보를 저장한다. 따라서, 도 5A에서 세그먼트(SEG1) 하단에 "PASS"가 표시된다.
마스터 디바이스(10)는 제1 레이어 세그먼트들 중 모든 나머지 세그먼트들이 테스트되었는지를 판단하여(S108), 그렇지 않다면, 마스터 디바이스(10)는 S102, 필요하면 S104, S106, S108 및 S110에 의하여 형성된 테스트 루프를 이용하여 제1 레이어 세그먼트들 나머지 세그먼트 각각을 연속적으로 테스트한다(예컨대, SEG2, SEG3, SEG4 순으로 테스트한다). 도 5a에서는, 나머지 제1 레이어 세그먼트들 (SEG2, SEG3, SEG4)도 모두 패스 세그먼트인 것으로 가정한다.
제1 레이어 세그먼트들이 모두 테스트되면, 마스터 디바이스(10)는 마스터 디바이스(10)가 리페어 가능한지를 판단할 수 있다. 여기서, 리페어 가능하다는 것 은 적층된 장치(7)의 각 신호에 대하여 디바이스와 인접 디바이스간 인터-디바이스 레이어 연결이 패스 상태인 것을 의미한다. 인터-디바이스 레이어 연결이 패스 상태란, 즉 패스 인터-디바이스 레이어 연결이란 디바이스와 인접 디바이스간 전기적 신호를 만족스럽게 통신할 수 있는 도전 경로임을 의미한다.
본 실시예에서, 수직 연결 경로(22, 24) 각각은 제1 신호(S1)과 연관되고, 수직 연결 경로(32, 34) 각각은 제2 신호(S2)과 연관된 것으로 가정하나, 이에 한정되는 것은 아니다. 복수의 제1 레이어 세그먼트들 중에서 세그먼트(SEG1)은 수직 연결 경로(22)와 연관되고, 세그먼트(SEG2)은 수직 연결 경로(24)와 연관되고, 세그먼트(SEG3)은 수직 연결 경로(32)와 연관되며, 세그먼트(SEG4)은 수직 연결 경로(34)와 연관된다. 따라서, 디바이스들(10, 20)간 인터-디바이스 레이어 연결이 패스 상태인지 판단하기 위해서는, 디바이스(10)는 제1 신호(S1)과 연관된 제1 레이어 세그먼트(SEG1, SEG2)중 적어도 하나가 패스 세그먼트인지, 제2 신호(S2)과 연관된 제1 레이어 세그먼트(SEG3, SEG4)중 적어도 하나가 패스 세그먼트인지 판단해야 한다.
본 실시예에서는 제1 레이어 세그먼트(SEG1~SEG4)가 모두 패스 세그먼트인 것으로 가정하였으므로 마스터 디바이스(10)는 마스터 디바이스(10)과 제2 디바이스(20)간 세그먼트들(SEG1~SEG4)에 해당하는 인터-디바이스 레이어 연결은 각각 패스 인터-디바이스 레이어 연결인 것으로 판단한다. 따라서, 마스터 디바이스(10)는 리페어 가능한 것으로 판단된다(S112=yes). 본 실시예에서는 두 신호(S1, S2)만 고려되나, 이에 한정되는 것은 아니다.
다른 실시예에서, 세그먼트(SEG1, SEG3)은 각각 패스 세그먼트이나, 세그먼트(SEG2, SEG4)는 각각 페일 세그먼트라고 결정되면, 마스터 디바이스는 여전히 마스터 디바이스(10)과 제2 디바이스(20)간 인터-디바이스 레이어 연결은 가능(즉, 패스)인 것으로 판단한다. 이 예에서, 세그먼트(SEG1, SEG3)에 해당하는 인터-디바이스 레이어 연결은 패스 인터-디바이스 레이어 연결이고, 세그먼트(SEG1, SEG3)는 각각 제1 및 제2 신호(S1, S2)에 연관되어 있다.
그러나, 또 다른 실시예에서, 제1 신호(S1)에 연관된 세그먼트(SEG1, SEG2)가 모두 페일 세그먼트이면, 적층된 장치에서 제1 신호(S1)을 만족스럽게 통신할 길이 없다. 따라서, 마스터 디바이스(10)는 마스터 디바이스(10)과 제2 디바이스(20)간 인터-디바이스 레이어 연결은 (특히, 제1 신호(S1)에 대하여) 가능(즉, 패스)하지 않은 것으로 판단하고 그리하여 마스터 디바이스(10)는 리페어 불가로 판단한다. 그러면, 마스터 디바이스(10)는 적층된 장치(7)와 관련된 리페어 불가 디바이스 정보를 기록할 것이다. 이 경우, 적층된 장치는 페일 테스팅으로 처리될 것이다.
그러나, 세그먼트들(SEG1~SEG4)가 패스 세그먼트인 것으로 가정한 본 실시예에서는 마스터 디바이스(10)는 적층된 장치(7)에서 각 신호에 대하여 패스 인터-디바이스 레이어 연결이 가능함을 판단하고, 따라서 마스터 디바이스(10)는 리페어 가능으로 판단한다. 마스터 디바이스는 S114 단계로 진행한다.
마스터 디바이스(10)는 제1 신호(S1)에 연관된 적어도 하나의 패스 인터-디바이스 레이어 연결이 FSM(12)에 신뢰성 있게 연결되어 있고, 제2 신호(S2)에 연관 된 적어도 하나의 패스 인터-디바이스 레이어 연결이 FSM(12)에 신뢰성 있게 연결되어 있다(즉, 인터-디바이스 레이어 연결을 FSM(12)와 연결하는 경로에 페일 세그먼트가 없다)고 판단한다. 따라서 상기 인터-디바이스 레이어 연결은 FSM(12)에 연결될 필요가 없다.
그러므로, 마스터 디바이스(10)는 S116 단계를 건너뛴다.
다음으로, 마스터 디바이스(10)는 적층된 장치(7)의 디바이스와 연관된 마지막 세그먼트가 테스트되었는지 판단한다. 그렇다면, 상기 방법은 종료한다. 그러나, 적층된 장치(7)에서 테스트될 세그먼트가 남아있다면, 마스터 디바이스(10)는 다음 디바이스(예컨대, 제3 디바이스(30))를 선택한다(S122).
제3 디바이스(30)와 관련하여, 마스터 디바이스(10)는 식별신호 발생기(14)를 이용하여 제2 식별 신호(ID21)을 발생하여 제2 비교기(CP2)를 포함하는 제3 디바이스(30)의 디바이스 선택 회로로 제공한다. 제2 비교기(CP2)가 식별신호 발생기(14)로부터 제2 식별 신호(ID21)를 수신하면, 제2 비교기(CP2)의 출력은 활성화되어 트랜지스터들(T31, T32, T33, T34)을 각각 턴온시키고, 이에 따라 FSM(12)는 제2 레이어 세그먼트들(SEG5~SEG8)이 패스 혹은 페일 세그먼트인지 판단한다.
도 5A를 참조하면, 제2 선택신호 저장부(REG3)는 디폴트 데이터를 저장하도록 초기화되어 있다(S100). 따라서, 선택부(M5)는 스위치 경로(p51 및 p52)를 형성하고, 선택부(M7)는 스위치 경로(p71 및 p72)를 형성한다.
제5 세그먼트(SEG5)부터 시작하여, FSM(12)는 현 세그먼트(즉, 제5 세그먼트(SEG5))에 해당하는 현 연결 테스트 경로가 신뢰성 있는 경로인 것으로 판단한 다(S102). 이 판단은 제1 레이어 세그먼트(SEG1)이 패스 세그먼트라는 사실에 기초하여 이루어질 수 있다, 따라서, 마스터 디바이스(10) 세그먼트(SEG5)와 연관된 트랜지스터(T31)를 포함하는 연결 테스트 회로를 이용하여 세그먼트(SEG5)를 테스트한다.
본 실시예에서, 세그먼트(SEG5)에 해당하는 현 연결 테스트 경로는 트랜지스터(T31), 스위치 경로(p51), 세그먼트(SEG5), 입출력 라인(I11), 스위치 경로(p11), 세그먼트(SEG1) 및 제1 채널(CN1)을 포함한다.
FSM(12)는 제1 채널(CN1)(즉, 세그먼트(SEG5)에 해당하는 연결 테스트 경로)를 모니터링함으로써, 세그먼트(SEG5)가 패스 세그먼트임을 판단하고 그 결과인 패스 정보를 저장한다(S106).
세그먼트(SEG5)는 제2 레이어 세그먼트의 마지막 세그먼트가 아니므로, 테스트는 다음 세그먼트(SEG6)로 진행한다(S110). 그런데, 도 5A에서 세그먼트(SEG6)는 페일 세그먼트이다, 그러므로, FSM(12)는 세그먼트(SEG6)가 페일 세그먼트임을 판단하고, 그 결과인 페일 정보를 저장한다(S106). 세그먼트(SEG6)에 해당하는 현 연결 테스트 경로는 트랜지스터(T32), 스위치 경로(p52), 세그먼트(SEG6), 입출력 라인(I12), 스위치 경로(p12), 세그먼트(SEG2) 및 제2 채널(CN2)을 포함한다. FSM(12)는 제2 채널(CN2)(즉, 세그먼트(SEG6)에 해당하는 연결 테스트 경로)를 모니터링함으로써, 세그먼트(SEG6)가 페일 세그먼트임을 판단하고, 그 결과인 페일 정보를 저장한다(S106).
FSM(12)는 세그먼트(SEG5)에 관하여 상술한 방법과 유사한 방법으로, 제2 레 이어 세그먼트(SEG7, SEG8)이 패스 또는 페일 세그먼트인지를 판단한다.
도 5a의 예에서는, 세그먼트(SEG7, SEG8)는 모두 패스 세그먼트이다.
그 다음, 마스터 디바이스(10)는 적층된 장치의 각 신호에 대하여 디바이스들(20, 30)간 인터-디바이스 레이어 연결이 가능한 것으로 판단하여 디바이스(20)는 리페어 가능한 것으로 판단한다(S112=yes). 왜냐하면, 본 실시예에서 제1 신호(S1)에 연관된 세그먼트들(SEG5, SEG6) 중에서 적어도 하나가 패스 세그먼트이고, 제2 신호(S2)에 연관된 세그먼트들(SEG7, SEG7) 중에서 적어도 하나가 패스 세그먼트이기 때문이다. 본 실시예에서, 세그먼트(SEG5)를 포함하는 패스 인터-디바이스 레이어 연결이 스위치 경로(p11)를 통하여 FSM(12)에 신뢰성 있게 연결되어 있고, 세그먼트(SEG6, SEG7)를 포함하는 패스 인터-디바이스 레이어 연결이 스위치 경로(p31, p32)를 통하여 각각 FSM(12)에 신뢰성 있게 연결되어 있다(S114=yes). 그러므로, 마스터 디바이스(10)는 그러한 연결을 할 필요가 없으므로, 마스터 디바이스(10)는 S116 단계를 건너뛰어, S120 단계로 바로 진행한다.
다음으로, 마스터 디바이스(10)는 적층된 장치(7)의 디바이스와 연관된 마지막 세그먼트가 테스트되었는지 판단하고, 다음 디바이스(제4 디바이스(40))를 선택한다(S122).
도 5a 및 5c를 참조하면, 제4 디바이스(40)를 선택하기 위해, 마스터 디바이스(10)는 식별신호 발생기(14)를 이용하여 제3 식별 신호(ID31)을 발생하여 제3 비교기(CP3)를 포함하는 제4 디바이스(40)의 디바이스 선택 회로로 제공한다. 제3 비교기(CP3)가 식별신호 발생기(14)로부터 제3 식별 신호(ID31)를 수신하면, 제3 비 교기(CP3)의 출력은 활성화되어 트랜지스터들(T41, T42, T43, T44)을 각각 턴온시키고, 이에 따라 FSM(12)는 제3 레이어 세그먼트들(SEG9~SEG12)이 패스 혹은 페일 세그먼트인지 판단한다.
제9 세그먼트(SEG9)부터 시작하여, FSM(12)는 제9 세그먼트(SEG9)에 해당하는 연결 테스트 경로가 신뢰성 있는 경로인 것으로 결정한다(S102=yes). 왜냐하면, 선택부(M5)는 스위치 경로(p51)를 통하여 세그먼트들(SEG9와 SEG5)간을 연결하고, 선택부(M1)는 스위치 경로(p11)를 통하여 세그먼트들(SEG5와 SEG1)간을 연결하고, 세그먼트들(SEG5와 SEG1)은 둘 다 패스 세그먼트이기 때문이다. 따라서, 마스터 디바이스(10)는 세그먼트(SEG9)와 연관된 트랜지스터(T41)를 포함하는 연결 테스트 회로를 이용하여 세그먼트(SEG9)를 테스트한다. 본 실시예에서, 세그먼트(SEG9)에 해당하는 연결 테스트 경로는 트랜지스터(T41), 스위치 경로(p91), 세그먼트(SEG9), 입출력 라인(I31), 스위치 경로(p51), 세그먼트(SEG5), 입출력 라인(I11), 스위치 경로(p11), 세그먼트(SEG1) 및 제1 채널(CN1)을 포함한다.
FSM(12)는 제1 채널(CN1)(즉, 세그먼트(SEG9)에 해당하는 연결 테스트 경로)를 모니터링함으로써, 세그먼트(SEG9)가 패스 세그먼트임을 판단하고 그 결과인 패스 정보를 저장한다(S106). 세그먼트(SEG9)는 제3 레이어 세그먼트의 마지막 세그먼트가 아니므로, 테스트는 다음 세그먼트(SEG10)로 진행한다(S110).
그런데, FSM(12)는 제10 세그먼트(SEG10)에 해당하는 연결 테스트 경로가 신뢰성 없는 경로인 것으로 결정한다(S102=no). 마스터 디바이스(10)는 이전에 세그먼트(SEG6)이 페일 세그먼트임을 이미 판단했다.
따라서, 입출력 라인(I32), 스위치 경로(p52), 페일 세그먼트(SEG6), 입출력 라인(I12), 스위치 경로(p12), 세그먼트(SEG2) 및 제2 채널(CN2)을 포함하는 세그먼트(SEG10)에 해당하는 현 연결 테스트 경로는 신뢰성이 없다.
그러므로 도 5b 및 5c를 참조하면, 마스터 디바이스(10)는 선택신호 저장부(REG3)에 저장된 데이터를 변경하여, 선택부(M5)가 선택부(M5) 내에 스위치 경로(q51)을 형성함으로써 세그먼트(SEG10)를 세그먼트(SEG5)에 연결하여 세그먼트(SEG10)에 대한 신뢰성 있는 연결 테스트 경로를 형성한다(S104).
세그먼트(SEG10)에 대한 신뢰성 있는 연결 테스트 경로를 형성하기 위해, 마스터 디바이스(10)는 식별신호 발생기(14)를 이용하여 제2 식별 신호(ID21)을 발생하여 제3 디바이스(30)의 제2 비교기(CP2)로 제공한다. 제2 비교기(CP2)가 식별신호 발생기(14)로부터 제2 식별 신호(ID21)를 수신하면, 제2 비교기(CP2)의 출력은 활성화되어 논리회로부(A2)로 제공된다.
다음 FSM(12)는 선택부(M5)가 선택부(M5) 내에 스위치 경로(q51)을 형성하도록 선택신호 저장부(REG3)에 저장된 데이터를 변경한다. 선택신호 저장부(REG3)에 저장된 데이터의 변경은 선택부(M5)내의 스위치 경로(p52)를 분리할 수 있다.
다음으로 마스터 디바이스(10)는 식별신호 발생기(14)를 이용하여 제3 식별 신호(ID31)을 발생하여 제4 디바이스(40)의 제3 비교기(CP3)로 제공한다. 제3 비교기(CP3)가 식별신호 발생기(14)로부터 제3 식별 신호(ID31)를 수신하면, 제3 비교기(CP3)의 출력은 활성화되어 트랜지스터들(T41, T42, T43, T44)을 각각 턴온시키고, 이에 따라 FSM(12)는 세그먼트(10)에 해당하는 연결 테스트 경로를 모니터링함 으로써, 세그먼트(SEG10)이 패스 혹은 페일 세그먼트인지 판단한다
마스터 디바이스(10)는 트랜지스터(T42), 스위치 경로(p92), 세그먼트(SEG10), 입출력 라인(I32), 스위치 경로(q52), 세그먼트(SEG5), 입출력 라인(I11), 스위치 경로(p11), 세그먼트(SEG1) 및 제1 채널(CN1)을 포함하는 세그먼트(SEG10)에 해당하는 연결 테스트 경로를 모니터링한다.
FSM(12)는 제1 채널(CN1)(즉, 세그먼트(SEG10)에 해당하는 연결 테스트 경로)를 모니터링함으로써, 세그먼트(SEG10)가 페일 세그먼트임을 판단하고 그 결과인 페일 정보를 저장한다(S106). 세그먼트(SEG10)는 제3 레이어 세그먼트의 마지막 세그먼트가 아니므로, 테스트는 다음 세그먼트(SEG11)로 진행한다(S110).
FSM(12)는 세그먼트(SEG9)에 관하여 상술한 방법과 유사한 방법으로, 세그먼트(SEG11, SEG12)이 패스 또는 페일 세그먼트인지를 판단한다.
마스터 디바이스(10)는 세그먼트(SEG11, SEG12)의 모니터링 전에 세그먼트(SEG11, SEG12)에 해당하는 연결 테스트 경로를 변경할 필요가 없다. 도 5b 및 도 5c를 참조하면, 세그먼트(SEG11)은 선택부(M7)의 스위치 경로(p71)를 포함하는 연결 테스트 경로에 의해 모니터링 되고, 세그먼트(SEG12)는 선택부(M7)의 스위치 경로(p72)를 포함하는 연결 테스트 경로에 의해 모니터링 될 수 있다.
도 5c에 도시된 바와 같이, FSM(12)는 세그먼트(SEG11)은 페일 세그먼트이고, 세그먼트(SEG12)는 패스 세그먼트임을 판단한다.
다음으로, 마스터 디바이스(10)는 디바이스(30)와 연관된 모든 세그먼트가 테스트되었는지 판단하고(S108=yes), 다음 마스터 디바이스(10)는 디바이스들(30, 40)간 인터-디바이스 레이어 연결이 가능한 것으로 판단하여 디바이스(30)는 리페어 가능한 것으로 판단한다(S112=yes). 왜냐하면, 본 실시예에서 제1 신호(S1)에 연관된 세그먼트들(SEG9, SEG10) 중에서 적어도 하나가 패스 세그먼트이고, 제2 신호(S2)에 연관된 세그먼트들(SEG11, SEG12) 중에서 적어도 하나가 패스 세그먼트이기 때문이다. 마스터 디바이스(10)는 각 신호에 대하여 디바이스들(30, 40)간 적어도 하나의 해당 패스 인터-디바이스 레이어 연결이 FSM(12)에 신뢰성 있게 연결되어 있는지 판단한다.
본 실시예에서는, 마스터 디바이스(10)는 세그먼트(SEG9)를 포함하는 제1 신호를 위한 디바이스들(30, 40)간 패스 인터-디바이스 레이어 연결은 FSM(12)에 신뢰성 있게 연결되어 있지 않다고 판단한다. 왜냐하면, 선택부(M5)는 스위치 경로(q52)를 통하여 세그먼트(SEG10)와 세그먼트(SEG5)를 연결하고 있기 때문이다(S114=no).
따라서, 마스터 디바이스(10)는 선택부(M5)가 세그먼트(SEG9)를 세그먼트(SRG5)에 연결하는 스위치 경로(p51)를 형성할 수 있도록 식별신호 저장부(REG3)에 데이터를 저장한다. 세그먼트(SEG12)를 포함하는 제2 신호를 위한 디바이스들(30, 40)간 패스 인터-디바이스 레이어 연결은 FSM(12)에 신뢰성 있게 연결되어 있다. 따라서, 선택부(M7)의 스위치 경로는 변경될 필요가 없다,
다음으로, 마스터 디바이스(10)는 디바이스(40)와 연관된 마지막 세그먼트가 테스트되었는지 판단하고(S120=no), 다음 디바이스(제5 디바이스(50))를 선택한다(S122).
도 5a 및 5c를 참조하면, 제4 디바이스(40)를 선택하기 위해, 마스터 디바이스(10)는 식별신호 발생기(14)를 이용하여 제4 식별 신호(ID41)을 발생하여 제4 비교기(CP4)를 포함하는 제5 디바이스(50)의 디바이스 선택 회로로 제공한다. 따라서, 제4 비교기(CP4)의 출력은 트랜지스터들(T51, T52, T53, T54)을 각각 턴온시키고, 이에 따라 FSM(12)는 세그먼트들(SEG13~SEG16)에 해당하는 연결 테스트 경로를 모니터링함으로써 세그먼트들(SEG13~SEG16)이 패스 혹은 페일 세그먼트인지 판단한다.
제4 선택신호 저장부(REG4)는 디폴트 데이터를 저장하도록 초기화되어 있다(S100). 따라서, 선택부(M13)는 스위치 경로(p131 및 p132)를 형성하고, 선택부(M15)는 스위치 경로(p151 및 p152)를 형성한다.
마스터 디바이스(10)는 세그먼트(SEG13)에 해당하는 현 연결 테스트 경로가 신뢰성 있는 경로인 것으로 판단한다. 다음으로, 마스터 디바이스(10)는 트랜지스터(T51), 스위치 경로(p131), 세그먼트(SEG13), 입출력 라인(I51), 스위치 경로(p91), 세그먼트(SEG9), 입출력 라인(I31), 스위치 경로(p51), 세그먼트(SEG5), 입출력 라인(I11), 스위치 경로(p11), 세그먼트(SEG1) 및 제1 채널(CN1)을 포함하는 세그먼트(SEG13)에 해당하는 연결 테스트 경로를 모니터링한다(S106) .
FSM(12)는 제1 채널(CN1)(즉, 세그먼트(SEG13)에 해당하는 연결 테스트 경로)를 모니터링함으로써, 세그먼트(SEG13)가 패스 세그먼트임을 판단하고 그 결과인 패스 정보를 저장한다(S106).
세그먼트(SEG13)는 제4 레이어 세그먼트의 마지막 세그먼트가 아니므 로(S108=no), 테스트는 다음 세그먼트(SEG114)로 진행한다(S110).
그러나, FSM(12)는 제14 세그먼트(SEG14)에 해당하는 연결 테스트 경로가 신뢰성 없는 경로인 것으로 결정한다(S102=no). 왜냐하면 마스터 디바이스(10)는 이전에 세그먼트(SEG10)이 페일 세그먼트임을 이미 판단했기 때문이다.
따라서, 세그먼트(SEG14)에 대한 신뢰성 있는 연결 테스트 경로를 형성하기 위해, 마스터 디바이스(10)는 선택부(M13) 내에 적어도 하나의 새로운 스위치 경로가 형성되도록 저장부 (REG5)에 저장된 데이터를 변경한다. 특히, 도 5d를 참조하면, 마스터 디바이스(10)는 세그먼트(SEG14)가 세그먼트(9)와 연결되도로 선택부(M9)내에 스위치 경로(q32)를 형성하가 위해 선택신호 저장부(REG5)에 저장된 데이터를 변경한다. 다음으로 마스터 디바이스(10)는 세그먼트(14)에 해당하는 신뢰성있는 연결 테스트 경로(트랜지스터(T52), 스위치 경로(p132), 세그먼트(SEG14), 입출력 라인(I52), 스위치 경로(q92), 세그먼트(SEG9), 입출력 라인(I31), 스위치 경로(p51), 세그먼트(SEG5), 입출력 라인(I11), 스위치 경로(p11), 세그먼트(SEG1) 및 제1 채널(CN1)을 포함)를 이용하여 세그먼트(SEG14)를 모니터링한다.
FSM(12)는 제1 채널(CN1)(즉, 세그먼트(SEG14)에 해당하는 연결 테스트 경로)를 모니터링함으로써, 세그먼트(SEG14)가 패스 세그먼트임을 판단하고 그 결과인 패스 정보를 저장한다(S106).
세그먼트(SEG14)는 제4 레이어 세그먼트의 마지막 세그먼트가 아니므로(S108=no), 테스트는 다음 세그먼트(SEG15)로 진행한다(S110).
FSM(12)는 세그먼트(SEG13, 14)에 관하여 상술한 방법과 유사한 방법으로, 세그먼트(SEG15, SEG16)이 패스 또는 페일 세그먼트인지를 판단한다.
FSM(12)는 제15 세그먼트(SEG15)에 해당하는 연결 테스트 경로가 신뢰성 없는 경로라고 판단한다(S102=no). 따라서, 세그먼트(SEG15)에 대한 신뢰성 있는 연결 테스트 경로를 형성하기 위해, 마스터 디바이스(10)는 선택부(M11) 내에 인터-세그먼트 연결(q111)을 형성하기 위하여 저장부 (REG5)에 저장된 데이터를 변경한다.
다음으로 마스터 디바이스(10)는 세그먼트(15)에 해당하는 신뢰성있는 연결 테스트 경로(트랜지스터(T52), 스위치 경로(p132), 세그먼트(SEG14), 입출력 라인(I52), 스위치 경로(q92), 세그먼트(SEG9), 입출력 라인(I31), 스위치 경로(p51), 세그먼트(SEG5), 입출력 라인(I11), 스위치 경로(p11), 세그먼트(SEG1) 및 제1 채널(CN1)을 포함)를 이용하여 세그먼트(SEG14)를 모니터링한다.
FSM(12)는 제1 채널(CN1)(즉, 세그먼트(SEG14)에 해당하는 연결 테스트 경로)를 모니터링함으로써, 세그먼트(SEG14)가 패스 세그먼트임을 판단하고 그 결과인 패스 정보를 저장한다(S106).
세그먼트(SEG16)을 평가하기 전에, 마스터 디바이스(10)는 선택부(M11)가 세그먼트(SEG15)와 세그먼트(SEG12)를 연결하고 있어, 세그먼트(SRG16)은 FSM(12)에 현재 연결되어 있지 않으므로, 세그먼트 (SEG16)에 해당하는 연결 테스트 경로가 신뢰성 없는 경로라고 판단한다(S102=no). 따라서, 세그먼트(SEG16)에 대한 신뢰성 있는 연결 테스트 경로를 형성하기 위해, 마스터 디바이스(10)는 선택신호저장부 (REG5)를 이용한다. 본 실시예에서는, 마스터 디바이스(10)가 선택부(M11) 내에 스 위치 경로(p112)를 형성하면 스위치 경로(q111)는 끊어진다. 그런 다음, 마스터 디바이스(10)는 스위치 경로(p112), 세그먼트(SEG12, SEG8, SEG4) 및 제4 채널(CN4)를 포함하는 신뢰성있는 연결 테스트 경로를 통하여 세그먼트(SEG16)을 테스트한다.
FSM(12)는 제4 채널(CN4)(즉, 세그먼트(SEG16)에 해당하는 연결 테스트 경로)를 모니터링함으로써, 세그먼트(SEG16)가 페일 세그먼트임을 판단하고 그 결과인 페일 정보를 저장한다(S106).
그 다음, 마스터 디바이스(110)는 각 신호에 대하여 디바이스들(40, 50)간 패스 인터-디바이스 레이어 연결이 가능한 것으로 판단하여 디바이스(40)은 리페어 가능한 것으로 판단한다(S112=yes). 왜냐하면, 세그먼트(SEG13, SEG14)중 적어도 하나가 패스 세그먼트이고, 세그먼트(SEG15, SEG16)중 적어도 하나가 패스 세그먼트이기 때문이다.
다음으로, 마스터 디바이스(10)는 각 신호에 대하여 디바이스들(40, 50)간에 FSM(12)에 신뢰성 있게 연결되어 있는 적어도 하나의 패스 인터-디바이스 레이어 연결이 없는 것으로 판단한다. 본 실시에에서, 마스터 디바이스(10)는 세그먼트(SEG15)를 포함하는 패스 인터-디바이스 레이어 연결은 FSM(12)에 신뢰성 있게 연결되어 있지 않다고 판단한다. 왜냐하면, 세그먼트(SEG16)의 테스트 후 선택부(M11)은 스위치 경로(p112)를 형성하고 있고 위치 경로(g111)를 형성하지는 않기 때문이다(S114=no).
따라서, 마스터 디바이스(10)는 선택부(M11)가 세그먼트(SEG15)를 세그먼 트(SEG12)에 연결하는 스위치 경로(q111)를 형성하도록 제3 선택신호 저장부(REG5)에 데이터를 저장한다. 더구나, 제3 선택 신호 저장부(REG5)에 저장된 데이터는 선택부(M9)거 세그먼트(SEG13)을 세그먼트(SEG9)에 연결하는 스위치 경로(p91)를 형성하도록 할 수 있다. 마스터 디바이스(10)는 디바이스(40)와 연관된 마지막 세그먼트가 테스트되었는지 판단한다(S120=yes).
상술한 방법의 결과로 적층된 장치(7) 내의 전기적 신호의 통신과 관련된 모든 세그먼트 각각이 패스 세그먼트인지 페일 세그먼트인지 정확하게 파악된다. 상기 방법은 제5 디바이스(50)와 관련된 세그먼트의 특성을 파악하지 못한다. 그러나, 이들 세그먼트들은 적층된 장치(7)에서 전기적 신호를 통신하는데 필요하지 않을 수 있다. 왜냐하면 본 실시예에서 디바이스(50) 아래에는 적층된 디바이스가 없기 때문이다.
본 명세서에서 기술된 선택부(예컨대, 멀티플렉서)와 같은 스위칭 소자는 페일 세그먼트가 있음에도 불구하고, 각 세그먼트에 대한 신뢰성 있는 연결 테스트 경로를 구현하는데 효과적으로 사용된다.
도 6 및 7a-7d를 참조하여 적층된 장치(7)에서 제공된 수직 연결 경로들로부터 수직 신호 경로를 정의하고 구현하는 방법이 기술된다.
도 6은 본 발명의 일 실시예에 따른 적층된 장치에 구비된 "N" 개의 수직 연결 경로들로부터 M(<N, 정수)개의 수직 신호 경로들을 정의하고 구현하는 방법을 요약하는 플로우 차트이다.
도 7a-7D는 각각 도 3a 및 도 3b에 도시된 적층된 장치(7)의 일부를 나타낸 다. 도 7a-7D에서는 도 6에 해당하는 방법의 실시예적인 수행을 설명하기 위한 참조번호가 추가된다.
도 7a 및 7c는 도 3a에 해당하고, 도 7b 및 7d는 도 3b에 해당한다.
도 6의 방법은 도 7a-7d를 참조하여, 도 3a 및 도 3b의 적층된 장치(7)에 대한 실시예적인 방법의 수행을 통하여 기술된다.
도 6 및 7a-7d를 참조하면, 마스터 디바이스(10)는 디폴트 데이터를 저장하기 위해 제1 내지 제4 선택신호 저장부(REG1, REG3, REG5, REG7)를 초기화한다(S200). 제1 내지 제4 선택신호 저장부(REG1, REG3, REG5, REG7)에 디폴트 데이터가 저장되면 제1 내지 제4 선택신호 저장부(REG1, REG3, REG5, REG7)는 해당 스위칭 소자(선택부, 혹은 멀티플레서)로 하여금 디폴트(또는 초기) 스위치 경로를 설정하도록 제어한다.
도 7a-7d를 참조하면, 디폴트 스위치 경로는 세그먼트(SEG1)과 세그먼트(SEG5)를 연결하는 스위치 경로(p11, 도 5a)와 세그먼트(SEG5)과 세그먼트(SEG9)를 연결하는 스위치 경로(p51, 도 5a)와, 세그먼트(SEG9)과 세그먼트(SEG13)를 연결하는 스위치 경로(p91, 도 5c)와 세그먼트(SEG13)과 입출력 라인(I71)을 연결하는 스위치 경로(p131, 도 5c)을 포함한다.
따라서, 마스터 디바이스(10)는 디폴트 옵션으로서 수직 연결 경로(22)를 제어 신호(S1)과 연관된 수직 신호 경로로 선택한다.
디폴트 스위치 경로는 또한 세그먼트(SEG3)과 세그먼트(SEG7)를 연결하는 스위치 경로(p31, 도 5a)와, 세그먼트(SEG7)과 세그먼트(SE11)간의 스위치 경로(p71, 도 5a)와, 세그먼트(SEG11)과 세그먼트(SEG15)간의 스위치 경로(p111, 도 5c)와 세그먼트(SEG15)와 입출력 라인(I81) 간의 스위치 경로(p151, 도 5c)을 포함한다. 그러므로, 디폴트 스위치 경로는 수직 연결 경로(22)를 적층된 장치(7)를 통하여 신호(S1)을 만족스럽게 통신할 수 있는 비병합 수직 신호 경로로 인정한다. 그러나, 수직 연결 경로(24, 32, 34)는 이 경우가 아니다. 디폴트 값들을 초기화하는 단계의 일부로서 디바이스(10)는 제2 디폴트 수직 연결 경로로서 수직 연결 경로(32)를 선택하는 것으로 가정한다.
수직 연결 경로(22, 32)는 제1 및 제2 디폴트 연결 경로로 선택된 반면, 수직 연결 경로(24,34)는 선택되지 않고 "스페어 연결 경로"로 남아 있다.
다음으로, FSM(12)는 디폴트 제m 레이어 세그먼트가 패스 세그먼트인지 결정한다. 여기서, 디폴트 세그먼트란 디폴트 연결 경로의 일부인 세그먼트를 말한다.
또한, 마스터 디바이스(10)과 연관된 세그먼트는 제1 레이어 세그먼트로 불리워진다. 따라서, 예를 들어, 디폴트 제1 레이어 세그먼트는 제1 디폴트 연결 경로(22)의 일부인 세그먼트(SEG1)와 제2 디폴트 연결 경로(32)의 일부인 세그먼트(SEG3)이다. 따라서, S202단계에서 FSM(12)는 디폴트 제1 레이어 세그먼트(즉, SEG1, SEG3)이 패스 세그먼트인지 결정한다(S202).
FSM(12)는 도 4와 관련하여 상술한 방법에 의하여 세그먼트(SEG1, SEG3)둘 다 패스 세그먼트임을 나타내는 기 저장된 정보를 가진다.
그러므로, FSM(12)는 디폴트 제1 레이어 세그먼트(즉, SEG1, SEG3)이 패스 세그먼트라고 판단한다(S202=yes). 그 다음 FSM(12) 또는 마스터 디바이스(10)에 있는 또는 마스터 디바이스와 연결된 다른 제어 로직이 디폴트 레이어 세그먼트의 마지막 셋이 아직 평가되지 않았음을 판단하여(S206=no), 다음 디바이스(즉, 제2 디바이스(20))를 선택(즉, 다음 디바이스로 진행)한다(S208).
마스터 디바이스(10)는 디폴트 제2 레이어 세그먼트(즉, 제2 디바이스(20)와 연관된 디폴트 세그먼트(SEG5, SEG7))이 패스 세그먼트인지 결정한다(S202). 디폴트 제1 레이어 세그먼트(즉, SEG1, SEG3)에 관하여 상술한 절차와 유사한 방법으로 마스터 디바이스(10)는 세그먼트들(SEG5, SEG7)이 패스 세그먼트인 것으로 판단한다(S202=yes). 이어서, FSM(12)은 디폴트 레이어 세그먼트의 마지막 셋이 아직 평가되지 않았음을 판단하여(S206=no), 다음 디바이스(즉, 제3 디바이스(30))를 선택한다(S208).
따라서, 마스터 디바이스(10)는 디폴트 제1 레이어 세그먼트(즉, SEG1, SEG3)에 관하여 상술한 절차와 유사한 방법으로 디폴트 제3 레이어 세그먼트(즉, 제3 디바이스(30)와 연관된 디폴트 세그먼트(SEG9, SEG11))이 패스 세그먼트인지 결정한다(S202). 그러나, 마스터 디바이스(10)는 세그먼트(SEG9)가 패스 세그먼트임을 나타내는 기 저장된 정보를 가지고 있는 반면, 세그먼트(SEG11)가 페일 세그먼트임을 나타내는 저장된 정보 또한 가지고 있다. 따라서, 디폴트 제3 레이어 세그먼트 모두가 패스 세그먼트인 것은 아니므로, 마스터 디바이스(10)는 제3 레이어 세그먼트(SEG11) 대신에 복수의 제3 레이어 세그먼트들 중 패스 게스먼트에 상기 디바이스들을 연결하기 위하여 제3 디바이스(30, 제m 디바이스)와 제4 디바이스(40, 제(m+1) 디바이스)의 선택신호 저장부에 저장된 데이터를 변경하여야 한다.
즉, 마스터 디바이스(10)는 페일 세그먼트인 디폴트 제3 레이어 세그먼트(SEG11)을 주위로 제2 디폴트 연결 경로(32)를 재라우팅해야 한다.
도 7a-7d를 참조하면, 마스터 디바이스(10)는 제2 레이어 세그먼트(REG5)와 제3 레이어 세그먼트(SEG12)를 연결하는 스위치 경로(q72, 도 7c)를 형성하기 위하여 선택신호 저장부(REG3)에 저장된 데이터를 변경함으로써, 제3 레이어 세그먼트(REG12)와 제4 레이어 세그먼트(SEG15)를 연결하는 스위치 경로(q111, 도 7d)를 형성하기 위하여 선택신호 저장부(REG5)에 저장된 데이터를 변경함으로써 페일 세그먼트(SEG11)을 주위로 제2 디폴트 연결 경로(32)를 재라우팅한다(S204).
이러한 방법으로 마스터 디바이스(10)는 다른 수직 연결 경로들(32, 34)로부터 패스 세그먼트를 연결하여(즉, 수직 연결 경로(32)로부터 SEG15 및 SEG7, 수직 연결 경로(34)로부터 SEG12) 궁극적으로 확실하고 병합된 수직 신호 경로(36)를 형성한다. 다른 수직 연결 경로의 두 세그먼트를 연결하는 것을 두 세그먼트의 "병합 -연결"이라 한다. 예를 들어, 마스터 디바이스(10)는 상술한 바와 같이, 스위치 경로(q72)를 형성함으로써 제2 레이어 세그먼트(SEG7)과 제3 레이어 세그먼트(SEG12)를 병합 연결한다.
다음으로, 마스터 디바이스(10)는 디폴트 레이어 세그먼트의 마지막 셋이 아직 평가되지 않았음을 판단하여(S206=no), 다음 디바이스(즉, 제4 디바이스(40))를 선택한다(S208).
다음으로, 마스터 디바이스(10)는 디폴트 제4 레이어 세그먼트(즉, 제4 디바이스(40)와 연관된 디폴트 세그먼트(SEG13, SEG15))가 패스 세그먼트인지 결정한 다(S202). 마스터 디바이스(10)는 디폴트 제1 레이어 세그먼트(즉, SEG1, SEG3)에 관하여 상술한 절차와 유사한 방법으로 디폴트 제4 레이어 세그먼트(SEG13, SEG15)가 패스 세그먼트라고 판단한다(S202=yes). 다음으로, 마스터 디바이스(10)는 디폴트 레이어 세그먼트의 마지막 셋이 평가되었음을 판단한다(S206=yes).
따라서, 도 4의 방법을 사용하여 페일 세그먼트를 검출한 후, 마스터 디바이스(10)는 6의 방법에서 그 정보를 사용하여 적층된 장치(7)를 통하여 수직 신호 경로(비병합 수직 신호 경로와 병합 수직 신호 경로를 모두 포함)를 정의하고 구현할 수 있다.
도 7a-7d에 도시된 예에서 마스터 디바이스(10)는 4개의 수직 연결 경로들(22, 24, 32, 34)를 이용하여 두 개의 수직 신호 경로를 정의/구현한다.
수직 신호 경로(36)은 수직 연결 경로들(32, 34) 각각으로부터 적어도 하나의세그먼트를 이용한 병합 수직 신호 경로이다. 반면, 수직 신호 경로(26)은 패스 세그먼트만을 포함하는 수직 연결 경로(22)에 해당하는 비병합 수직 신호 경로이다.
상술한 실시예들에서는 둘 이상의 수직 연결 경로가 하나의 전기적 신호와 연관되었다. 그러나, 본 발명의 다른 실시예에서는 적어도 M개의 다른 신호를 통신하는 M개의 수직 신호 경로가 N(>M)개의 수직 연결 경로들을 이용하여 적층된 장치에서 구현될 수 있다. 도 2는 세그먼트들(SEG1~SEG16)을 포함하는 4개의 수직 연결 경로(그 중 두 개의 수직 연결 경로는 제1 신호(S1)와 연관된 반면, 다른 두 개의 수직 연결 경로는 제2 신호(S2)와 연관됨) 포함하는 적층된 장치(7)를 도시한다. 그러나, 본 발명의 다른 실시예에서 도 8은 제1 내지 제4 신호(S1~S4)를 통신하는 4(M=4)개의 수직 신호 경로를 정의/구현하기 위해서 사용되는, 세그먼트들(SEG1~SEG32)을 포함하는 8개의 수직 연결 경로(41~48)를 도시한다.
도 8에 도시된 실시에에서 각 수직 연결 경로(41~48)은 세그먼트들(SEG1~SEG32) 중 네개의 세그먼트를 포함한다. 예를 들어, 제1 수직 연결 경로(41)는 세그먼트들(SEG1, SEG9, SEG17, SEG25)를 포함한다. 또한, 적층된 장치(8)의 8개의 수직 연결 경로들(41~48) 중 어느 것도 제1 내지 제4 신호(S1~S4) 중 어느 신호에도 특별히 연관되지 않는다.
도 9는 본 발명의 실시예에 따른 적층된 장치(8)을 추가적으로 나타낸다.
도 9의 실시예에서는 적층된 장치(8)는 8개의 수직 연결 경로를 포함하는데, 그 중 많은 경로는 하나 이상의 페일 세그먼트를 포함한다. 도 9에서, 각 페일 세그먼트는 "X"로 표시되고, "X"가 없는 세그먼트는 패스 세그먼트이다. 또한 도 9에 도시된 실시예에서, 적층된 장치(8)를 통하여 뻗어있는 5개의 가능한 수직 신호 경로들 각각은 병합 수직 신호 경로이다. 특히, 5개의 가능한 수직 신호 경로는 병합 수직 신호 경로(31~35)이다.
그런, 5개의 가능한 수직 신호 경로는 물리적인 길이에서 동일하지 않다. 예를 들어, 수직 신호 경로(35)는 수직 신호 경로(31)보다 현저히 길다. 현저히 다른 길이를 가지는 수직 신호 경로들은 신호 전송 시간, 신호 그룹 슬루(slew), 신호 잡음 반사 등과 관련된 다수의 문제를 야기한다.
도 10a 및 10b는 본 발명의 일 실시예에 따른 적층된 장치에서 패스 및 페일 세그먼트를 검출하는 방법 및 경로 웨이트 정보를 추출하는 방법을 나타낸다. 도 11은 본 발명의 일 실시예에 따라 경로 웨이트 정보를 이용하여 적층된 장치에서 수직 신호 경로를 형성하는 방법을 요약하는 플로우 차트이다. 도 12 내지 17은 적층된 장치(8)의 일부를 나타낸다.
도 12를 참조하면, 도 10a에 해당하는 방법의 일부는 세그먼트들(SEG1~SEG24) 중 어떤 세그먼트가 페일 또는 패스 세그먼트인지를 판단하기 위해 적층된 장치(8)에 의해 수행될 수 있다. 도 10a는 도 4에 요약된 방법의 단계들을 포함한다. 따라서 그러한 단계에 대한 설명은 생략될 것이다. 도 10a에 해당하는 방법의 일부를 수행함으로써, 세그먼트들(SEG1~SEG24) 중 어떤 세그먼트가 페일 또는 패스 세그먼트인지를 나타내는 정보가 적층된 장치(8)의 FSM(12)에 저장된다.
도 12에 도시된 바와 같이, 본 실시예에서는, FSM(12)는 세그먼트들(SEG5, SEG6, SEG7, SEG14, SEG16, SEG20, SEG21, SEG22)이 페일 세그먼트들(각 세그먼트에는 페일 세그먼트임을 나타내기 위한 "X"가 표시된다)인 것으로 판단하고, 나머지 세그먼트들은 패스 세그먼트들임을 판단하였다.
더구나 마스터 디바이스(10)과 연관된 세그먼트들(SEG1~SEG8)은 제1 레이어 세그먼트라 칭한다. 유사하게, 제2 디바이스(20)와 연관된 세그먼트들(SEG9~SEG16)은 제2 레이어 세그먼트라 칭하고, 제3 디바이스(30)와 연관된 세그먼트들(SEG17~SEG24)은 제3 레이어 세그먼트라 칭한다.
도 10a에 도시된 방법의 일부를 수행한 후 적층된 장치(8)는 도 10b에 도시된 방법의 일부를 수행한다. 도 10a에 도시된 방법의 일부는 도 10a 및 10b에 도시된 A연결 또는 E연결을 통하여 도 10b에 도시된 방법의 일부에 선행한다. 방법이 E 연결을 통해 진행되면, 방법은 종료된다.
방법 A연결을 통해 진행되면, 다음으로 마스터 디바이스(10)는 적층된 장치(8)의 한 디바이스와 연관된 마지막 세그먼트들(예를 들어, 제3 레이어 세그먼트들(SEG17~SEG24))이 테스트되었음을 판단한 후(S120=yes), 마스터 디바이스(10)는 디바이스 선택 ID를 디폴트 값(예를 들어, m=0)으로 설정하고 적층된 장치내에 디폴트 스위치 경로를 설정하기 위해 디바이스(20, 30, 40)에 있는 레지스터가 디폴트 데이터를 갖도록 초기화한다(S300).
적층된 장치(8)의 디폴트 스위치 경로는 적층된 장치(7)와 관련하여 상술한 디폴트 스위치 경로와 유사하다. 디폴트 스위치 경로가 설정된 후, 마스터 디바이스(10)는 디바이스 선택값을 증가한다(S302). 도 13을 참조하면, 디바이스(20)는 디바이스 선택 ID(m)가 1일 때 현 디바이스일 수 있다.
다음으로, 마스터 디바이스(10)는 현 디바이스에서 가능한 스위치 경로에 관한 정보와 가능한 스위치 경로의 각각에 대한 신호 경로 웨이트 값을 저장한다.
예를 들어, 마스터 디바이스(10)는 디바이스(10)과 연관된 제1 레이어 세그먼트들(SEG1~SEG8)과 디바이스210)과 연관된 제2 레이어 세그먼트들(SEG9~SEG16)간의 가능한 스위치 경로들 각각에 관한 정보를 저장할 수 있다. 도 13은 디바이스(20)에서 가능한 스위치 경로의 일부를 나타내고, 특히, 제1 레이어 세그먼트(SEG4)를 디바이스(20)과 연관된 다양한 제2 레이어 세그먼트에 연결하는 가능한 스위치 경로를 나타낸다. 도 13은 또한 제1 레이어 세그먼트(SEG8)를 디바이스(20)과 연관된 다양한 제2 레이어 세그먼트에 연결하는 가능한 스위치 경로를 나타낸 다. 예를 들어, 도 13은 제1 레이어 세그먼트(SEG4)와 제2 레이어 세그먼트(SEG10~SEG14) 각각 사이의 가능한 스위치 경로(즉, 가능한 스위치 경로들(J1~J5))를 나타낸다. 도 13은 또한 제1 레이어 세그먼트(SEG8)와 제2 레이어 세그먼트(SEG14~SEG16) 각각 사이의 가능한 스위치 경로(즉, 가능한 스위치 경로들(J6~J8))를 나타낸다.
도 13은 또한 가능한 스위치 경로(J1~J8) 각각에 대한 신호 경로 웨이트 값을 나타낸다. 도 12 내지 17에 관하여 기술된 예에서 마스터 디바이스(10)는 0-2 범위내의 신호 경로 웨이트 값을 갖는 가능한 스위치 경로에 관한 정보만을 저장한다. 그러나, 마스터 디바이스910)는 예를 들어, 다른 범위내의 신호 경로 웨이트 값을 갖는 가능한 스위치 경로에 관한 정보를 저장할 수 있다.
도시되지는 않았지만, FSM(12)는 또한 0, 1, 2와 같은 신호 경로 웨이트값을갖는 제1 레이어 세그먼트(SEG1, SEG2, SEG3) 각각에 대한 가능한 스위치 경로를 저장할 수 있다. 그러나, FSM(12)는 제1 레이어 세그먼트(SEG5, SEG6, SEG7) 중 어느 것에 해당하는 가능한 스위치 경로는 저장하지 않는다. 제1 레이어 세그먼트(SEG5, SEG6, SEG7)는 페일 세그먼트이고, 수직 신호 경로의 일부를 형성할 수 없기 때문이다. 여기서 "신호 경로 웨이트값"은 예를 들어, 스위치 경로의 전파 지연(propagation delay)에 해당할 수 있다.
마스터 디바이스(10, 특히 FSM(12))는 스위치 경로의 마지막 셋(즉, 제3 디바이스(30)와 연관된 가능한 스위치 경로 셋)을 평가하지 않았으므로(S306), 마스터 디바이스(10)는 디바이스 선택 ID를 증가하고(S302), 방법을 계속하여 실행한다.
따라서, 디바이스 선택 ID는 m=2가 되고, 제3 디바이스(30)가 현 디바이스가 된다. 다음으로 마스터 디바이스(10)는 제3 디바이스(30)의 가능한 스위치 경로들(즉, 제2 레이어 세그먼트와 제3 레이어 세그먼트 사이의 가능한 스위치 경로)과 그들 각각의 신호 경로 웨이트값을 저장한다(S304). 즉, 마스터 디바이스(10)는 제2 레이어 세그먼트들(즉, SEG9~SEG13 및 SEG15)과 제3 레이어 세그먼트들(SEG17~SEG24) 간의 가능한 스위치 경로들을 저장한다. 도 14는 FSM(12)에 저장된 가능한 스위치 경로를 나타낸다. 다음으로, 마스터 디바이스(10)는 가능한 스위치 경로의 마지막 셋을 평가하였으므로(S306=yes), 상기 방법의 실행은 종료된다.
가능한 모든 스위치 경로들과 관련된 웨이팅 팩터를 얻은 후, 일반적으로 정의된 최소 비용 알고리즘(least-cost algorithm)이 최소의 혹은 가장 균일한 웨이트들을 가지는 수직 신호 경로 셋을 정의하기 위해 사용될 수 있다.
최소의 혹은 가장 균일한 웨이트들을 가지는 수직 신호 경로 셋은 가장 짧은 수직 신호 경로 셋 또는 가장 유사한 길이를 가지는 수직 신호 경로 셋에 해당한다.
따라서, 도 10a 및 10b에 해당하는 방법을 수행한 후에는 도 12의 적층된 장치(8)에 있는 어떤 세그먼트가 패스 또는 페일 세그먼트인지를 나타내는 정보와 가능한 스위치 경로들을 나타내는 정보 및 그들 각각의 신호 경로 웨이트값이 FSM(12)에 저장될 수 있다.
이어서, 본 발명의 일 실시예에서 가능한 스위치 경로와 그들 각각의 신호 경로 웨이트값을 이용한 알고리즘이 적층된 장치(8)에서 수직 신호 경로를 선택하 고 형성하기 위해 사용될 수 있다.
상기 알고리즘에 의해 선택되고 형성된 수직 신호 경로는 병합 수직 신호 경로를 포함할 수 있다. 일 예로서, 적층된 장치(8)는 수직 신호 경로를 선택하고 생성하기 위해 수직 신호 경로 각각에 대한 총 신호 경로 웨이트값을 최소화하는 알고리즘을 사용할 수 있다. 대안으로, 적층된 장치(8)는 유사한 총 신호 경로 웨이트값을 가지는 수직 신호 경로를 생성하는 알고리즘을 사용할 수 있다.
여기서, 수직 신호 경로에 대한 "신호 경로 웨이트값"은 그 수직 신호 경로의 일부를 형성하는 스위치 경로의 신호 경로 웨이트 값을 모두 합합 값이다.
또한, 총 신호 경로 웨이트값은 수직 신호 경로의 총 전파 지연에 해당할 수 있다. 적층된 장치(8)가 사용하는 알고리즘은 마스터 디바이스(10)에서 하드웨어에 의하여 또는 소프트웨어에 의하여 수행될 수 있다.
도 11은 적층된 장치에서 M개의 수직 신호 경로를 선택하고 생성하는 방법을 요약하는 플로우 차트이다. 여기서, 상기 방법은 M개의 수직 신호 경로의 각각의 총 신호 경로 웨이트값을 최소화하려 한다.
특히, 도 10a 및 10b의 방법을 수행함으로써, 적층된 장치(8)에 있는 가능한 스위치 경로들과 그들 각각의 신호 경로 웨이트값이 FSM(12)에 저장된 후에, 적층된 장치(8)는 적층된 장치(8)에서 M개의 수직 신호 경로를 선택하고 생성하기 위해 도 11의 방법을 사용할 수 있다.
도 11 및 15-17을 참조하면, 마스터 디바이스(10)는 적층된 장치(8)에서 가능한 스위치 경로들에 대하여 기 저장된 신호 경로 웨이트값을 이용하여 적층된 장 치(8)에서 모든 가능한 수직 신호 경로에 대하여 총 신호 경로 웨이트값을 산출한다(S400).
도 15는 적층된 장치(8)에서 모든 가능한 수직 신호 경로를 나타낸다.
페일 세그먼트와 연결을 형성하는 가능한 신호 경로는 가능한 수직 신호 경로 어느 것에도 포함되지 않는다. 도 15는 또한, 적층된 장치(8)에서 가능한 신호 경로의 일부에 대한 신호 경로 웨이트값을 도시한다. 특히, 도 15는 세그먼트(SEG1, SEG9)를 연결하는 가능한 신호 경로가 0의 신호 경로 웨이트 값을 가지고, 세그먼트(SEG9, SEG17)를 연결하는 가능한 신호 경로가 0의 신호 경로 웨이트 값을 가짐을 보여준다.
또한 도 15는 세그먼트(SEG8, SEG15)를 연결하는 가능한 신호 경로가 1의 신호 경로 웨이트 값을 가지고, 세그먼트(SEG15, SEG23)를 연결하는 가능한 신호 경로가 0의 신호 경로 웨이트 값을 가지며, 세그먼트(SEG15, SEG24)를 연결하는 가능한 신호 경로가 1의 신호 경로 웨이트 값을 가짐을 보여준다.
따라서, 세그먼트들(SEG1, SEG9, SEG17)을 포함하는 가능한 수직 신호 경로에 대한 총 신호 경로 웨이트값은 0이다. 세그먼트들(SEG8, SEG15, SEG23)을 포함하는 가능한 수직 신호 경로에 대한 총 신호 경로 웨이트값은 1이며, 세그먼트들(SEG8, SEG15, SEG23)을 포함하는 가능한 수직 신호 경로에 대한 총 신호 경로 웨이트값은 2이다. 적층된 장치(8)에서 모든 가능한 수직 신호 경로에 대한 총 신호 웨이트값을 구한 후에, 마스터 디바이스(10)는 "L"(L<=M) 개의 비병합 수직 신호 경로를 선택한다(S402). 도 15-17에서, 비병합 수직 신호 경로는 패스 세그먼트 만을 포함하는 수직 연결 경로을 사용하여 형성된 수직 신호 경로이다.
도 15-17에서, 패스 세그먼트만을 포함하는 수직 연결 경로는 총 웨이트 값이 0인 수직 신호 경로이다. 따라서, 마스터 디바이스(10)는 총 웨이트 값이 0인 수직 신호 경로를 "L"(L<=M) 개의 비병합 수직 신호 경로 중 하나로 선택할 수 있다. 예를 들어, 도 15를 참조하면, 세그먼트들(SEG1, SEG9, SEG17)을 포함하는 수직 신호 경로와 그들 사이의 스위치 경로가 0의 총 웨이트값을 가지고, "L"개의 비병합 수직 신호 경로의 하나로 선택될 수 있다. 도 11의 방법에서 마스터 디바이스(10)는 적층된 장치(8)에 있는 가능한 수직 신호 경로에 따라 0의 총 신호 경로 웨이트값을 가지는 수직 신호 경로를 M개까지 선택할 수 있다.
도 15-17의 예에서, 마스터 디바이스(10)는 3개의 비병합 수직 신호 경로를 선택한다. 3개의 비병합 수직 신호 경로의 스위치 경로가 도 16에 볼트 도트 라인으로 표시되어 있다. 마스터 디바이스(10)는 총 웨이트 값이 0인 수직 신호 경로를 L 개의 비병합 수직 신호 경로로 선택할 수 있다.
도 16에 도시된 바와 같이, 0의 총 신호 경로 웨이트값을 가지는 세그먼트들(SEG1, SEG9, SEG17)을 포함하는 수직 신호 경로, 세그먼트들(SEG2, SEG10, SEG18)을 포함하는 수직 신호 경로 및 세그먼트들(SEG3, SEG11, SEG19)을 포함하는 수직 신호 경로 각각을 비병합 수직 신호 경로의 하나로 선택할 수 있다.
다음으로, 마스터 디바이스(10)는 L이 M보다 적은지 판단한다(S404). 도 11의 방법은 M 개의 수직 신호 경로를 선택하고 생성한다. L이 M과 같으면, L 개의 비병합 수직 신호 경로를 선택한 후 더 이상 수직 신호 경로를 선택할 필요가 없 다. 그러나, L이 M보다 적으면, 하나이상의 추가 수직 신호 경로를 선택할 필요가 있다. 도 15-17에서 M은 4이고, L은 3이다.
따라서, 본 실시예에서는, L 개의 비병합 수직 신호 경로를 선택한 후 L이 M보다 적다(S404=yes). 그러므로, FSM(12)는 선택된 수직 신호 경로에 포함된 세그먼트를 포함하는 나머지 가능한 수직 신호 경로 각각을 제거한다(S406).
본 실시예에서는, 상기 3개의 비병합 수직 신호 경로를 제외하고, 세그먼트들(SEG1-SEG3), 세그먼트들(SEG9-SEG11), 및 세그먼트들(SEG17-SEG19) 중 적어도 하나를 포함하는 수직 신호 경로는 제거된다.
도 16은 세그먼트들(SEG1-SEG3), 세그먼트들(SEG9-SEG11), 및 세그먼트들(SEG17-SEG19) 중 적어도 하나를 포함하는 비선택 수직 신호 경로를 제거한 후, 볼트 도트 라인으로 표시된 선택된 수직 신호 경로의 스위치 경로와 비볼드 도트 라인으로 표시된 남아있는 가능한 수직 신호 경로의 스위치 경로를 나타낸다.
마스터 디바이스(10)는 남아있는 수직 신호 경로 중 최소 웨이트값을 갖는 가능한 수직 신호 경로를 선택한다(S408). 도 15-17에서, 3개의 가능한 수직 신호 경로가 남아있다. 즉, 3의 총 웨이트값을 가지는 세그먼트들(SEG4, SEG13, SEG23)을 포함하는 수직 신호 경로, 2의 총 웨이트값을 가지는 세그먼트들(SEG8, SEG15, SEG24)을 포함하는 수직 신호 경로, 1의 총 웨이트값을 가지는 세그먼트들(SEG8, SEG15, SEG23)을 포함하는 수직 신호 경로이다. 따라서, 마스터 디바이스(10)는 1의 총 웨이트값을 가지는 세그먼트들(SEG8, SEG15, SEG23)을 포함하는 수직 신호 경로를 선택한다. 세그먼트들(SEG8, SEG15, SEG23)을 포함하는 수직 신호 경로는 병합 수직 신호 경로이다.
마스터 디바이스(10)는 L을 1 증가시키고(S410), L이 M보다 더 이상 작지 않음을 판단한다(S404=no). 그 다음, 마스터 디바이스(10)는 적층된 장치(8)내에서 선택된 수직 신호 경로를 구현하기 위해 디바이스들(20, 30) 내의 레지스터를 설정한다(S412). 도 17을 참조하면, 마스터 디바이스(10)는 적층된 장치(8)에서 수직 신호 경로(V1-V4)를 형성한다.
마스터 디바이스(10)는 도 3a 및 3b에 도시된 실시예와 관련하여 상술한 스위치 경로를 형성하는 방법와 유사한 방법으로, 디바이스들(20, 30) 내의 선택신호 저장부(레지스터) 및 선택부(멀티플렉서)를 이용하여 관련 스위치 경로를 형성함으로써 적층된 장치(8)내 수직 신호 경로(V1-V4)를 형성할 수 있다.
적층된 장치에서 세그먼트가 패스 또는 페일인지 검출하는 다양한 장치들이 기술된다.
도 18-21은 본 발명의 실시예에 따른 적층된 장치의 일부를 나타내는 회로도이다. 도 18-21에 각각 도시된 적층된 장치의 일부는 마스터 디바이스(10) 및 종속 디바이스들(20, 30)를 구비한다. 도 18-21에 각각 도시된 디바이스(10, 20, 30)는 도 2a, 3a 및 3b에 도시된 적층된 장치(7)의 디바이스들(10, 20, 30)과 유사하다.
도 18을 참조하면, 마스터 디바이스(10)는 제1 및 제2 테스트 전압(VT1, VT2)를 각각 발생하는 제1 및 제2 테스트 전압 인가 회로(VC1, VC2)를 포함한다.
제2 테스트 전압 인가 회로(VC2)는 테스트 전압 신호 경로(SP2)에 연결되어, 예를 들어, 테스트 전압 신호 경로(SP2)를 통하여 디바이스(30)으로 제2 테스트 전 압(VT2)를 제공한다.
도 18에 도시된 바와 같이, 테스트 전압 신호 경로(SP2)는 디바이스(10, 20, 30)을 관통한다. 또한, 제1 테스트 전압 인가 회로(VC1)는 테스트 전압 신호 경로(SP1)에 연결되어, 예를 들어, 테스트 전압 신호 경로(SP1)를 통하여 디바이스(20)으로 제1 테스트 전압(VT1)를 제공한다.
도 18에 도시된 바와 같이, 테스트 전압 신호 경로(SP1)는 디바이스(10, 20)을 관통한다. 그러나, 디바이스(20)와 연관된 세그먼트(SEGa2)가 테스트 전압 신호 경로(SP1)을 디바이스(30)로부터 격리한다.
도 18에 도시된 적층된 장치는 또한 디바이스(10, 20, 30)을 관통하는 기준 전압 신호 경로(SPR)를 포함한다. 마스터 디바이스(10)는 기준 전압 신호 경로(SPR)를 통해 디바이스(20, 30)로 그라운드 전압(VSS)를 공급한다.
도 18에 도시된 바와 같이, 마스터 디바이스(10)는 제1, 제2 및 제3 스위치(S1, S2, S3)을 포함한다. 또한, 도 18의 적층된 장치는 각각이 디바이스(10)과 연관된 세그먼트들(SEG1~SEG3, SEGa1, SEGb1, SEGc1)을 포함한다. 각 세그먼트들(SEG1~SEG3, SEGa1, SEGb1, SEGc1)는 제1 레이어 세그먼트로 칭해질 수 있다.
도 18의 적층된 장치는 또한 각각이 디바이스(20)과 연관된 세그먼트들(SEG5~SEG6, SEGa2, SEGb2, SEGc2)을 포함한다. 각 세그먼트들(SEG5~SEG6, SEGa2, SEGb2, SEGc2)는 제2 레이어 세그먼트로 칭해질 수 있다. 세그먼트(SEGa2)는 제1 테스트 전압(VT1)으로부터 디바이스(30)를 분리시키는 절연체일 수 있다.
또한, 디바이스(20)는 연결 테스트 회로들(CT1~CT3)을 포함한다. 도 18에 도 시된 바와 같이, 디바이스(20)의 연결 테스트 회로(CT1)는 세그먼트(SEG1)와 연관되고, 연결 테스트 회로(CT2)는 세그먼트(SEG2)와 연관되며, 연결 테스트 회로(CT3)는 세그먼트(SEG3)와 연관된다. 특히, 연결 테스트 회로(CT1)는 세그먼트(SEG1)으로 제1 테스트 전압(VT1)을 인가하는 다이오드를 포함하고, 연결 테스트 회로(CT2)는 세그먼트(SEG2)으로 제1 테스트 전압(VT1)을 인가하는 다이오드를 포함하며, 연결 테스트 회로(CT3)는 세그먼트(SEG3)으로 제1 테스트 전압(VT1)을 인가하는 다이오드를 포함한다.
또한, 도 18의 실시예에서, 세그먼트(SEG1)는 스위치(S1)와 연결 테스트 회로(CT1) 사이에 연결되고, 세그먼트(SEG2)는 스위치(S2)와 연결 테스트 회로(CT2) 사이에 연결되며, 세그먼트(SEG3)는 스위치(S3)와 연결 테스트 회로(CT3) 사이에 연결된다. 또한, 디바이스(30)는 연결 테스트 회로들(CT4~CT6)을 포함한다. 도 18에 도시된 바와 같이, 디바이스(30)의 연결 테스트 회로(CT4)는 세그먼트(SEG5)와 연관되고, 연결 테스트 회로(CT5)는 세그먼트(SEG6)와 연관되며, 연결 테스트 회로(CT6)는 세그먼트(SEG7)와 연관된다. 특히, 연결 테스트 회로(CT4)는 세그먼트(SEG5)으로 제2 테스트 전압(VT2)을 인가하는 다이오드를 포함하고, 연결 테스트 회로(CT5)는 세그먼트(SEG6)으로 제2 테스트 전압(VT2)을 인가하는 다이오드를 포함하며, 연결 테스트 회로(CT6)는 세그먼트(SEG7)로 제2 테스트 전압(VT2)을 인가하는 다이오드를 포함한다.
또한, 도 18의 실시예에서, 세그먼트(SEG5)는 스위치(S1)와 연결 테스트 회로(CT4) 사이에 연결되고, 세그먼트(SEG6)는 스위치(S2)와 연결 테스트 회로(CT5) 사이에 연결되며, 세그먼트(SEG7)는 스위치(S3)와 연결 테스트 회로(CT6) 사이에 연결된다.
제1 및 제2 테스트 전압(VT1, VT2)를 이용하여 마스터 디바이스(100)는 제1 레이어 세그먼트들(SEG1~SEG3) 및 제2 레이어 세그먼트들(SEG5~SEG6) 중에서 패스 세그먼트 및 페일 세그먼트를 검출할 수 있다. 예를 들어, 마스터 디바이스(10)는 제1 테스트 전압 인가 회로(VC1)를 활성화하고, 스위치(S3)를 닫고(close), 세그먼트(SEG3)을 통하여 제1 테스트 전압(VT1)을 만족스럽게 수신하는지 검출한다.
마스터 디바이스(10)가 세그먼트(SEG3)을 통하여 제1 테스트 전압(VT1)을 만족스럽게 수신하지 못하면, 마스터 디바이스(10)는 세그먼트(SEG3)가 페일인 것으로 판단하고, 마스터 디바이스(10)가 세그먼트(SEG3)을 통하여 제1 테스트 전압(VT1)을 만족스럽게 수신하면, 마스터 디바이스(10)는 세그먼트(SEG3)가 패스인 것으로 판단할 수 있다.
세그먼트(SEG3)가 패스 세그먼트인 것으로 판단한 후에는, 마스터 디바이스(10)는 제2 테스트 전압 인가 회로(VC2)를 활성화하고, 스위치(S3)를 닫고(close), 제2 테스트 전압(VT2)을 만족스럽게 수신하는지 검출한다. 마스터 디바이스(10)가 제2 테스트 전압(VT2)을 만족스럽게 수신하지 못하면, 마스터 디바이스(10)는 세그먼트(SEG7)가 페일인 것으로 판단하고, 마스터 디바이스(10)가 제2 테스트 전압(VT2)을 만족스럽게 수신하면, 마스터 디바이스(10)는 세그먼트(SEG7)가 패스인 것으로 판단할 수 있다.
제1 및 제2 테스트 전압(VT1, VT2)을 이용하여 상기와 유사한 방법으로 세그 먼트들(SEG1, SEG2, SEG5, SEG6)도 테스트될 수 있다.
도 18에 도시된 실시예는 두 테스트 전압 소스을 포함하나, 이에 한정되지 않으며, 다른 실시예는 추가 디바이스, 디바이스들간 추가 세그먼트, 추가 전압 소스, 추가 테스트 신호 경로 등을 포함할 수 있음은 물론이다.
도 19를 참조하면, 마스터 디바이스(10)는 테스트 전압(VT3)을 발생하는 테스트 전압 인가 회로(VC3)를 포함하고, 세그먼트(SEGa1)를 포함하는 테스트 전압 신호 경로(SP3)에 연결된다. 테스트 전압 신호 경로(SP3)는 디바이스들(10, 20, 30)을 관통하고, 테스트 전압 인가 회로(VC3)는 테스트 전압 신호 경로(SP3)를 통하여, 디바이스들(10, 20, 30)로 테스트 전압(VT3)을 제공한다.
도 19의 적층된 장치는 각각이 디바이스(10)과 연관된 제1 레이어 세그먼트들(SEG1~SEG3, SEGa1, SEGb1)와, 각각이 디바이스(20)과 연관된 제2 레이어 세그먼트들(SEG5~SEG6, SEGa2, SEGb2)을 포함한다.
마스터 디바이스(10)는 또한, 세그먼트들(SEG1~SEG3) 각각에 연결된 제4, 제5 및 제6 스위치(S4, S5, S6)을 포함한다.
또한, 마스터 디바이스(10)는 테스트 전압 신호 경로(SP3)를 통하여 칩 선택 신호(CS)를 디바이스(20, 30)로 제공한다. 또한, 디바이스(20)는 테스트 선택 신호 경로(SPS)에 연결된 디바이스 선택 회로를 포함하고, 디바이스(30)는 테스트 선택 신호 경로(SPS)에 연결된 디바이스 선택 회로를 포함한다.
디바이스(20)와 연관된 디바이스 선택 회로는 테스트 선택 신호 경로(SPS)로 전달되는 선택 신호(CS)를 수신하는 비교기(CP1)와 비교기(CP1)로 ID 신호(ID11)를 제공하는 ID 레지스터(RE11)를 포함한다. 디바이스(30)와 연관된 디바이스 선택 회로는 테스트 선택 신호 경로(SPS)로 전달되는 선택 신호(CS)를 수신하는 비교기(CP2)와 비교기(CP2)로 ID 신호(ID21)를 제공하는 ID 레지스터(RE21)를 포함한다.
여기서, 디바이스 선택 회로는, 그 디바이스에 해당하는 선택 신호를 수신할 때 그 디바이스와 연관된 다른 소자를 활성화하는 회로이다.
또한, 디바이스(20)는 도 19의 세그먼트들과 각각 연관된 연결 테스트 회로들(CT1'-CT3')을 포함한다. 도 19의 연결 테스트 회로들(CT1'-CT3')은 세그먼트들(SEG1-SEG3)과 각각 연관된다.
특히, 연결 테스트 회로(CT1')는 다이오드와 트랜지스터(T21)를 포함하고, 세그먼트(SEG1)에 테스트 전압 인가회로(VC3)를 연결한다.
유사하게, 연결 테스트 회로(CT2')는 다이오드와 트랜지스터(T22)를 포함하고, 세그먼트(SEG2)에 테스트 전압 인가회로(VC3)를 연결하며, 연결 테스트 회로(CT3')는 다이오드와 트랜지스터(T23)를 포함하고, 세그먼트(SEG3)에 테스트 전압 인가회로(VC3)를 연결한다.
또한, 도 19의 실시예에서, 세그먼트(SEG1)는 스위치(S4)와 연결 테스트 회로(CT1') 사이에 연결되고, 세그먼트(SEG2)는 스위치(S5)와 연결 테스트 회로(CT2') 사이에 연결되며, 세그먼트(SEG3)는 스위치(S6)와 연결 테스트 회로(CT3')사이에 연결된다.
도 19의 실시예에서, 디바이스(20)과 연관된 디바이스 선택 회로가 ID 신 호(ID11)과 동일한 선택 신호(CS)를 수신하면, 비교기(CP1)의 출력은 활성화되어 트랜지스터들(T21, T22, T23)을 턴온함으로써, 연결 테스트 회로(CT1'-CT3')의 각각을 턴온한다.
또한, 도 19에서 디바이스(30)는 세그먼트들(SEG5-SEG7)과 각각 연관된 연결 테스트 회로들(CT4'-CT6')을 포함한다. 연결 테스트 회로(CT4')는 다이오드와 트랜지스터(T31)를 포함하고, 세그먼트(SEG5)에 테스트 전압 인가회로(VC3)를 연결한다.
유사하게, 연결 테스트 회로(CT5')는 다이오드와 트랜지스터(T32)를 포함하고, 세그먼트(SEG6)에 테스트 전압 인가회로(VC3)를 연결하며, 연결 테스트 회로(CT6')는 다이오드와 트랜지스터(T33)를 포함하고, 세그먼트(SEG7)에 테스트 전압 인가회로(VC3)를 연결한다.
또한, 도 19의 실시예에서, 세그먼트(SEG5)는 스위치(S4)와 연결 테스트 회로(CT4')사이에 연결되고, 세그먼트(SEG6)는 스위치(S5)와 연결 테스트 회로(CT5') 사이에 연결되며, 세그먼트(SEG7)는 스위치(S6)와 연결 테스트 회로(CT6') 사이에 연결된다.
도 19의 실시예에서, 디바이스(30)과 연관된 디바이스 선택 회로가 ID 신호(ID21)과 동일한 선택 신호(CS)를 수신하면, 비교기(CP2)의 출력은 활성화되어 트랜지스터들(T31, T32, T33)을 턴온함으로써, 연결 테스트 회로(CT4'-CT6')의 각각을 턴온한다.
도 19의 실시예에서, 마스터 디바이스(10)는 ID신호(ID11)에 해당하는(예를 들어, 동일한) 선택 신호(CS)를 디바이스(20)로 제공하고, 스위치(S6)를 닫고, 테스트 전압 인가 회로(VC3)를 활성화하여 세그먼트(SEG3)(즉, 신호 경로(L5)를 통하여)을 통하여 테스트 전압(VT3)을 만족스럽게 수신하는지 검출함으로써, 세그먼트(SEG3)을 테스트할 수 있다.
ID신호(ID11)에 해당하는 선택 신호(CS)가 디바이스(20)의 디바이스 선택회로로 제공되면, 비교기(CP1)의 출력 신호가 활성화되어 트랜지스터(T23)이 턴온되고, 이에 따라 테스트 전압(VT3)이 세그먼트(SEG3)로 인가된다.
마스터 디바이스(10)가 세그먼트(SEG3)을 통하여 테스트 전압(VT3)을 만족스럽게 수신하면, 마스터 디바이스(10)는 세그먼트(SEG3)가 패스인 것으로 판단할 수 있고, 그렇지 않으면 못하면, 마스터 디바이스(10)는 세그먼트(SEG3)가 페일인 것으로 판단할 수 있다.
마스터 디바이스(10)는 상기와 유사한 방법으로 세그먼트(SEG1, SEG2)를 테스트할 수 있다.
또한, 마스터 디바이스(10)는 세그먼트(SEG3)가 패스인 것으로 판단한 후, ID신호(ID21)에 해당하는(예를 들어, 동일한) 선택 신호(CS)를 디바이스(30)로 제공하고, 스위치(S6)를 닫고, 테스트 전압 인가 회로(VC3)를 활성화하여 세그먼트(SEG7)(즉, 신호 경로(L7)를 통하여)을 통하여 테스트 전압(VT3)을 만족스럽게 수신하는지 검출함으로써, 세그먼트(SEG7)을 테스트할 수 있다.
ID신호(ID21)에 해당하는 선택 신호(CS)가 디바이스(30)의 디바이스 선택회로로 제공되면, 비교기(CP2)의 출력 신호가 활성화되어 트랜지스터(T33)이 턴온되 고, 이에 따라 테스트 전압(VT3)이 세그먼트(SEG7)로 인가된다.
마스터 디바이스(10)가 세그먼트(SEG7)을 통하여 테스트 전압(VT3)을 만족스럽게 수신하면, 마스터 디바이스(10)는 세그먼트(SEG7)가 패스인 것으로 판단할 수 있고, 그렇지 않으면 못하면, 마스터 디바이스(10)는 세그먼트(SEG7)가 페일인 것으로 판단할 수 있다.
마스터 디바이스(10)는 상기와 유사한 방법으로 세그먼트(SEG5, SEG6)를 테스트할 수 있다.
도 20에 도시된 실시예는 도 19에 도시된 실시예와 유사하다. 그러나, 마스터 디바이스(10)는 테스트 전압 인가 회로(VC3)를 포함하지 않고, 적층된 장치는 테스트 전압 신호 경로(SPS)를 포함하지 않고, 트랜지스터(T21-T23, T32-T33)는 다이오드 대신 그라운드에 각각 연결된다.
또한, 도 19에 도시된 실시예와 유사하게, 도 20의 실시예는 디바이스 선택 회로와 연결 테스트 회로들(CT1"-CT6")을 포함한다. 연결 테스트 회로들(CT1"-CT3")는 트랜지스터(T21-T23)를 포함하고, 연결 테스트 회로들(CT4"-CT6")는 트랜지스터(T31-T33)를 포함한다.
예를 들어, ID신호(ID11)에 해당하는 선택 신호(CS)가 디바이스(20)의 디바이스 선택회로로 제공되면, 비교기(CP1)의 출력 신호가 활성화되어 트랜지스터(T21-T23)이 턴온되고, 디바이스(20)의 디바이스 선택회로는 연결 테스트 회로들(CT1"-CT3")을 활성화한다. 유사한 방법으로 디바이스(30)의 디바이스 선택회로는 연결 테스트 회로들(CT4"-CT6")을 활성화한다.
또한, 마스터 디바이스(10)는 트랜지스터(T23), 세그먼트(SEG3) 및 스위치(S6)를 포함하는 신호 경로(L5)를 이용하여 세그먼트(SEG3)을 테스트할 수 있다. 예를 들어, 마스터 디바이스(10)는 스위치(S6)를 닫고, ID신호(ID11)에 해당하는(예를 들어, 동일한) 선택 신호(CS)를 디바이스(20)로 제공한다.
디바이스(20)의 디바이스 선택회로가 ID신호(ID11)에 해당하는 선택 신호(CS)를 수신하면, 비교기(CP1)의 출력 신호가 활성화되어 트랜지스터(T23)이 턴온되고, 이에 따라 세그먼트(SEG3)가 그라운드로 연결된다. 스위치(S6)를 닫고, ID신호(ID11)에 해당하는 선택 신호(CS)를 디바이스(20)로 제공함으로써, 세그먼트(SEG3)의 양 측이 그라운드된다. 예를 들어, 마스터 디바이스(10)는 신호 경로(L5)에 임피던스를 모니터링함으로써 혹은 신호 경로(L5)에 고주파 잡음을 모니터링함으로써 세그먼트(SEG3)이 패스인지 혹은 페일인지 판단할 수 있다.
마스터 디바이스(10)는 상기와 유사한 방법으로 세그먼트(SEG1, SEG2)를 테스트할 수 있다. 또한, 마스터 디바이스(10)는 세그먼트(SEG3)가 패스인 것으로 판단한 후, 세그먼트(SEG3)가 테스트된 방법과 유사하게 세그먼트(SEG7)를 테스트할 수 있다.
또한, 마스터 디바이스(10)는 세그먼트(SEG7)를 테스트한 방법과 유사하게 세그먼트(SEG5, SEG6)를 테스트할 수 있다.
도 21의 실시예에서, 제1 레이어 세그먼트들(SEG1~SEG3, SEGb1)는 마스터 디바이스(10)과 연관되고, 제2 레이어 세그먼트들(SEG5~SEG7, SEGb2)는 제2 디바이스(20)과 연관된다. 마스터 디바이스(10)는 전압(VS)를 발생하는 테스트 전압 인가 회로(VAC)와 스위치들(S9, S10, S11)를 포함한다. 마스터 디바이스(10) 또한 저항들(R9, R10, R11)를 포함한다. 더구나, 스위치(S9)는 저항(R9)과 세그먼트(SEG1)사이에 연결되고, 스위치(S10)는 저항(R10)과 세그먼트(SEG2)사이에 연결되며, 스위치(S10)는 저항(R11)과 세그먼트(SEG7)사이에 연결된다.
또한, 디바이스(20)는 마스터 디바이스(10)로부터 레지스터 제어 신호(CEeg)를 수신하고 세그먼트 선택회로로 선택신호를 출력하는 세그먼트 레지스터(SREG2)를 포함한다.
도 21에 도시된 실시예에서, 디바이스(20)의 세그먼트 선택회로는 논리회로(A21, A22, A23)이다. 또한, 디바이스(20)는 비교기(CP1)와 비교기(CP1)로 ID 신호(ID11)를 제공하는 ID 레지스터(RE11)를 포함하는 디바이스(20)와 연관된 디바이스 선택 회로를 포함한다. 비교기(CP1)가 ID 레지스터(RE11)로부터 ID 신호(ID11)와 ID 신호(ID11)에 대응하는 칩 선택신호(CS)를 수신하면, 비교기(CP1)의 출력은 활성화된다. 논리회로(A21, A22, A23) 각각은 비교기(CP1)의 출력 신호와 세그먼트 레지스터(SREG2)로부터의 각 출력 신호를 수신한다. 각 논리회로(A21, A22, A23)는 트랜지스터들(T21, T22, T23)의 게이트로 출력 신호를 제공한다.
논리회로(A21)는 비교기(CP1)로부터 활성화된 출력 신호와 세그먼트 레지스터(SREG2)로부터 활성화된 출력 신호를 수신하면, 논리회로(A21)의 출력 신호는 활성화되고, 세그먼트(SEG3)를 그라운드로 연결하는 트랜지스터(T21)를 턴온한다. 논리회로(A22, A23)와 트랜지스터(T22, T23)는 상술한 논리회로(A21) 및 트랜지스터(T21)와 유사하게 동작한다.
디바이스(20)는 트랜지스터(T21-T23)를 각각 포함하는 연결 테스트 회로(CT1"-CT3")를 포함한다. 도 21에 도시된 실시예의 연결 테스트 회로(CT1"-CT3")는 도 20에 도시된 실시예의 연결 테스트 회로(CT1"-CT3")와 유사하다. 또한, 디바이스(30)의 구성은 디바이스(20)의 구성과 유사하다.
도 21에 도시된 실시예에서, 마스터 디바이스(10)는 예를 들어, 선택 디바이스(20)를 선택하고, 테스트 전압 인가회로(VAC)를 이용하여 테스트 전압(VS)을 발생하고, 스위치(S11)를 닫고, 세그먼트 레지스터(SREG3)를 이용하여 세그먼트(SEG3)를 선택하고 노드(N11)에서 전압 강하가 일어나는지를 모니터링함으로써, 세그먼트(SEG3)를 테스트할 수 있다. 예를 들어, 마스터 디바이스(20)는 비교기(CP1)의 출력 신호를 활성화하기 위해 ID 신호(ID21)에 해당하는 칩 선택신호(CS)를 비교기(CP1)로 제공한다. 비교기(CP1)는 활성화된 출력 신호를 논리회로(A21, A22, A23)로 제공한다. 마스터 디바이스(10)는 세그먼트 레지스터(SREG2)로 하여금 논리회로(A23)로 활성화된 출력 신호를 제공하도록 함으로써, 논리회로(A23)의 출력 신호는 트랜지스터(T23)를 게이트하고 세그먼트(SEG3)을 그라운드시킨다. 그런 다음, 스위치(S11)는 닫히고, 테스트 전압 인가회로(VAC)는 테스트 전압(VT)를 발생한 경우, 마스터 디바이스(10)가 노드(N11)에서 만족스런 전압 강하를 검출하면, 마스터 디바이스(10)는 세그먼트(SEG3)가 패스 세그먼트임을 판단할 수 있다. 그렇지 않으면, 마스터 디바이스(10)는 세그먼트(SEG3)가 페일 세그먼트임을 판단할 수 있다
마스터 디바이스(10)는 유사한 방법으로 세그먼트(SEG5, SEG6)를 테스트할 수 있다.
도 22는 본 발명의 실시예에 따른 적층된 장치를 도시하는 회로도이다. 특히, 도 22는 디바이스들(10', 20', 30', 40')를 포함하는 적층된 장치의 일부를 도시하며, 적층된 장치(9)를 통하여 뻗어있는 하나의 수직 연결 경로(VCP1)를 도시한다. 수직 연결 경로는 세그먼트들(SEG1, SEG5, SEG9)을 포함한다.
디바이스들(20', 30', 40')은 풀다운 트랜지스터들(PDT2, PDT3, PDT4)을 포함한다. 풀다운 트랜지스터들(PDT2, PDT3, PDT4)은 각각 대응하는 풀다운 신호(PD2, PD3, PD4)에 의하여 게이팅된다. 풀다운 트랜지스터들(PDT2, PDT3, PDT4) 각각은 수직 연결 경로(VCP1)와 그라운드 사이에 연결된다. 마스터 디바이스(10')는 전원과 노드(NX1) 사이에 직렬로 연결되는 저항(RU1)과 풀업 트랜지스터(PUT1)를 포함한다. 풀업 트랜지스터(PUT1)는 테스트 인에이블 신호(TSTENB1)에 의해 게이팅된다.
마스터 디바이스(10’)는 노드(NX1)에 나타나는 전압 레벨을 모니터링함으로써 수직 연결 경로(VCP1)가 페일 수직 연결 경로인지 검출한다. 예를 들어, 도 22에서 테스트 인에이블 신호(TSTENB1)가 로직 로우 레벨로 설정되고, 풀다운 신호(PD2, PD3, PD4) 각각의 레벨이 로직 로우 레벨로 설정되면 노드(NX1)는 상대적으로 고전압이 나타난다.
도 22에서 테스트 인에이블 신호(TSTENB1)가 로직 로우 레벨로 설정되고, 풀다운 신호(PD2, PD3, PD4) 각각의 레벨이 로직 로우 레벨로 설정되면 노드(NX1)는 상대적으로 고전압이 나타난다. 다음, 테스트 인에이블 신호(TSTENB1)가 로직 하이 레벨 설정되고, 풀다운 신호(PD4)가 로직 하이 레벨로 설정될 수 있다.
이 상태에서 마스터 디바이스(10')가 노드(NX1)에서 비교적 고전압을 검출한다면, 마스터 디바이스(10')는 수직 연결 경로(VCP1)가 페일 수직 연결 경로인 것으로 판단할 수 있다. 그러나, 마스터 디바이스(10')가 노드(NX1)에서 비교적 저전압을 검출한다면, 마스터 디바이스(10')는 수직 연결 경로(VCP1)가 패스 수직 연결 경로인 것으로 판단할 수 있다.
본 발명의 다른 실시예에서, 마스터 디바이스(10')가 노드(NX1)의 전압을 검출하기 위해, 테스트 인에이블 신호(TSTENB1)가 로직 로우레벨로 설정되고 풀다운 신호(PD4)가 로직 하이 레벨로 설정될 수 있다. 이 상태에서, 수직 연결 경로(VCP1)가 패스 수직 연결 경로라면, 마스터 디바이스(10')의 노드(NX1)의 전하가 수직 연결 경로(VCP1) 및 마지막 디바이스(50')의 턴온 상태인 풀다운 트랜지스터(PDT4)를 통하여 그라운드로 방전됨으로써 마스터 디바이스(10')의 노드(NX1)의 전압은 비교적 저전압이 된다. 만약, 수직 연결 경로(VCP1)가 페일 수직 연결 경로라면, 마스터 디바이스(10')의 노드(NX1)의 전하가 그라운드로 방전되기 어려워 마스터 디바이스(10')의 노드(NX1)의 전압은 비교적 고전압을 유지한다.
이러한 본 발명의 다른 실시예에서는, 풀다운 트랜지스터들(PDT2, PDT3, PDT4) 각각의 사이즈를 풀업 트랜지스터(PUT1)에 비하여 상태적으로 크게 구현할 수 있다. 또한 본 발명의 또 다른 실시예에서는, 저항(RU1)은 비교적 크게 구현될 수 있다.
도 32는 도 22에 부분적으로 도시된 적층된 장치의 일부를 나타내는 회로도 이다. 도 32에 도시된 바와 같이 적층된 장치(9)는 디바이스들을 포함한다.
적층된 장치(9)는 마스터 디바이스와 연관된 세그먼트들(SEG1~SEG3), 디바이스(20')과 연관된 세그먼트들(SEG5~SEG7), 디바이스(30')과 연관된 세그먼트들(SEG9~SEG11)을 포함한다.
마스터 디바이스(10')는 테스트 인에이블 신호(TSTENB1)에 의해 각각 게이팅되고 세그먼트들(SEG1~SEG3)에 각각 연결된 풀업 트랜지스터(PUT1)들을 포함한다. 마스터 디바이스(10’)는 또한 풀업 트랜지스터(PUT1)과 세그먼트(SEG1)사이에 위치한 노드(NX1), 풀업 트랜지스터(PUT2)과 세그먼트(SEG2)사이에 위치한 노드(NX2), 풀업 트랜지스터(PUT3)과 세그먼트(SEG3)사이에 위치한 노드(NX3)를 포함한다. 마스터 디바이스(20')는 또한 디바이스들(20', 30', 40')를 관통하는 테스트 선택 신호 경로(SPS)를 통하여 칩 선택 신호(CS)를 디바이스들로 제공한다. 테스트 선택 신호 경로(SPS)는 강한 수직 신호 경로일 수 있다.
디바이스(40')는 테스트 선택 신호 경로에 연결된 디바이스 선택 회로를 포함한다. 디바이스(40')에 연관된 디바이스 선택 회로는 테스트 선택 신호 경로(SPS)로 전달되는 선택 신호(CS)를 수신하는 비교기(CP3)와 비교기(CP3)로 ID 신호(ID31)를 제공하는 ID 레지스터(RE31)를 포함한다. 디바이스(40')는 세그먼트들(SEG9, SEG10, SEG11)과 각각 연관된 연결 테스트 회로들(CT7", CT8", CT9")을 포함한다.
연결 테스트 회로(CT7")는 그라운드에 연결되는 터미널, 세그먼트(SEG9)에 연결되는 다른 터미널을 포함하며 풀다운 신호(PD4)에 의해 게이팅되는 풀다운 트 랜지스터(PD4)를 포함한다. 연결 테스트 회로(CT8" 및 CT9") 역시 연결 테스트 회로(CT7")과 유사한 구성을 가진다.
연결 테스트 회로(CT7"-CT9")는 도 20 및 21의 연결 테스트 회로(CT1"-CT3")와 유사하다. 디바이스(20', 30')의 각 구성은 디바이스(40')의 구성과 유사하므로, 이에 대한 상세한 설명은 생략한다.
도 32의 실시예에서 마스터 디바이스(10')는 마스터 디바이스(10')의 노드(NX1)에서의 전압레벨을 모니터링함으로써, 수직 연결 경로가 패일 수직 연결 경로인지를 검출한다.
예를 들어, 테스트 인에이블 신호(TSTENB1)가 로직 로우 레벨로 설정되고, 풀다운 신호(PD1, PD2, PD3, PD4) 각각의 레벨이 로직 로우 레벨로 설정되면 노드는 상대적으로 고전압이 나타난다.
풀다운 신호(PD1, PD2, PD3, PD4)는 디바이스 중 어느 것도 선택하지 않음으로써 로우 레벨로 유지될 수 있다, 예를 들어, ID 신호 중 어느 것도 테스트 선택 신호 경로(SPS)로 제공되지 않으면 디바이스 중 어느 것도 선택되지 않는다.
다음, 테스트 인에이블 신호(TSTENB1)가 로직 하이 레벨로 설정되고, 풀다운 신호(PD4)가 로직 하이 레벨로 설정될 수 있다. 풀다운 트랜지스터(PDT4)가 게이팅되면 풀다운 트랜지스터(PDT4)는 세그먼트(SEG9)를 그라운드로 연결한다.
풀다운 신호(PD4)는 디바이스(40')를 선택함으로써 하이레벨로 설정될 수 있다. 예를 들어, 테스트 선택 신호 경로(SPS)를 통하여 디바이스(40')로 ID신호(ID31)를 제공함으로써 디바이스(40')가 선택될 수 있다. 디바이스(40')와 연관 된 디바이스 선택 신호가 ID 신호(ID31)를 수신하면 비교기는 ID 레지스터(RE31)와 테스트 선택 신호 경로로부터 ID 신호를 수신하고 하이레벨을 가지는 풀다운 신호(PD4)를 출력한다.
풀다운 트랜지스터(PDT4)가 게이트되면, 마스터 디바이스(10’)는 노드(NX1)에서의 전압 레벨을 검출한다. 마스터 디바이스(10')가 노드에서 비교적 고전압을 검출하면, 마스터 디바이스(10’)는 수직 연결 경로(VCP1)가 페일 수직 연결 경로인 것으로 판단할 수 있다. 그러나, 마스터 디바이스(10')가 노드에서 비교적 저전압을 검출한다면, 마스터 디바이스(10’)는 수직 연결 경로(VCP1)가 패스 수직 연결 경로인 것으로 판단할 수 있다.
본 발명의 일 실시예에 따른 적층된 장치를 위한 링 타입 리던던트 연결 스킴이 도 23 내지 29를 참조하여 설명된다. 링 타입 리던던트 스킴은 적층된 장치의 하나(예를 들어, 마스터 디바이스)에 구현될 수 있다.
도 23은 본 발명의 일 실시예에 따른 적층된 장치를 위한 링 타입 리던던트 연결 스킴을 나타내는 개념도이다. 도 23은 적층된 장치를 통하여 통신될 신호들(SA, SB, SC 및 SD)을 도시한다. 도 23은 또한 연결 포인트들(VA-VF)을 도시하는데, 연결 포인트들 각각은 마스터 디바이스가 적층된 장치의 해당 수직 연결 경로들에 연결될 포인트이다.
도 23에 도시된 링-타입 리던던트 연결 스킴에서는, 4개의 신호들이 6개의 연결 포인트들에 연결되는 6개의 수직 연결 경로를 사용하여 적층된 장치를 통하여 통신한다. 도 23의 링-타입 리던던트 연결 스킴은 두 개의 리던던트 수직 연결 경 로에 해당하는 두 개의 리던던트 연결 포인트를 가진다. 또한 도 23에서는 연결 포인트(VF)는 2개로 표시되지만, 도 23에 도시된 링-타입 리던던트 연결 스킴에 하나의 연결 포인트이다. 즉, 상부에 표시된 연결 포인트(VF)와 하부에 표시된 연결포인트(VF)는 동일한 연결 포인트이다.
신호들(SA~SD)각각은 연결 포인트들(VA~VF)에 해당하는 수직 연결 경로 중 하나를 통하여 적층된 장치내에서 통신된다. 각 연결 포인트는 적층된 장치의 수직 연결 경로들 대응하는 경로에 연결된다.
신호들(SA~SD) 각각은 신호용 디폴트 수직 연결 경로에 연결된 디폴트 연결 포인트와 신호용 2개의 대체 수직 연결 경로에 연결된 두 개의 대체 연결 포인트와 연관된다. 연결 포인트(VA)는 신호(SA)용 디폴트 연결 포인트이고 연결 포인트들(VF, VB)는 신호(SA)용 대체 연결 포인트들이다. 연결 포인트(VB)는 신호(SB)용 디폴트 연결 포인트이고 연결 포인트들(VA, VE)는 신호(SB)용 대체 연결 포인트들이다. 연결 포인트(VC)는 신호(SC)용 디폴트 연결 포인트이고 연결 포인트들(VE, VD)는 신호(SC)용 대체 연결 포인트들이다. 그리고, 연결 포인트(VD)는 신호(SD)용 디폴트 연결 포인트이고 연결 포인트들(VC, VF)는 신호(SD)용 대체 연결 포인트들이다.
연결 포인트(VE 및 VF)는 신호들(SA~SD) 중 어느 신호에도 디폴트 연결 포인트가 아니다. 그러므로, 리던던트 수직 연결 경로들에 해당하는 리던던트 연결 포인트들이다.
도 23은 또한 마스터 디바이스로부터 신호들(SA~SD)를 수신하여, 연결 포인 트들(VA~VF) 중 선택된 연결 포인트들로 제공하는 드라이버(DRV1)를 도시한다. 드라이버(DRV1)는 스위칭 소자(SWA~SWD)를 포함한다.
스위치 소자들(SWA~SWD) 각각은 신호(SA~SD)에 연관된다. 스위칭 소자(SWA)는 마스터 디바이스(10')로부터 신호(SA)를 수신하고 연결 포인트들(VF, VA, VB) 중 하나로 출력한다. 유사하게, 스위칭 소자(SWB)는 마스터 디바이스(10')로부터 신호(SB)를 수신하고 연결 포인트들(VA, VB, VE) 중 하나로 출력한다. 스위칭 소자(SWC)는 마스터 디바이스(10')로부터 신호(SC)를 수신하고 연결 포인트들(VE, VC, VD) 중 하나로 출력한다. 그리고, 스위칭 소자(SWD)는 마스터 디바이스(10')로부터 신호(SD)를 수신하고 연결 포인트들(VC, VD, VF) 중 하나로 출력한다.
도 23은 또한 연결 포인트들(VA~VF) 중 선택된 연결 포인트로부터 신호들(SA~SD)를 수신하여, 마스터 디바이스(10')로 제공하는 수신기(RCV1)를 도시한다. 수신기(RCV1)는 각각이 다수의 입력과 적어도 하나의 출력을 가지는 다수의 스위칭 소자(MA~MD)를 포함한다. 스위칭 소자(MA~MD)는 멀티플렉서일 수 있다.
스위치 소자들(MA~MD) 각각은 신호(SA~SD)에 연관된다. 스위칭 소자(MA)는 연결 포인트들(VF, VA, VB)로부터 신호(SA)를 수신하여 마스터 디바이스(10')로 출력한다. 유사하게, 스위칭 소자(MB)는 연결 포인트들(VA, VB, VE)로부터 신호(SB)를 수신하여 마스터 디바이스(10')로 출력한다. 스위칭 소자(MC)는 연결 포인트들(VE, VC, VD)로부터 신호(SC)를 수신하여 마스터 디바이스(10')로 출력한다. 그리고, 스위칭 소자(MD)는 연결 포인트들(VC, VD, VF)로부터 신호(SD)를 수신하고 마스터 디바이스(10')로 출력한다.
도 24는 본 발명의 일 실시예에 따른 도 23의 드라이버(DRV1)에 해당하는 회로도이다. 도 23은 링-타임 리던던트 연결 스킴에서의 다양한 연결을 나타내는 개념도이지만, 링 같은 배열로 배치된 연결 스킴의 소자들을 보여주진 않는다, 이와 대조적으로 도 24는 본 발명의 일 실시예에 따른 링 배열로 배치된 드라이버(DRV1)의 소자들을 보여주는 회로도이다.
도 24에서 연결 포인트들(VA~VF)는 링 같은 배열을 가지고 스위칭 소자들(SWA~SWD)은 링 같은 배열을 가진다. 또한, 도 23 및 도 24에서 드라이버(DRV1)의 다양한 구성소자에서 동일한 연결이 이루어진다. 도 23에 도시된 바와 같이, 신호들(SA-SD)은 도 23의 회로도에서 스위치 소자(SWA-SWD)에 연결된다. 또한 도 24의 회로도에서, 스위칭 소자(SWA-SWD)의 출력은 도 23에 도시된 연결 포인트에 연결된다. 또한, 도 24의 회로도에서, 신호(SA-SD)는 각각의 버퍼를 통하여 스위칭 소자(SWA-SWD)로 입력된다. 스위칭 소자(SWA-SWD)의 출력은 각각의 버퍼에 의하여 연결 포인트(VA-VD)로부터 분리된다. 버퍼는 트라이-스테이트(tri-state) 버퍼일 수 있다.
도 24에서, 스위칭 소자(SWA)의 출력들은 디폴트 연결 포인트(VA)와 제1 대체 연결 포인트(VE, VB)에 연결된다. 스위칭 소자(SWB)의 출력들은 디폴트 연결 포인트(VB)와 제1 대체 연결 포인트(VA, VE)에 연결된다. 스위칭 소자(SWC)의 출력들은 디폴트 연결 포인트(VC)와 제1 대체 연결 포인트(VC, VF)에 연결된다. 또한 도 24는 스위칭 소자(SWA, SWB, SWC, SWD)의 출력을 선택하는데 사용되는 제어 신호들(VSA1, VSB1, VSC1, VSD1)을 도시한다. 연결 포인트(VA-VD)는 디폴트 연결 포인 트이고, 도 23 및 24의 다른 스위칭 소자에 대하여 대체 연결 포인트이다. 유사하게 연결 포인트(VA-VD)에 각각 연결된 각 수직 연결 경로는 디폴트 수직 연결 경로이고, 도 23 및 24의 다른 스위칭 소자에 대하여 대체 수직 연결 경로이다.
도 25는 본 발명의 일 실시예에 따른 도 23의 수신기에 해당하는 회로도이다. 도 23은 링 타입 리던던트 연결 스킴에서 다양한 연결을 도시하는 개념도이나, 링 같은 배열로 배치되는 연결 스킴의 소자들을 도시하지 않는다. 이와 대조적으로 도 25는 본 발명의 일 실시예에 따른 링 같은 배열로 배치되는 수신기(RCV1)의 소자들을 도시한다.
수신기(RCV1) 내의 구성요소들의 배열은 드라이버(DRV1) 내의 소자들의 배열과 유사하다. 그러나, 드라이버(DRV1)는 연결 포인트(VA-VF)를 통하여 신호들(SA-SD)를 제공하는 데 비하여 수신기(RCV1)는 연결 포인트(VA-VF)를 통하여 신호들(SA-SD)를 수신한다.
도 25에서 스위칭 소자들(MA~MD)은 링 같은 배열을 가진다. 또한, 도 23 및 도 25에서 수신기(RCV1)의 다양한 소자에서 동일한 연결이 이루어진다. 도 23에 도시된 바와 같이, 신호들(SA-SD)은 스위칭 소자(MA-MD)로부터 수신된다. 또한 도 25의 회로도에서, 스위칭 소자(MA-MD) 각각은 도 23에 도시된 연결 포인트(VA-VF) 중 동일한 연결 포인트로부터 신호를 수신한다. 도 23에 도시된 바와 같이, 스위칭 소자(MA-MD)는 버퍼를 통하여 마스터 디바이스(10')로 신호들(SA-SD)를 제공한다. 또한, 연결 포인트(VA-VF) 각각에 대하여 그 연결 포인트와 스위칭 소자(SWA-SWD) 중 그 연결 포인트가 연결된 스위칭 소자 사이에 래치가 연결된다.
도 25에서 스위칭 소자(MA)의 입력은 디폴트 연결 포인트(VA) 및 리던던트 연결 포인트(VF, VB)에 연결되고, 스위칭 소자(MB)의 입력은 디폴트 연결 포인트(VB) 및 리던던트 연결 포인트(VA, VE)에 연결되며, 스위칭 소자(MC)의 입력은 디폴트 연결 포인트(VC) 및 리던던트 연결 포인트(VD, VE)에 연결된다. 또한 스위칭 소자(MD)의 입력은 디폴트 연결 포인트(VD) 및 리던던트 연결 포인트(VC, VF)에 연결된다. 또한 도 25는 스위칭 소자(MA, MB, MC, MD)의 입력을 선택하는데 사용되는 제어 신호들(VSA2, VSB2, VSC2, VSD2)을 도시한다. 연결 포인트(VA-VD)는 디폴트 연결 포인트이고, 도 23 및 25의 다른 스위칭 소자에 대하여 대체 연결 포인트이다.
도 24는 스위칭 소자(SWA-SWD)와 연결 포인트(VA-VF)간의 가능한 연결들의 구현을 나타내고, 도 25는 스위칭 소자(MA-MD)와 연결 포인트(VA-VF)간의 가능한 연결들의 구현을 나타낸다. 도 24 및 25에 도시된 링 같은 배열은 도 23에 도시된 연결을 가능하게 하여 링 같은 배열에서의 모든 대체 신호 경로는 실질적으로 동일한 길이를 가지며, 이에 따라 실질적으로 동일한 신호 전파 지연을 보여준다.
대체 신호 경로의 신호 전파 길이는 적층된 장치에서 리던던트 수직 연결 경로를 이용할 때 신호 스큐를 피하기 위해 또는 최소화하기 위해 매우 중요한 고려사항이다.
도 26은 도 23의 링 타입 리던던트 연결 스킴에서의 대체 신호 경로를 나타내는 개념적인 도면이다. 도 26에서 각 화살표는 대체 신호 경로를 나타낸다. 예를 들어, 연결 포인트(VA)는 신호(SA)용 디폴트 연결 포인트이다. 그러나, 연결 포인 트(VB 및 VF)는 신호(SA)에 대하여 대체 연결 포인트이다. 연결 포인트(VA)로부터 연결 포인트(VB 및 VF)로의 화살표는 그 연결 포인트로의 대체 신호 경로를 나타낸다. 도 26의 실시예는 4개의 디폴트 연결 포인트(VA~VD, 신호(SA~SD)용) 및 두 개의 리던던트 연결 포인트(VE, VF)를 포함한다. 더구나, 도 26의 실시예는 두 개의 리던던트 연결 포인트만을 제공하여 4개의 신호 각각에 대한 두개의 대체 신호 경로를 제공한다. 더구나, 상술한 바와 같이, 각 대체 신호 경로는 동일한 길이를 가진다. 따라서, 도 26의 실시예는 두 개의 리던던트 연결 포인트만으로 신호들(SA~SD)각각에 대하여 동일한 길이를 가지는 두 개의 대체 신호 경로를 제공한다.
도 27은 도 23의 링 타입 리던던트 연결 스킴을 구현한 적층된 장치의 일부를 나타낸다. 도 27의 적층된 장치는 마스터 디바이스 및 디바이스를 포함한다. 마스터 디바이스(10')는 드라이버(DRV1), 수신기(RCV1) 및 연결 포인트들(VA~VF)를 포함하는 도 23의 링 타입 리던던트 스킴을 갖는다. 더구나, 도 27의 적층된 장치는 수직 연결 경로(VCPA-VCPF)를 포함한다. 연결 포인트들(VA, VA')은 수직 연결 경로(VCPA)에 연결되고, 연결 포인트들(VB, VB')은 수직 연결 경로(VCPB)에 연결되며, 이와 유사하게 다른 연결 포인트들도 해당 수직 연결 경로에 연결된다.
연결 포인트들(VA~VF) 사이의 화살표에 의해 나타난 바와 같이, 도 27의 실시예에서 마스터 디바이스(10')는 도 23의 링 타입 리던던트 연결 스킴을 구현한다. 도 27은 또한 연결 포인트들(VA'-VF') 사이의 화살표를 도시한다. 그러나, 디바이스(20')는 도 23의 링-타입 리던던트 연결 스킴을 부분적으로만 구현한다.
도 28은 도 23의 본 발명의 일 실시예에 따른 적층된 장치를 위한 링 타입 리던던트 연결 스킴을 나타낸다. 도 28은 연결 포인트들(VA~VF) 각각으로 신호를 제공하는 신호 드라이버들(DRV1A~DRV1F)을 도시한다. 도 23의 드라이버(DRV1)는 신호 드라이버(DRV1A~DRV1F)를 포함한다.
신호 드라이버들(DRV1A~DRV1F) 각각은 버퍼를 포함하고, 신호 드라이버들(DRV1A~DRV1D) 각각은 스위칭 소자(SWA~SWD)를 포함한다. 신호 드라이버들(DRV1A~DRV1F)은 적층된 장치 내에서 동일한 디바이스 내에 모두 배치된다. 예를 들어, 도 22의 적층된 장치(9)에서 신호 드라이버들(DRV1A~DRV1F) 각각은 마스터 디바이스(10')에 배치될 수 있다.
도 28은 또한 연결 포인트들(VA~VF) 각각으로부터 신호를 수신하는 제1 신호 수신기들(RCV1A~RCV1F)을 도시한다. 도 23의 수신기(RCV1)는 제1 신호 수신기(RCV1A~RCV1F)를 포함한다. 제1 신호 수신기(RCV1A~RCV1F) 각각은 버퍼를 포함하고, 제1 신호 수신기(RCV1A~RCV1D)는 스위칭 소자(MA~MD)를 포함한다. 신호 드라이버들(DRV1A~DRV1F) 및 제1 신호 수신기(RCV1A~RCV1F)는 적층된 장치 내에서 동일한 디바이스 내에 모두 배치된다. 예를 들어, 도 22의 적층된 장치(9)에서 신호 드라이버들(DRV1A~DRV1F) 및 제1 신호 수신기(RCV1A~RCV1F)는 마스터 디바이스(10')에 배치될 수 있다.
도 28은 또한 제2 신호 수신기들(RCV2A~RCV2F) 및 제3 신호 수신기들(RCV3A~RCV3F)을 도시한다. 제2 신호 수신기들(RCV2A~RCV2F)은 제1 신호 수신기(RCV1A~RCV1F)와 유사하나, 적층된 장치에서 제2 디바이스에 모두 배치된다. 또 한, 제3 신호 수신기들(RCV3A~RCV3F)은 제1 신호 수신기(RCV1A~RCV1F)와 유사하나, 적층된 장치에서 제3 디바이스에 모두 배치된다.
예를 들어, 도 22의 적층된 장치(9)에서 신호 드라이버들(DRV1A~DRV1F) 및 제1 신호 수신기(RCV1A~RCV1F)는 마스터 디바이스(10')에, 제2 신호 수신기들(RCV2A~RCV2F)은 디바이스(20')에, 제3 신호 수신기들(RCV3A~RCV3F)은 디바이스(30')에 배치된다. 제2 신호 수신기들(RCV2A~RCV2F)은 디바이스(20')의 연결 포인트들(VA'-VF')에 각각 연결될 수 있다. 유사하게, 제3 신호 수신기들(RCV3A~RCV3F)은 디바이스(30')의 연결 포인트들(VA"-VF")에 각각 연결될 수 있다. 도면에서는 두 개로 도시되나, 도 28의 링-타입 리던던트 연결 스킴에서는 오직 하나의 제2 신호 수신기(RCV2F) 및 오직 하나의 제3 신호 수신기(RCV3F)가 있다.
도 29는 도 28에 도시된 본 발명의 일 실시예에 따른 적층된 장치를 위한 링 타입 리던던트 연결 스킴의 일부를 추가적으로 나타낸다.
도 29는 적층된 장치의 제1 디바이스에 배치되며, 제1 디바이스의 연결 포인트(VA)에 각각 연결되는 신호 드라이버(DRV1A)와 제1 신호 수신기(RCV1A)를 추가적으로 나타낸다. 도 29는 또한 제2 디바이스에 배치되며 제2 디바이스의 연결 포인트(VA')에 연결되는 제2 신호 수신기(RCV2A)를 추가적으로 나타내며, 또한, 제3 디바이스에 배치되며 제3 디바이스의 연결 포인트(VA")에 연결되는 제3 신호 수신기(RCV3A)를 추가적으로 나타낸다.
버퍼와 스위칭 소자(MA)를 포함하는 제1 신호 수신기(RCV1A)와 유사하게, 제 2 신호 수신기(RCV2A)는 버퍼와 스위칭 소자(MA2)를 포함하고, 제3 신호 수신기(RCV3A)는 버퍼와 스위칭 소자(MA3)를 포함한다. 연결 포인트들(VA, VA', VA") 각각은 수직 연결 경로(VCPA)에 연결된다. 또한, 링-타입 리던던트 연결 스킴이 도 22의 적층된 장치(9)에 구현된 본 발명의 실시에에서는 신호 드라이버(DRV1A)와 제1 신호 수신기(RCV1A)는 마스터 디바이스(10')에 배치되고, 제2 신호 수신기(RCV2A)는 디바이스(20')에 배치되며, 제3 신호 수신기(RCV3A)는 디바이스(30')에 배치될 수 있다.
도 30은 본 발명의 일 실시예에 따른 적층된 장치에서 페일 수직 연결 경로를 검출하는 방법을 요약하여 나타내는 플로우차트이다. 도 30의 방법을 수행하는 일 예는 도 22를 참조하여 기술될 것이다. 도 30에 도시된 방법에서는, 마스터 디바이스의 노드에 시작 전압이 설정된다(S500). 그리고 수직 연결 경로에 관한 마지막 디바이스가 선택된다(S502). 여기서, 수직 경로에 관한 마지막 디바이스란 마스터 디바이스에 대하여 수직 연결 경로의 반대측에 있는 디바이스를 말한다. 따라서, 도 22의 실시예에서는, 디바이스(40')가 수직 연결 경로에 관한 마지막 디바이스이다. 왜냐하면, 디바이스(40')은 도시된 마스터 디바이스(10')에 대하여 수직 연결 경로의 반대편에 있기 때문이다.
따라서, 도 22에 도시된 적층된 장치에 대하여 상기 방법을 적용한 일 예에서는, 시작 전압은 마스터 디바이스(10')의 노드 (NX1)에 설정된다(S500). 노드에 시작 전압을 설정하기 위하여 테스트 인에이블 신호(TSTENB1) 로우 레벨로 설정되어 마스터 디바이스의 풀업 트랜지스터(PUT1)가 턴온된다. 풀업 트랜지스터(PUT1) 가 테스트 인에이블 신호(TSTENB1)에 의해 게이트되면 노드(NX1)는 풀업 트랜지스터(PUT1)을 통하여 하이레벨로 설정된다(S500). 다음으로, 테스트 인에이블 신호(TSTENB1)가 하이레벨로 설정되면 풀업 트랜지스터(PUT1)는 턴오프된다. 그 다음 디바이스(40')가 선택된다(S502). 예를 들어, 도 22 및 32를 참조하면, 마스터 디바이스(10')는 디바이스(40')를 선택하기 위하여 ID 신호(ID31)과 동일한 칩 선택 신호(CS)를 제공하고, 풀다운 트랜지스터(PDT4)를 턴온하기 위하여 풀다운 트랜지스터(PDT4)로 하이레벨의 풀다운 신호(PD4)를 인가한다. 본 발명의 다른 실시예에서는, 풀다운 트랜지스터(PDT4)를 턴온될 때, 테스트 인에이블 신호(TSTENB1)가 로우레벨로 설정되어 풀업 트랜지스터(PUT1)도 턴온될 수도 있다.
마스터 디바이스(10')는 노드 전압(NX1)을 검출하여 수직 연결 경로가 페일 수직 연결 경로인지를 판단한다(S504). 노드(NX1)에서의 전압이 수직 연결 경로가 패스 수직 연결 경로임을 나타내면(S504=no), 종료된다. 예를 들어, 도 22를 참조하면, 수직 연결 경로가 패스 수직 연결 경로이면 풀다운 신호(PD4)가 활성화 상태일 때 노드(NX1)는 풀다운 트랜지스터(PDT4)에 의하여 그라운드로 연결된다. 따라서, 마스터 디바이스(10’)는 노드에서 로우레벨을 검출하고 수직 연결 경로가 패스 수직 연결 경로인 것으로 판단한다.
반면, 마스터 디바이스(10')가 수직 연결 경로가 페일 수직 연결 경로인 것으로 판단하면 상기 방법은 계속 수행된다. 예를 들어, 도 22를 참조하면, 수직 연결 경로가 페일 수직 경로이면(즉, 세그먼트들(SEG1, SEG5, SEG9 중 적어도 하나가 페일 세그먼트인 경우) 노드(NX1)는 풀다운 트랜지스터(PDT4)를 통하여 충분히 그 라운드 전압을 수신하지 못한다. 따라서, 마스터 디바이스(10’)는 노드에서 비교적 하이레벨을 검출하고 수직 연결 경로가 페일 수직 연결 경로인 것으로 판단한다.
마스터 디바이스가 수직 연결 경로가 페일 수직 연결 경로인 것으로 결정하면 마스터 디바이스(10’)는 페일 수직 연결 경로에 해당하는 어드레스를 저장한다(S506). 예를 들어, 로드 명령이 인가되고, 마스터 디바이스(10’)는 쉬프터 레지스터에 페일 수직 연결 경로에 해당하는 어드레스를 저장할 수 있다. 그 다음, 마스터 디바이스(10’)는 페일 수직 연결 경로의 어드레스를 출력한다(S508). 예를 들어, 쉬프트 명령이 인가되고, 마스터 디바이스(10’)는 쉬프트 레지스터로부터 어드레스를 쉬프트하여 출력할 수 있다. 마지막으로, 수직 연결 경로의 어드레스는 적층된 장치에 연결된 테스트 장비에 저장될 수 있다(S510).
도 31은 본 발명의 일 실시예에 따른 적층된 장치에서 페일 수직 연결 경로 대신에 대체 수직 연결 경로를 연결하는 방법을 요약하여 나타내는 플로우차트이다. 도 31의 방법은 수직 연결 경로가 페일 수직 연결 경로인지를 결정하기 위한 도 30의 방법 이후에 실행될 수 있다. 상기 방법은 도 23 내지 29의 링-타입 리던던트 스킴을 포함하는 도 22에 도시된 적층된 장치(9)에 적용하는 경우를 위주로 기술된다.
또한 본 실시예에서 수직 연결 경로(VCPD, VCPF)는 페일 수직 연결 경로인 것으로 가정한다. 여기서, 디폴트 수직 연결 경로란 적층된 장치에서 주어진(미리 결정된) 신호용 디폴트 수직 경로를 말한다. 예를 들어, 도 23 및 27을 참조하면, 수직 연결 경로(VCPA)는 신호(SA)용 디폴트 수직 연결 경로이다. 여기서, 리던던트 수직 연결 경로란, 적층된 장치에서 어떠한 신호에 대해서도 디폴트 수직 연결 경로가 아닌 수직 연결 경로를 말한다. 예를 들어, 도 23 및 27을 참조하면, 수직 연결 경로(VCPE, VCPF)는 리던던트 수직 연결 경로이다.
도 31의 방법에서는 적층된 장치의 모든 디바이스들이 선택된다(S600). 다음으로 페일 수직 연결 경로에 해당하는 어드레스가 적층된 장치의 각 디바이스로 제공된다(S602). 본 실시예에서는 수직 연결 경로(VCPD)에 해당하는 어드레스가 적층된 장치의 각 디바이스로 제공된다(S602). 다음으로 수직 연결 경로(VCPD)에 대한 대체 수직연결 경로가 각 디바이스에 설정된다(S604). 본 실시예에서는 수직 연결 경로(VCPF) 역시 페일 수직 연결 경로이므로, 수직 연결 경로(VCPC)가 대체 수직연결 경로로 설정된다. 대체 수직 연결 경로는 대체 수직 연결 경로에 해당하는 스위칭 소자와 대체 연결 포인트간 대체 신호 경로를 설정하기 위해 각 디바이스에서 신호(SD)에 대응하는 스위칭 소자(마스터 디바이스에서 스위칭 소자(SWD, MD))를 이용하여 각 디바이스에 설정될 수 있다.
예를 들어, 마스터 디바이스(10')는 연결 포인트(VC)와 스위칭 소자(SWD, MD) 간 대체 신호 경로를 선택함으로써 수직 연결 경로(VCPC)를 이용하여 신호(SD)를 통신할 수 있다.
다음으로, 대체 수직 연결 경로가 다른 신호에 해당하는 디폴트 수직 연결 경로인지를 결정한다(S606). 본 실시예에서, 대체 수직 연결 경로(VCPC)는 신호(SC)용 디폴트 수직 연결 경로이다(S606=yes). 그러므로, 신호(SC)를 통신하기 위하여 수직 연결 경로(VCPC)를 대신할 대체 수직 연결 경로가 설정되어야 한다(S608). 본 실시예에서는 수직 연결 경로(VCPC)는 신호(SD)용으로 사용되고, 수직 연결 경로(VCPD)는 페일 수직 연결 경로이므로, 수직 연결 경로(VCPE)가 신호(SC)용 대체 수직 연결 경로로 설정된다(S608).
다음으로 마지막 페일 수직 연결 경로에 대하여 대체 수직 연결 경로가 설정되었는지 판단된다(S610). 본 실시예에서는 수직 연결 경로(VCPD)가 유일한 페일 수직 연결 경로이다(S610=yes). 따라서, 상기 방법은 종료된다. 그러나, 다른 페일 수직 연결 경로가 남아 있다면, 상기 방법은 S602 단계로 복귀하여 페일 수직 연결 경로에 대하여 대체 수직 연결 경로를 설정한다.
본 실시예에서 상기 방법이 종료되면, 신호(VA)는 수직 연결 경로(VCPA)를 통하여 통신하고, 신호(VB)는 수직 연결 경로(VCPB)를 통하여 통신하고, 신호(VC)는 수직 연결 경로(VCPAE)를 통하여 통신하며, 신호(VD)는 수직 연결 경로(VCPC)를 통하여 통신한다.
도 33a 및 33b는 각각 발명의 다른 실시예에 따른 링 타입 리던던트 연결 스킴을 설명하기 위한 개념도이다. 도 33a 및 33b에서 원(circle)은 수직 연결 경로(채널이라고도 함)를 나타낸다.
전송하고자 하는 신호의 개수는 q(정수), 리던던트 채널의 개수는 r(정수), 총 채널의 수는 (q+r)이라고 가정한다. 총 채널 중에서 리던던트 채널을 제외한 나머지 채널은 q개의 전송하고자 하는 신호 각각에 대한 디폴트 채널이다. 도 33a 및 33b에서 채워진 원은 디폴트 채널을, 빈원은 리던던트 채널을 나타낸다. RU(q/r)개 의 디폴트 채널마다 하나의 리던던트 채널이 배열될 수 있다. 여기서, RU는 올림(Round-up)을, "/"는 나누기를 의미한다.
도 33a의 실시예에서는, q=4, r=2이다. 따라서, RU(q/r)= RU(4/2)=2이고, 총 채널의 수(q+r)=6이다. 도 33a는 적층된 장치의 수직 연결 경로들일 수 있는 채널들(V0-V5)를 도시한다.
채널들(V0-V5)은 각각 k번째 채널(즉, 0번째 내지 5번째 채널)로 불리워진다. 그러므로, 도 33a에 도시된 바와 같이, 2개의 디폴트 채널마다 하나의 리던던트 채널이 배열될 수 있다. 즉, 디폴트 채널은 1, 2, 4, 5번째 채널에 배열되고, 리던던트 채널은 0, 3번째에 배열될 수 있다.
0번째 내지 (q+r-1)번째 채널 중 임의의 k번째 채널이 페일 디폴트 채널이면, k번째 채널은 (k-1+q+r)mod(q+r)번째, (k-2+q+r)mod(q+r)번째 , ... , (k-RU(q/r/2)+q+r)mod(q+r)번째 채널과 (k+1+q+r)mod(q+r)번째, (k+2+q+r)mod(q+r)번째, ..., (k+RU(q/r/2)+q+r)mod(q+r)번째 채널들 중 k번째 채널에 가장 인접한 순대로 선택한 RU(q/r)개의 채널들 중 하나로 대체될 수 있다.
도 33a의 실시예에서 k=1 채널(V1)이 페일인 경우,　 (k-1+q+r)mod(q+r)-th = 6mod(6) = 0, (k+1+q+r)mod(q+r)-th = 8mod(6) = 2이므로, k=1 채널(V1)은 0번째 채널(V0) 또는 2번째 채널(V2)로 대체 가능하다. k=1 채널의 대체 가능 리던던트 채널의 총 개수는 RU(q/r), 즉 2이다.
k=5 채널(V5)이 페일인 경우,　 (k-1+q+r)mod(q+r)-th = 10mod(6) = 4번째 채널, (k+1+q+r)mod(q+r)-th = 12mod(6) = 0번째 채널이므로, k=1 채널(V1)은 4번째 채널(V4) 또는 0번째 채널(V0)로 대체 가능하다. k=5 채널의 대체 가능 리던던트 채널의 총 개수는 RU(q/r), 즉 2이다.
도 33b의 실시예에서는, q=16, r=4이다. 따라서, RU(q/r)= RU(4/2)=4이고, 총 채널의 수(q+r)=20이다. 도 33b는 적층된 장치의 수직 연결 경로들일 수 있는 채널들(V0-V19)를 도시한다.
채널들(V0-V19)은 각각 k번째 채널(즉, 0번째 내지 19번째 채널)로 불리워진다. 그러므로, 도 33b에 도시된 바와 같이, 4개의 디폴트 채널마다 하나의 리던던트 채널이 배열될 수 있다. 즉, 디폴트 채널은 1, 2, 3, 4, 6, 7, 8, 9, 11, 12, 13, 14, 16, 17, 18, 19번째 채널에 배열되고, 리던던트 채널은 0, 5, 10, 15번째 채널에 배열될 수 있다.
k=1 채널(V1)이 페일인 경우,　 (k-1+q+r)mod(q+r)-th = 20mod(20) = 0, (k-2+q+r)mod(q+r)-th = 19mod(20) = 19, (k+1+q+r)mod(q+r)-th = 22mod(20) = 2, (k+2+q+r)mod(q+r)-th = 23mod(20) = 3이므로, k=1 채널(V1)은 0, 19, 2, 및 3번째 채널(V0, V19, V2, V3) 중의 하나로 대체 가능하다. k=1 채널(V1)의 대체 가능 리던던트 채널의 총 개수는 RU(q/r), 즉 4이다.
k=19 채널(V1)이 페일인 경우,　 (k-1+q+r)mod(q+r)-th = 38mod(20) = 18, (k-2+q+r)mod(q+r)-th = 37mod(20) = 17, (k+1+q+r)mod(q+r)-th = 40mod(20) = 0, (k+2+q+r)mod(q+r)-th = 41mod(20) = 1이므로, k=19 채널(V19)은 18, 17, 0, 및 1번째 채널(V18, V17, V0, V1) 중의 하나로 대체 가능하다. k=19 채널(V19)의 대체 가능 리던던트 채널의 총 개수는 RU(q/r), 즉 4이다.
도 34는 적층된 반도체 장치(7)를 포함하는 전자 시스템이고, 도 35는 도 34의 전자 시스템을 구비하는 전자기기들을 나타낸다.
또한, 반도체 장치(7)는 메모리 카드(110)에 구현될 수 있으며, 상기 메모리 카드(110)는 컴팩트 플래시, 메모리 스틱, 메모리 스틱 듀오, 멀티미디어 카드(MMC), 축소형 MMC, 시큐어 디지털 카드(SD), 미니SD 카드, 마이크로SD 카드(트랜스플래시), 스마트 카드, 및 XD-픽쳐 카드 등이 될 수 있다.
상기 반도체 장치(7)는 메모리 슬롯(도 34의 107)에 전기적으로 접속되어 호스트(101)에 구현된 카드 인터페이스(103)를 통하여 전자 회로부(105)로부터 출력된 데이터(예컨대, 영상 데이터 또는 오디오 데이터)를 저장하거나, 저장된 데이터를 상기 전자 회로부(105)로 전송할 수 있다.
예컨대, 상기 호스트(101)가 비디오 카메라(도 35의 (a))인 경우, 상기 전자 회로부(105)는 CIS(cmos image sensor), 이미지 프로세서, 및 디지털 신호처리부를 구비할 수 있으며, 카드 인터페이스(103)를 통하여 전자 회로부(105)에서 생성된 데이터(예컨대, 영상 데이터 또는 오디오 데이터)를 상기 메모리 카드(110)로 전송할 수 있다.
또한, 상기 반도체 장치(7)를 포함하는 메모리 카드(110)는 텔레비젼(도 35의 (b)), MP3(도 35의 (c)), 게임기(도 35의 (d)), 전자 악기(도 35의 (e)), 휴대용 단말기(도 35의 (f)), PC (personal computer, 도 35의 (g)), PDA(personal digital assistant, 도 35의 (h)), 보이스 레코더(voice recorder, 도 35의 (i)), 또는 PC 카드(도 35의 (j)) 등에 장착되도록 구현될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 온라인 광고 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 관련 기술에 따른 3차원 적층 방식에 의해 구현되는 반도체 장치이다.
도 2a는 본 발명의 실시 예에 따른 적층된 반도체 장치의 단면도(cross-sectional view)이다.
도 2b는 도 2a의 적층된 장치를 추가적으로 나타내는 개념도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 적층된 장치를 추가적으로 설명하기 위한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 적층된 장치에서 패스 및 페일 세그먼트를 검출하는 방법을 요약하여 나타내는 플로우차트이다.
도 5a-5d는 도 3a 및 도 3a의 적층된 장치의 일부를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 적층된 장치에 구비된 "N"개의 수직 연결 경로들로부터 M(<N, 정수)개의 수직 신호 경로들을 정의하고 구현하는 방법을 요약하는 플로우 차트이다.
도 7a-7d는 각각 도 3a 및 도 3b에 도시된 적층된 장치의 일부를 나타낸다.
도 8은 본 발명의 일 실시예에 따른 적층된 장치를 나타내는 개념도이다.
도 9는 본 발명의 실시예에 따른 적층된 장치을 추가적으로 나타낸다.
도 10a 및 10b는 본 발명의 일 실시예에 따른 적층된 장치에서 패스 및 페일 세그먼트를 검출하는 방법 및 경로 웨이트 정보를 추출하는 방법을 나타낸다.
도 11은 본 발명의 일 실시예에 따라 경로 웨이트 정보를 이용하여 적층된 장치에서 수직 신호 경로를 형성하는 방법을 요약하는 플로우 차트이다.
도 12는 도 8에 도시된 본 발명의 실시예에 따른 적층된 장치의 일부를 나타낸다.
도 13은 도 12에 도시된 적층된 장치의 일부를 나타낸다.
도 14 내지 도 17은 각각 도 12에 도시된 적층된 장치를 추가적으로 설명하기 위한 도면이다.
도 18은 본 발명의 실시예에 따른 적층된 장치의 일부를 나타내는 회로도이다.
도 19는 본 발명의 다른 실시예에 따른 적층된 장치의 일부를 나타내는 회로도이다.
도 20은 본 발명의 또 다른 실시예에 따른 적층된 장치의 일부를 나타내는 회로도이다.
도 21은 본 발명의 또 다른 실시예에 따른 적층된 장치의 일부를 나타내는 회로도이다.
도 22는 본 발명의 실시예에 따른 적층된 장치를 도시하는 회로도이다.
도 23은 본 발명의 일 실시예에 따른 적층된 장치를 위한 링 타입 리던던트 연결 스킴을 나타내는 개념도이다.
도 24는 본 발명의 일 실시예에 따른 도 23의 드라이버에 해당하는 회로도이 다.
도 25는 본 발명의 일 실시예에 따른 도 23의 수신기에 해당하는 회로도이다.
도 26은 도 23의 링 타입 리던던트 연결 스킴에서의 대체 신호 경로를 나타내는 개념적인 도면이다.
도 27은 도 23의 링 타입 리던던트 연결 스킴을 구현한 적층된 장치의 일부를 나타낸다.
도 28은 도 23의 본 발명의 일 실시예에 따른 적층된 장치를 위한 링 타입 리던던트 연결 스킴을 나타낸다.
도 29는 도 28에 도시된 본 발명의 일 실시예에 따른 적층된 장치를 위한 링 타입 리던던트 연결 스킴의 일부를 추가적으로 나타낸다.
도 30은 본 발명의 일 실시예에 따른 적층된 장치에서 페일 수직 연결 경로를 검출하는 방법을 요약하여 나타내는 플로우차트이다.
도 31은 본 발명의 일 실시예에 따른 적층된 장치에서 페일 수직 연결 경로 대신에 대체 수직 연결 경로를 연결하는 방법을 요약하여 나타내는 플로우차트이다.
도 32는 도 22에 부분적으로 도시된 적층된 장치의 일부를 나타내는 회로도이다.
도 33a 및 33b는 각각 발명의 다른 실시예에 따른 링 타입 리던던트 연결 스킴을 설명하기 위한 개념도이다.
도 34는 적층된 반도체 장치를 포함하는 전자 시스템이다.
도 35는 도 34의 전자 시스템을 구비하는 전자기기들을 나타낸다.

Claims (32)

  1. 마스터 디바이스와 적어도 하나의 종속 디바이스들을 포함하는 다수의 적층된 디바이스들;
    각각이 상기 다수의 적층된 디바이스들 중 하나와 연관된 다수의 세그먼트들;
    각각이 상기 다수의 세그먼트들의 부분 집합을 포함하며 상기 다수의 적층된 디바이스들을 관통하는 N(2이상의 정수)개의 수직 연결 경로들; 및
    상기 N개의 수직 연결 경로들로부터 구성되는 M(<N, 정수)개의 수직 신호 경로들을 구비하며,
    상기 M개의 수직 신호 경로들 중 적어도 하나는 상기 N개의 수직 연결 경로들 중 적어도 두 개의 경로들 각각으로부터 적어도 하나의 세그먼트를 이용하여 상기 마스터 디바이스에 의하여 적응적으로 구성되는 병합 수직 신호 경로인 장치.
  2. 제1항에 있어서, 상기 적어도 하나의 종속 디바이스들 각각은 다수의 연결 테스트 회로를 구비하며,
    상기 다수의 연결 테스트 회로 각각은 상기 복수의 세그먼트들 중 적어도 하나와 연관된 장치.
  3. 제2항에 있어서, 상기 장치는
    상기 다수의 적층된 디바이스들을 관통하며, 상기 마스터 디바이스의 테스트 전압 인가 회로에 연결된 테스트 전압 신호 경로; 및
    상기 다수의 적층된 디바이스들을 관통하며 상기 적어도 하나의 종속 디바이스들 각각에 연관된 장치 선택 회로에 연결된 테스트 선택 신호 경로를 더 구비하며,
    상기 테스트 전압 신호 경로는 상기 다수의 연결 테스트 회로들 각각에 연결되는 장치.
  4. 제1항에 있어서, 상기 장치는
    상기 마스터 디바이스에서 각각이 다수의 다른 테스트 전압들을 발생하는 다수의 테스트 전압 인가회로들을 더 구비하며,
    상기 적어도 하나의 종속 디바이스는 다수의 종속 디바이스고,
    상기 마스터 디바이스는 상기 다수의 종속 디바이스들 각각으로 상기 다수의 다른 테스트 전압들 각각을 인가하는 장치.
  5. 제4항에 있어서, 상기 장치는
    상기 다수의 테스트 전압 인가 회로들 각각은 제1 및 제2 테스트 전압을 발생하는 제1 및 제2 테스트 전압 인가 회로를 구비하며,
    상기 마스터 디바이스는 상기 제1 테스트 전압을 이용하여 상기 다수의 세그먼트들 중 상기 마스터 디바이스와 연관된 세그먼트들이 패스 세그먼트들인지 페일 세그먼트들인지를 결정하고,
    상기 마스터 디바이스는 상기 제2 테스트 전압을 이용하여 상기 다수의 세그먼트들 중 상기 다수의 종속 디바이스들 중 하나와 연관된 세그먼트들이 패스 세그먼트들인지 페일 세그먼트들인지를 결정하는 장치.
  6. 제1항에 있어서, 상기 장치는
    상기 다수의 적층된 디바이스들을 관통하는 테스트 선택 신호 경로를 더 구비하며,
    상기 적어도 하나의 종속 디바이스 각각은 장치 선택 회로와 다수의 연결 테스트 회로들을 더 구비하며,
    상기 장치 선택 회로는 상기 장치 선택회로가 상기 테스트 선택 신호 경로를 통하여 활성화되면 상기 다수의 연결 테스트 회로들 각각을 활성화하는 장치.
  7. 제1항에 있어서, 상기 장치는
    상기 마스터 디바이스에 있는 테스트 전압 인가회로; 및
    상기 다수의 적층된 디바이스들을 관통하며 상기 적어도 하나의 종속 디바이스들 각각에 연관된 장치 선택 회로에 연결된 테스트 선택 신호 경로를 더 구비하며,
    상기 마스터 디바이스는 상기 테스트 전압 인가회로를 상기 다수의 세그먼트들 중 상기 마스터 디바이스와 연관된 임의의 세그먼트에 선택적으로 연결하는 장 치.
  8. 제1항에 있어서, 상기 적어도 하나의 종속 디바이스는
    적어도 하나의 장치 선택회로, 복수의 세그먼트 선택 회로 및 복수의 연결 테스트 회로를 포함하고
    상기 적어도 하나의 장치 선택회로 중 하나가 상기 테스트 선택 신호 경로를 통하여 활성화되면, 상기 적어도 하나의 장치 선택회로 중 상기 하나, 및 상기 세그먼트 선택 회로 중 하나는 함께 상기 복수의 연결 테스트 회로 중 적어도 하나를 활성화하는 장치.
  9. 제1항에 있어서, 상기 장치는
    상기 다수의 적층된 디바이스들을 관통하며 상기 N개의 수직 연결 경로와 별개인 P(2이상의 정수)개의 수직 연결 경로로부터 구성되는 적어도 하나의 강한 수직 신호 경로를 더 구비하며,
    상기 P(2이상의 정수)개의 수직 연결 경로 중 적어도 두 개는 상기 다수의 적층된 디바이스들을 통하여 다수의 리던던트 수직 신호 경로를 형성하기 위해 하드와이어로 연결되는 장치.
  10. 제9항에 있어서, 상기 P(2이상의 정수)개의 수직 연결 경로 중 상기 적어도 두 개는 각각 같은 제어 신호를 전송하는 장치.
  11. 제1항에 있어서, 상기 적어도 하나의 종속 디바이스 각각은
    적어도 하나의 스위칭 소자 제어 신호에 응답하여 다수의 가능한 스위치 경로들 중 적어도 하나의 스위치 경로를 형성하는 스위치 소자를 구비하는 장치.
  12. 제11항에 있어서, 상기 적어도 하나의 종속 디바이스 각각은
    저장된 데이터에 기초하여 상기 스위치 소자로 상기 적어도 하나의 스위칭 소자 제어 신호를 제공하는 제어 레지스터를 더 구비하며,
    상기 마스터 디바이스는 상기 제어 레지스터에 저장된 상기 데이터를 적응적으로 변경하는 장치.
  13. 다수의 적층된 디바이스들;
    상기 다수의 적층된 디바이스들에 연결된 테스트 장비;
    각각이 상기 다수의 적층된 디바이스들 중 하나 또는 상기 테스트 장비와 연관된 다수의 세그먼트들;
    각각이 상기 다수의 세그먼트들의 부분 집합을 포함하며 상기 다수의 적층된 디바이스들을 관통하는 N(2이상의 정수)개의 수직 연결 경로들; 및
    상기 N개의 수직 연결 경로들로부터 구성되는 M(<N, 정수)개의 수직 신호 경로들을 구비하며,
    상기 다수의 세그먼트들 중 상기 테스트 장비와 연관된 세그먼트들은 상기 테스트 장비를 상기 다수의 적층된 디바이스들에 연결하고,
    상기 M개의 수직 신호 경로들 중 적어도 하나는 상기 N개의 수직 연결 경로들 중 적어도 두 개의 경로들의 각각으로부터 적어도 하나의 세그먼트를 이용하여 상기 마스터 디바이스에 의하여 적응적으로 구성되는 병합 수직 신호 경로인 시스템.
  14. 제13항에 있어서, 상기 복수의 세그먼트들 중 상기 테스트 장비와 연관된 세그먼트들은 솔더링 범프들(soldering bumps)인 시스템.
  15. 제13항에 있어서, 상기 적어도 하나의 종속 디바이스들 각각은 다수의 연결 테스트 회로를 구비하며,
    상기 다수의 연결 테스트 회로 각각은 상기 복수의 세그먼트들 중 적어도 하나와 연관된 시스템.
  16. 제13항에 있어서, 상기 적어도 하나의 종속 디바이스 각각은
    적어도 하나의 스위칭 소자 제어 신호에 응답하여 다수의 가능한 스위치 경로들 중 적어도 하나의 스위치 경로를 형성하는 스위치 소자를 구비하는 시스템.
  17. 다수의 수직 연결 경로들을 이용하여, 다수의 적층된 디바이스들을 관통하는 다수의 세그먼트들을 포함하는 병합 수직 신호 경로를 구성하는 방법에 있어서,
    상기 다수의 세그먼트들 각각이 패스 세그먼트인지 페일 세그먼트인지 검출하는 단계; 및
    상기 다수의 수직 연결 경로들 중 적어도 두 개의 경로들의 각각으로부터 적어도 하나의 패스 세그먼트를 병합 연결하여 상기 병합 수직 신호 경로를 구성하는 단계를 구비하는 적층된 디바이스들을 관통하는 병합 수직 신호 경로 구성 방법.
  18. 제17항에 있어서,
    상기 다수의 적층된 디바이스들은 제1 디바이스와 상기 제1 디바이스에 인접하는 제2 디바이스를 구비하며,
    상기 수직 신호 경로들 각각은 상기 복수의 세그먼트들의 수직 서브셋(부분집합)을 포함하고,
    상기 복수의 세그먼트들은 상기 제1 디바이스와 연관된 복수의 제1 레이어 세그먼트들과 상기 제2 디바이스와 연관된 복수의 제2 레이어 세그먼트들을 포함하며,
    상기 검출하는 단계는
    상기 복수의 제1 레이어 세그먼트들이 각각 패스 세그먼트인지 페일 세그먼트인지 판단하는 단계; 및
    상기 복수의 제2 레이어 세그먼트들이 각각 패스 세그먼트인지 페일 세그먼트인지 판단하는 단계를 포함하는 병합 수직 신호 경로 구성 방법.
  19. 제17항에 있어서, 상기 병합 연결하여 상기 병합 수직 신호 경로를 구성하는 단계는
    상기 적어도 두 개의 수직 연결 경로들 중 하나를 디폴트 수직 연결 경로로 선택하는 단계-상기 적어도 두 개의 수직 연결 경로들 중 다른 하나는 스페어 수직 연결 경로임-; 및
    상기 디폴트 수직 경로에서 페일 세그먼트를 제외하고 상기 스페어 연결 경로에서 패스 세그먼트를 포함시켜 상기 디폴트 연결 경로를 변경하는 단계를 구비하며,
    상기 디폴트 수직 경로에서 상기 페일 세그먼트와 상기 스페어 연결 경로에서 상기 패스 세그먼트는 상기 다수의 적층된 디바이스들 중 같은 디바이스와 각각 연관된 병합 수직 신호 경로 구성 방법.
  20. 다수의 세그먼트들을 포함하는 다수의 적층된 디바이스들에서, N(2이상의 정수)개의 수직 연결 경로들을 이용하여 상기 다수의 적층된 디바이스들을 통한 M(<N)개의 수직 신호 경로들을 구성하는 방법에 있어서,
    상기 다수의 세그먼트들 각각이 패스 세그먼트인지 페일 세그먼트인지 검출하는 단계; 및
    상기 N개의 수직 연결 경로들 중에서 패스 세그먼트들만을 포함하는 모든 수직 연결 경로들을 L(<M, 정수)개의 비병합 수직 연결 경로로 분류하여, 상기 L개의 비병합 수직 연결 경로를 상기 M개의 수직 신호 경로 중 하나로 각각 지정하는 단 계; 및
    K(=M-L, 정수)개의 병합 수직 신호 경로를 구성하여 상기 K개의 병합 수직 신호 경로는 상기 M개의 수직 신호 경로 중 하나로 각각으로 지정하는 단계를 구비하며,
    상기 K개의 병합 수직 신호 경로를 구성하는 단계는
    상기 L개의 비병합 수직 연결 경로를 제외한 상기 복수의 수직 연결 경로들 중 적어도 두 개의 경로들 각각으로부터 적어도 하나의 패스 세그먼트를 적응적으로 연결하는 단계를 포함하는 수직 신호 경로 구성 방법.
  21. 제20항에 있어서, 상기 다수의 적층된 디바이스들은 제1 디바이스와 상기 제1 디바이스에 인접하는 제2 디바이스를 구비하며,
    상기 수직 신호 경로들 각각은 상기 복수의 세그먼트들의 수직 서브셋(부분집합)을 포함하고,
    상기 복수의 세그먼트들은 상기 제1 디바이스와 연관된 복수의 제1 레이어 세그먼트들과 상기 제2 디바이스와 연관된 복수의 제2 레이어 세그먼트들을 포함하며,
    상기 L개의 비병합 수직 연결 경로의 지정은
    상기 N개의 수직 연결 경로 내에서 H(2이상의 정수, =N-L)개의 페일 수직 연결 경로를 지정하고, 상기 H개의 페일 수직 연결 경로는 적어도 하나의 페일 세그먼트를 포함하며,
    상기 K개의 병합 수직 신호 경로를 구성하는 단계는
    상기 H개의 페일 수직 연결 경로를 관통하는 K개의 가능한 수직 신호 경로를 선택하는 단계; 및
    상기 H개의 페일 수직 연결 경로 중 하나로부터 적어도 하나의 패스 세그먼트와 상기 H개의 페일 수직 연결 경로 중 다른 하나로부터 적어도 하나의 패스 세그먼트를 적응적으로 연결하는 단계를 더 구비하는 수직 신호 경로 구성 방법.
  22. 제21항에 있어서, 상기 K개의 가능한 수직 신호 경로를 선택하는 단계는
    상기 제1 디바이스의 복수의 제1 가능한 스위치 경로들 및 상기 복수의 제1 가능한 신호 경로들에 해당하는 제1 신호 경로 웨이트값을 각각 구하는 단계; 및
    상기 제2 디바이스의 복수의 제2 가능한 스위치 경로들 및 상기 복수의 제2 가능한 신호 경로들에 해당하는 제2 신호 경로 웨이트값을 각각 구하는 단계를 포함하는 수직 신호 경로 구성 방법.
  23. 제22항에 있어서, 상기 K개의 가능한 수직 신호 경로를 선택하는 단계는
    상기 복수의 가능한 수직 신호 경로들과 연관된 각각의 총 신호 경로 웨이트값에 기초하여 상기 H개의 페일 수직 연결 경로를 관통하는 다수의 수직 신호 경로들 중 상기 K개의 가능한 수직 신호 경로를 선택하는 단계를 포함하며,
    상기 복수의 가능한 병합 수직 신호 경로 각각은 상기 제1 디바이스의 가능한 수직 경로의 하나와 상기 제2 디바이스이 가능한 수직 경로 중 하나를 포함하는 수직 신호 경로 구성 방법.
  24. 제23항에 있어서, 상기 K개의 가능한 수직 신호 경로를 선택하는 단계는
    상기 복수의 가능한 수직 신호 경로들의 총 신호 경로 웨이트값 중 가장 작은 총 신호 경로 웨이트값을 가지는 상기 K개의 가능한 수직 신호 경로를 선택하는 단계를 포함하는 수직 신호 경로 구성 방법.
  25. 제24항에 있어서, 상기 신호 경로 웨이트값 각각은
    전파 지연에 해당하는 수직 신호 경로 구성 방법.
  26. 제20항에 있어서, 상기 다수의 적층된 디바이스들은 제1 디바이스와 상기 제1 디바이스에 인접하는 제2 디바이스를 구비하며
    상기 수직 신호 경로들 각각은 상기 복수의 세그먼트들의 수직 서브셋(부분집합)을 포함하고
    상기 복수의 세그먼트들은 상기 제1 디바이스와 연관된 복수의 제1 레이어 세그먼트들과 상기 제2 디바이스와 연관된 복수의 제2 레이어 세그먼트들을 포함하며,
    상기 검출하는 단계는
    상기 복수의 제1 레이어 세그먼트들 각각에 대한 연결 테스트를 수행하는 단계;
    상기 복수의 제1 레이어 세그먼트들에 대하여 수행된 상기 연결 테스트 결과에 기초하여 상기 제1 디바이스가 리페어 가능한지를 판단하는 단계;
    상기 복수의 제2 레이어 세그먼트들 각각에 대한 연결 테스트를 수행하는 단계; 및
    상기 복수의 제2 레이어 세그먼트들에 대하여 수행된 상기 연결 테스트 결과에 기초하여 상기 제2 디바이스가 리페어 가능한지를 판단하는 단계를 구비하는 수직 신호 경로 구성 방법.
  27. 드라이버, 수신기, 다수의 연결 포인트들을 포함하는 마스터 디바이스를 포함하는 다수의 적층된 디바이스들;
    각각이 상기 다수의 적층된 디바이스들 중 하나와 연관된 다수의 세그먼트들; 및
    각각이 상기 다수의 세그먼트들의 부분 집합(서브셋)을 포함하며 상기 다수의 적층된 디바이스들을 관통하는 다수의 수직 연결 경로들을 구비하며,
    상기 드라이버는 다수의 제1 스위치 소자들을 포함하고,
    상기 제1 스위치 소자들 각각은 다수의 연결 포인트들 중 제1 스위치 소자용 디폴트 연결 포인트에 연결된 제1 출력;
    제1 대체 신호 경로를 통하여 상기 다수의 연결 포인트들 중 리던던트 연결 포인트에 연결된 제2 출력; 및
    제2 대체 신호 경로를 통하여 상기 다수의 연결 포인트들 중 다른 스위칭 소자 에 해당하는 디폴트 연결 포인트에 연결된 제3 출력을 구비하는 장치.
  28. 제27항에 있어서, 상기 수신기 다수의 제2 스위칭 소자들을 구비하고,
    상기 제2 스위칭 소자들 각각은 상기 다수의 연결 포인트들 중 다른 연결 포인트에 각각 연결된 제1, 제2 및 제3 입력을 포함하는 장치.
  29. 제28항에 있어서,
    상기 다수의 적층된 디바이스들은 종속 디바이스들을 포함하며,
    상기 마스터 디바이스는 각각이 상기 다수의 수직 연결 경로들 각각과 제1 전원 전압 사이에 연결되는 다수의 풀업 트랜지스터들을 구비하고
    상기 종속 디바이스들 각각은 각각이 상기 다수의 수직 연결 경로들 각각과 제2 전원 전압 사이에 연결되는 다수의 풀다운 트랜지스터들을 구비하며,
    상기 다수의 수직 연결 경로들 각각은
    상기 종속 디바이스들 중 마지막 종속 디바이스의 해당 풀다운 트랜지스터가 턴온되었을 때, 상기 다수의 수직 연결 경로들 중 해당 경로에 연결된 상기 마스터 디바이스 내의 노드의 전압 레벨에 기초하여 패스 수직 연결 경로인지 페일 수직 연결 경로인지 판별되는 장치.
  30. 제29항에 있어서,
    상기 다수의 수직 연결 경로들은 주어진 신호에 대한 디폴트 수직 연결 경로 와 복수의 대체 수직 연결 경로들을 포함하고,
    상기 마스터 디바이스는
    상기 주어진 신호를 전달하기 위한 디폴트 수직 연결 경로가 페일 수직 연결 경로이면, 상기 디폴트 수직 연결 경로를 상기 복수의 대체 수직 연결 경로들 중 어느 하나로 대체하는 장치.
  31. RU(q/r)개의 디폴트 수직 연결 경로 마다 하나의 리던던트 수직 연결 경로가 배열되도록 q개의 디폴트 수직 연결 경로들 및 r개의 리던던트 수직 연결 경로들을 미리 정해진 배열 순서에 따라 적층된 장치에 배열하는 단계;
    상기 q개의 디폴트 수직 연결 경로들 각각이 페일 수직 연결 경로인지 패스 수직 연결 경로인지 검출하는 단계; 및
    페일 디폴트 수직 연결 경로에 대하여, 남아있는 디폴트 및 리던던트 수직 연결 경로들 중에서 대체 수직 연결 경로를 선택하는 단계를 구비하며,
    상기 r 및 q는 각각 1 보다 큰 정수이고, 상기 RU은 올림(round-up) 함수인 적층된 장치에서의 페일 경로의 리페어 방법.
  32. 제31항에 있어서,
    상기 배열 순서는 상기 q개의 디폴트 신호 경로들 및 상기 r개의 리던던트 신호 경로들을 각각 0번째부터 (q+r-1)번째 신호 경로 중 k(0부터 (q+r-1)까지의 정수)번째 수직 연결 경로에 해당되도록 하고,
    상기 0번째 수직 연결 경로는 상기 r개의 리던던트 수직 연결 경로들 중 하나이고,
    상기 페일 디폴트 수직 연결 경로가 k번째 수직 연결 경로이고,
    상기 대체 수직 연결 경로는, 상기 k번째 수직 연결 경로에 가장 인접한RU(q/r)개의 수직 연결 경로 중 하나이며,
    상기 k번째 수직 연결 경로에 가장 인접한RU(q/r)개의 수직 연결 경로는
    (k-1+q+r)mod(q+r)-번째 내지 (k-RU(q/r/2)+q+r)mod(q+r)-번째 신호 경로 및 (k+1+q+r)mod(q+r)-번째 내지 (k+RU(q/r/2)+q+r)mod(q+r)-번째 신호 경로인 적층된 장치에서의 페일 경로의 리페어 방법.
KR1020080097614A 2007-10-04 2008-10-06 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법 KR101519440B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20070099807 2007-10-04
KR1020070099807 2007-10-04

Publications (2)

Publication Number Publication Date
KR20090034785A true KR20090034785A (ko) 2009-04-08
KR101519440B1 KR101519440B1 (ko) 2015-05-13

Family

ID=40522717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080097614A KR101519440B1 (ko) 2007-10-04 2008-10-06 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법

Country Status (4)

Country Link
US (2) US7990171B2 (ko)
KR (1) KR101519440B1 (ko)
CN (2) CN102522351B (ko)
TW (1) TW200931039A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010135572A3 (en) * 2009-05-20 2011-02-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (tsv) redundancy
KR101153796B1 (ko) * 2009-12-24 2012-06-14 에스케이하이닉스 주식회사 반도체 장치의 리페어 회로
US8624375B2 (en) 2010-08-05 2014-01-07 SK Hynix Inc. Semiconductor package for selecting semiconductor chip from a chip stack
KR101364410B1 (ko) * 2011-05-18 2014-02-17 피에스4 뤽스코 에스.에이.알.엘. 칩 크랙 검출 구조를 갖는 반도체 디바이스
US8654593B2 (en) 2010-06-01 2014-02-18 Samsung Electronics Co., Ltd. Stacked semiconductor memory device, memory system including the same, and method of repairing defects of through silicon vias
US8780647B2 (en) 2011-06-08 2014-07-15 Ps4 Luxco S.A.R.L. Semiconductor device
US8885380B2 (en) 2010-09-03 2014-11-11 Samsung Electronics Co., Ltd. Semiconductor memory device

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
KR101519440B1 (ko) * 2007-10-04 2015-05-13 삼성전자주식회사 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법
JP5280880B2 (ja) * 2009-02-10 2013-09-04 株式会社日立製作所 半導体集積回路装置
US8362622B2 (en) * 2009-04-24 2013-01-29 Synopsys, Inc. Method and apparatus for placing transistors in proximity to through-silicon vias
US8400781B2 (en) 2009-09-02 2013-03-19 Mosaid Technologies Incorporated Using interrupted through-silicon-vias in integrated circuits adapted for stacking
US8339155B2 (en) * 2009-11-25 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for detecting soft-fails
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
TW201227883A (en) * 2010-06-17 2012-07-01 Mosaid Technologies Inc Semiconductor device with through-silicon vias
KR101710658B1 (ko) * 2010-06-18 2017-02-27 삼성전자 주식회사 관통 전극을 갖는 3차원 적층 구조의 반도체 장치 및 그 반도체 장치의 시그널링 방법
US8384430B2 (en) * 2010-08-16 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. RC delay detectors with high sensitivity for through substrate vias
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
CN102709272B (zh) 2011-03-28 2015-01-21 财团法人工业技术研究院 硅通孔的容错单元与方法
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9728507B2 (en) * 2011-07-19 2017-08-08 Pfg Ip Llc Cap chip and reroute layer for stacked microelectronic module
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
US10355001B2 (en) * 2012-02-15 2019-07-16 Micron Technology, Inc. Memories and methods to provide configuration information to controllers
US8368422B1 (en) * 2012-05-04 2013-02-05 Nanya Technology Corp. System and method for testing off-chip driver impedance
US9201117B2 (en) * 2013-05-06 2015-12-01 International Business Machines Corporation Managing redundancy repair using boundary scans
KR102125340B1 (ko) 2014-06-19 2020-06-23 삼성전자주식회사 신호 전달을 위한 주 경로 및 우회 경로를 갖는 집적 회로 및 그것을 포함하는 집적 회로 패키지
SG11201701725QA (en) * 2014-09-17 2017-04-27 Toshiba Kk Semiconductor device
JP6413711B2 (ja) * 2014-12-02 2018-10-31 富士通株式会社 試験回路および試験回路の制御方法
US9401312B1 (en) * 2015-06-11 2016-07-26 Globalfoundries Inc. TSV redundancy scheme and architecture using decoder/encoder
KR102144646B1 (ko) * 2016-05-31 2020-08-13 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 장치 및 촬상 방법, 카메라 모듈, 및 전자 기기
KR20190064098A (ko) 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 반도체 장치, 및 그의 리페어 동작방법
US10475771B2 (en) * 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
US10666264B1 (en) * 2018-12-13 2020-05-26 Micron Technology, Inc. 3D stacked integrated circuits having failure management

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060153A (ja) * 2001-07-27 2003-02-28 Nokia Corp 半導体パッケージ
JP2003309183A (ja) * 2002-04-17 2003-10-31 Toshiba Corp 半導体システム、半導体システムの接続テスト方法及び半導体システムの製造方法
US7170315B2 (en) 2003-07-31 2007-01-30 Actel Corporation Programmable system on a chip
CN100448104C (zh) * 2003-09-30 2008-12-31 国际商业机器公司 堆叠芯片柔性组件
KR100668857B1 (ko) * 2005-07-07 2007-01-16 주식회사 하이닉스반도체 적층형 패키지
JP4708176B2 (ja) * 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
KR101196483B1 (ko) * 2007-07-16 2012-11-01 삼성전자주식회사 스택형 반도체 장치 및 이 장치의 신호 분배 방법
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
KR101321947B1 (ko) * 2007-09-20 2013-11-04 삼성전자주식회사 정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법
US7764498B2 (en) * 2007-09-24 2010-07-27 Sixis, Inc. Comb-shaped power bus bar assembly structure having integrated capacitors
KR101519440B1 (ko) * 2007-10-04 2015-05-13 삼성전자주식회사 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법
KR101448150B1 (ko) * 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
JP2009139273A (ja) * 2007-12-07 2009-06-25 Elpida Memory Inc 積層型半導体装置および導通テスト方法
KR101462604B1 (ko) * 2008-06-23 2014-11-20 삼성전자주식회사 반도체 장치 및 멀티-칩 패키지
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
KR101534680B1 (ko) * 2009-02-23 2015-07-07 삼성전자주식회사 적층형 반도체 패키지
US7816181B1 (en) * 2009-06-30 2010-10-19 Sandisk Corporation Method of under-filling semiconductor die in a die stack and semiconductor device formed thereby
US8445918B2 (en) * 2010-08-13 2013-05-21 International Business Machines Corporation Thermal enhancement for multi-layer semiconductor stacks
KR101766725B1 (ko) * 2010-10-06 2017-08-09 삼성전자 주식회사 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
US8293578B2 (en) * 2010-10-26 2012-10-23 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks
KR20130075251A (ko) * 2011-12-27 2013-07-05 삼성전자주식회사 복수의 세그먼트로 구성된 인터포저를 포함하는 반도체 패키지

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010135572A3 (en) * 2009-05-20 2011-02-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (tsv) redundancy
US8988130B2 (en) 2009-05-20 2015-03-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (TSV) redundancy
KR101153796B1 (ko) * 2009-12-24 2012-06-14 에스케이하이닉스 주식회사 반도체 장치의 리페어 회로
US8514641B2 (en) 2009-12-24 2013-08-20 SK Hynix Inc. Repair circuit and repair method of semiconductor apparatus
US8654593B2 (en) 2010-06-01 2014-02-18 Samsung Electronics Co., Ltd. Stacked semiconductor memory device, memory system including the same, and method of repairing defects of through silicon vias
US8624375B2 (en) 2010-08-05 2014-01-07 SK Hynix Inc. Semiconductor package for selecting semiconductor chip from a chip stack
US8885380B2 (en) 2010-09-03 2014-11-11 Samsung Electronics Co., Ltd. Semiconductor memory device
KR101364410B1 (ko) * 2011-05-18 2014-02-17 피에스4 뤽스코 에스.에이.알.엘. 칩 크랙 검출 구조를 갖는 반도체 디바이스
US8780647B2 (en) 2011-06-08 2014-07-15 Ps4 Luxco S.A.R.L. Semiconductor device

Also Published As

Publication number Publication date
KR101519440B1 (ko) 2015-05-13
CN101488497A (zh) 2009-07-22
US8736296B2 (en) 2014-05-27
TW200931039A (en) 2009-07-16
US20110248740A1 (en) 2011-10-13
CN102522351B (zh) 2014-06-25
US7990171B2 (en) 2011-08-02
US20090091333A1 (en) 2009-04-09
CN102522351A (zh) 2012-06-27
CN101488497B (zh) 2012-07-04

Similar Documents

Publication Publication Date Title
KR101519440B1 (ko) 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법
US8922244B2 (en) Three dimensional integrated circuit connection structure and method
JP5098644B2 (ja) 半導体装置、および半導体チップ
CN107591174B (zh) 半导体存储器封装、存储器件和半导体存储器系统
US10497670B2 (en) Multi-chip package capable of testing internal signal lines
US20140063990A1 (en) Multi-chip semiconductor apparatus
US9201114B2 (en) Semiconductor integrated circuit and method for measuring internal voltage thereof
US8171358B2 (en) Semiconductor device and method for driving the same
CN109785873B (zh) 层叠式半导体装置和半导体系统
CN113097198B (zh) 层叠式半导体器件及其测试方法
US9140743B2 (en) Semiconductor system that tests the connectivity between a metal and a bump that are formed in the upper portion of a penetrating electrode
US11156657B2 (en) Stacked semiconductor device and test method thereof
US8824227B2 (en) Parallel test circuit and method of semiconductor memory apparatus
CN113035842B (zh) 半导体器件及其测试方法
US7362649B2 (en) Memory control device and memory control method
US11422181B2 (en) Semiconductor devices including through electrodes
US10903191B2 (en) Semiconductor chip for repairing through electrode
US9312856B2 (en) Scheme for 3D voltage type TSV signal transmission
JP2015041400A (ja) 積層型半導体装置
CN113097180A (zh) 层叠式半导体器件及其测试方法

Legal Events

Date Code Title Description
A201 Request for examination
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee