KR20230000249A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20230000249A
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Abstract

한정된 공간 내에 디바이스들을 효율적으로 배치한 반도체 패키지가 제공된다. 반도체 패키지는, 기판; 상기 기판 상에 형성되고, 센터 영역과, 상기 센터 영역의 일측에 배치된 제1 에지 영역과, 상기 센터 영역의 타측에 배치된 제2 에지 영역을 포함하는 반도체칩; 상기 기판 상에 형성되고, 상기 반도체칩과 이격되어 배치된 제1 스페이서; 상기 기판 상에 형성되고, 상기 반도체칩과 이격되어 배치된 제2 스페이서; 상기 반도체칩과 상기 제1 스페이서 상에 배치되는 제1 칩 스택; 및 상기 반도체칩과 상기 제2 스페이서 상에 배치되는 제2 칩 스택을 포함하고, 상기 제1 칩 스택의 제1 최하단칩은, 상기 반도체칩의 제1 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않고, 상기 제2 칩 스택의 제2 최하단칩은, 상기 반도체칩의 제2 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않는다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 부품의 소형화 및 경량화 추세에 따라, 여기에 탑재되는 반도체　패키지의 축소도 요구되고 있다. 패키지의 면적은 한정되어 있는 반면, 패키지 내부에 들어가는 디바이스들(devices)의 사이즈 및 개수는 증가되고 있다. 따라서, 한정된 패키지의 면적 내에서 디바이스들을 효율적으로 배치할 필요가 있다.
미국공개특허 2017/0243855 A1(2017.08.24. 공개)
본 발명이 해결하고자 하는 기술적 과제는, 한정된 공간 내에 디바이스들을 효율적으로 배치한 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 한정된 공간 내에 디바이스들을 효율적으로 배치하기 위한 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 패키지는, 기판; 상기 기판 상에 형성되고, 센터 영역과, 상기 센터 영역의 일측에 배치된 제1 에지 영역과, 상기 센터 영역의 타측에 배치된 제2 에지 영역을 포함하는 반도체칩; 상기 기판 상에 형성되고, 상기 반도체칩과 이격되어 배치된 제1 스페이서; 상기 기판 상에 형성되고, 상기 반도체칩과 이격되어 배치된 제2 스페이서; 상기 반도체칩과 상기 제1 스페이서 상에 배치되는 제1 칩 스택; 및 상기 반도체칩과 상기 제2 스페이서 상에 배치되는 제2 칩 스택을 포함하고, 상기 제1 칩 스택의 제1 최하단칩은, 상기 반도체칩의 제1 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않고, 상기 제2 칩 스택의 제2 최하단칩은, 상기 반도체칩의 제2 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 면에 따른 반도체 패키지는, 기판; 센터 영역과, 상기 센터 영역의 일측에 배치된 제1 에지 영역과, 상기 센터 영역의 타측에 배치된 제2 에지 영역을 포함하고, 플립칩 형태로 배치된 반도체칩; 상기 반도체칩과 상기 기판 사이에 배치된 다수의 범프; 상기 기판과 반도체칩 사이의 공간을 채우는 언더필; 상기 기판 상에, 상기 반도체칩의 일측으로 이격되어 배치된 제1 더미칩; 상기 기판 상에, 상기 반도체칩의 타측으로 이격되어 배치된 제2 더미칩; 상기 반도체칩의 제1 에지 영역과 상기 제1 스페이서 상에 배치되는 제1 칩 스택; 및 상기 반도체칩의 제2 에지 영역과 상기 제2 스페이서 상에 배치되는 제2 칩 스택을 포함하고, 상기 제1 칩 스택의 제1 최하단칩과 상기 제2 칩 스택의 상기 제2 최하단칩 사이의 거리는, 상기 반도체칩의 폭의 1/2보다 크고, 상기 반도체칩과 상기 제1 스페이서 사이의 공간의 거리는, 상기 제1 최하단칩의 폭의 1/2보다 크다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 패키지의 제조 방법은, 기판 상에 반도체칩을 형성하되, 상기 반도체칩은 센터 영역과, 상기 센터 영역의 일측에 배치된 제1 에지 영역과, 상기 센터 영역의 타측에 배치된 제2 에지 영역을 포함하고, 상기 기판 상에, 상기 반도체칩과 이격되도록 제1 스페이서 및 제2 스페이서를 형성하고, 상기 반도체칩과 상기 제1 스페이서 상에 제1 칩 스택을 형성하고, 상기 반도체칩과 상기 제2 스페이서 상에 제2 칩 스택을 형성하는 것을 포함하되, 상기 제1 칩 스택의 제1 최하단칩은, 상기 반도체칩의 제1 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않고, 상기 제2 칩 스택의 제2 최하단칩은, 상기 반도체칩의 제2 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 도 1의 II - II 를 따라 절단한 단면도이다.
도 3은 도 2의 영역 A의 확대도이다.
도 4는 도 2의 영역 B의 확대도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 10은 본 발명의 제7 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11은 본 발명이 제8 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12는 도 11의 반도체 패키지를 위에서 바라본 평면도이다.
도 13은 본 발명의 제9 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14는 본 발명의 제10 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 본 발명의 제11 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 블록도이다.
도 17 내지 도 19은 도 16의 각 단계를 설명하기 위한 중간단계 도면이다.
도 20는 본 발명의 몇몇 실시예들에 따른 반도체　패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 21는 본 발명의 몇몇 실시예들에 따른 반도체　패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 도 1의 II - II 를 따라 절단한 단면도이다. 도 3은 도 2의 영역 A의 확대도이다. 도 4는 도 2의 영역 B의 확대도이다.
우선 도 1 및 도 2를 참고하면, 본 발명의 제1 실시예에 따른 반도체 패키지(1000)는 반도체칩(100), 제1 스페이서(110), 제2 스페이서(120), 제1 칩 스택(200), 제2 칩 스택(300), 기판(500), 몰딩층(600) 등을 포함한다.
기판(또는 패키지 기판)(500) 상에 반도체칩(100), 제1 스페이서(110), 제2 스페이서(120)가 서로 이격되어 배치된다. 예를 들어, 제1 스페이서(110), 반도체칩(100), 제2 스페이서(120)는 제1 방향(X)을 따라 서로 이격되어 배치될 수 있다. 구체적으로, 반도체칩(100)은 기판(500)의 중심 부근에 배치되고, 반도체칩(100)의 양측에 제1 스페이서(110)와 제2 스페이서(120)가 배치될 수 있다. 도 1에 도시된 것과 같이, 제1 스페이서(110)는 반도체칩(100)의 일측으로 이격되어 배치되고, 제2 스페이서(120)는 반도체칩(100)의 타측으로 이격되어 배치될 수 있다. 기판(500) 하부에는 외부 연결 단자(510)(예를 들어, 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등)이 배치될 수 있다.
반도체칩(100)은 플립 칩(flip chip) 형태로 배치될 수 있다. 따라서, 반도체칩(100)과 기판(500) 사이에는 다수의 연결 단자(102)가 배치된다. 다수의 연결 단자(102)는 반도체칩(100)과, 기판(500) 내부의 배선층을 전기적으로 연결하기 위한 것이다. 이러한 연결 단자(102)는 예를 들어, 범프(bump), 볼(ball) 또는 이들의 조합일 수 있으나, 이에 한정되지 않는다.
반도체칩(100)과 기판(500) 사이의 공간은, 언더필(104)이 형성될 수 있다. 언더필(104)는 물리적 충격(예를 들어, 낙하 충격)에 대한 내성 확보, 사용 온도의 변화에 의한 열 충격에 대한 내성 확보, 먼지/흡습에 따른 전기적 마이그레이션(migration) 예방, 방열 등을 위해 사용된다.
반도체칩(100)은 제1 칩 스택(200)의 칩들(210, 220) 및 제2 칩 스택(300)의 칩들(310, 320)을 제어하기 위한 컨트롤러일 수 있다.
도 1에 도시된 것과 같이, 제1 스페이서(110) 및 제2 스페이서(120)는 제1 방향(X)과 다른 제2 방향(Y)으로, 길게 연장된 형태일 수 있으나, 이에 한정되지 않는다. 제1 스페이서(110), 제2 스페이서(120)는 후술할 제1 칩 스택(200), 제2 칩 스택(300)을 지지할 수 있는 형상이면 어떤 형상이든 가능하다. 제1 스페이서(110), 제2 스페이서(120)는 도시된 것과 같은 라인 형상(또는 I자 형상) 이외에, 예를 들어, T자 형상, L자 형상 등도 가능하다.
제1 스페이서(110) 및 제2 스페이서(120) 각각은 접착층(112, 122)에 의해서, 기판(500) 상에 고정될 수 있다. 접착층(112, 122)는 예를 들어, 접착 필름일 수 있으나, 이에 한정되지 않는다.
제1 스페이서(110) 및 제2 스페이서(120)는 더미칩(dummy chip)일 수 있으나, 이에 한정되지 않는다.
제1 칩 스택(200)은 반도체칩(100)과 제1 스페이서(110) 상에 배치되고, 제2 칩 스택(300)은 반도체칩(100)과 제2 스페이서(120) 상에 배치된다. 즉, 제1 칩 스택(200), 반도체칩(100), 제1 스페이서(110)는 전체적으로 돌멘(dolmen) 구조(또는, 지석묘 구조 또는 고인돌 구조)가 될 수 있다. 제2 칩 스택(300), 반도체칩(100), 제2 스페이서(120)도 전체적으로 돌멘 구조가 될 수 있다.
제1 칩 스택(200)은 제3 방향(Z)으로 다수의 칩(예를 들어, 210, 220)이 적층된 형태일 수 있다. 각 칩(210, 220)은 메모리 칩, 로직 칩 또는 이들의 조합일 수 있다. 각 칩(210, 220)의 하단에는 아래 부재(예를 들어, 하부의 칩, 제1 스페이서(110), 반도체칩(100))과 접착될 수 있도록 접착막(211, 221)이 형성될 수 있다.
도 2에 도시된 것과 같이, 제1 칩 스택(200)에서 다수의 칩(210, 220)은 오른쪽으로 올라가는 계단 형태(또는 왼쪽으로 내려가는 계단 형태 또는 반도체 칩(100)의 센터 영역을 향하는 계단 형태)로 적층될 수 있다. 이와 같이 계단 형태로 적층됨으로써, 각 칩(210, 220)의 패드(215, 225)가 노출될 수 있고, 노출된 패드(215, 225)가 와이어(250)를 통해서 기판(500)과 전기적으로 연결될 수 있다.
유사하게, 제2 칩 스택(300)은 제3 방향(Z)으로 다수의 칩(예를 들어, 310, 320)이 적층된 형태일 수 있다. 각 칩(310, 320)은 메모리 칩, 로직 칩 또는 이들의 조합일 수 있다. 각 칩(310, 320)의 하단에는 아래 부재(예를 들어, 하부의 칩, 제2 스페이서(120), 반도체칩(100))과 접착될 수 있도록 접착막(311, 321)이 형성될 수 있다.
도 2에 도시된 것과 같이, 제2 칩 스택(300)에서 다수의 칩(310, 320)은 왼쪽으로 올라가는 계단 형태(또는 오른쪽으로 내려가는 계단 형태 또는 반도체 칩(100)의 센터 영역을 향하는 계단 형태)로 적층될 수 있다. 이와 같이 계단 형태로 적층됨으로써, 각 칩(310, 320)의 패드(315, 325)가 노출될 수 있고, 노출된 패드(315, 325)가 와이어(350)를 통해서 기판(500)과 전기적으로 연결될 수 있다.
제1 칩 스택(200)의 칩들(210, 220)은 기판(500)과 와이어(250)를 통해서 연결되고, 제2 칩 스택(300)의 칩들(310, 320)은 기판(500)과 와이어(250)와 다른 와이어(350)를 통해서 연결되기 때문에, 제1 칩 스택(200)과 제2 칩 스택(300)은 서로 다른 채널을 구성할 수 있다.
한편, 반도체칩(100)의 상면, 제1 스페이서(110)의 상면, 제2 스페이서(120)의 상면은 동일 평면 상에 위치할 수 있다. 제1 칩 스택(200)이 반도체칩(100)과 제1 스페이서(110) 상에 형성되고, 제2 칩 스택(300)이 반도체칩(100)과 제2 스페이서(120) 상에 형성되기 때문에, 반도체칩(100)의 상면, 제1 스페이서(110)의 상면, 제2 스페이서(120)의 상면이 동일 평면 상에 있어야, 제1 칩 스택(200) 및 제2 칩 스택(300)이 안정적으로 지지될 수 있다.
여기서 도 2 및 도 3을 참고하면, 반도체칩(100)은 제1 에지 영역(101E), 센터 영역(100C), 제2 에지 영역(102E)을 포함한다.
센터 영역(100C)은 반도체칩(100)의 센터를 포함하는 영역이고, 제1 에지 영역(101E) 및 제2 에지 영역(102E)은 센터 영역(100C)의 주변에 위치한다.
제1 칩 스택(200)의 다수의 칩(210, 220) 중에서 제1 최하단칩(210)은, 반도체칩(100)의 제1 에지 영역(101E) 상에 위치하고 센터 영역(100C)에는 위치하지 않는다.
제2 칩 스택(300)의 다수의 칩(310, 320) 중에서 제2 최하단칩(310)은, 반도체칩(100)의 제2 에지 영역(102E) 상에 위치하고 센터 영역(100C)에는 위치하지 않는다.
여기서, 반도체칩(100)의 폭이 L1이라고 할 때, 제1 에지 영역(101E)의 폭(L11)은 반도체칩(100)의 일측 에지면(e1)으로부터 센터 방향으로 L1의 1/4을 넘지 않는다. 제2 에지 영역(102E)의 폭(L12)은 반도체칩(100)의 타측 에지면(e2)으로부터 센터 방향으로 L1의 1/4을 넘지 않는다. 따라서, 센터 영역(100C)은 반도체칩(100)의 폭(L1)의 1/2보다 크게 되고, 제1 에지 영역(101E) 및 제2 에지 영역(102E) 각각은 반도체칩(100)의 폭(L1)의 1/4보다 작게 된다. 따라서, 제1 최하단칩(210)과 제2 최하단칩(310) 사이의 거리는, 반도체칩(100)의 폭(L1)의 1/2보다 크게 된다.
이와 같이 함으로써, 반도체칩(100)에서 발생되는 열이 제1 칩 스택(200)(특히, 제1 최하단칩(210)), 제2 칩 스택(300)(특히, 제2 최하단칩(310))에 영향을 주는 것을 최소화할 수 있다.
또한, 제1 칩 스택(200)의 다수의 칩(210, 220)은 오른쪽으로 올라가는 계단 형태이고, 제2 칩 스택(300)의 다수의 칩(310, 320)은 왼쪽으로 올라가는 계단 형태이기 때문에, 제1 칩 스택(200)의 제1 최상단칩(220)과 제2 칩 스택(300)의 제2 최상단칩(320) 사이의 거리는, 제1 칩 스택(200)의 제1 최하단칩(210)과 제2 칩 스택(300)의 제2 최하단칩(310) 사이의 거리보다 작다. 즉, 제1 칩 스택(200)과 제2 칩 스택(300) 사이의 공간(S1)은, 위로 올라갈수록 좁아지는 형태를 갖는다. 이와 같은 구조를 가짐으로써, 반도체칩(100)에서 발생되는 열이 제1 및 제2 칩 스택(200, 300)의 각 칩들에 영향을 적게 주고, 열이 상방향(즉, Z방향)으로도 빠르게 빠져나갈 수도 있도록 할 수 있다.
한편, 제1 최하단칩(210)과 오버랩되는 제1 에지 영역(101E)의 폭(L11)은 반도체칩(100)의 폭(L1)의 1/20보다 크고, 제2 최하단칩(310)과 오버랩되는 제2 에지 영역(102E)의 폭(L12)도 반도체칩(100)의 폭(L1)의 1/20보다 크다. 이와 같이 함으로써 제1 칩 스택(200) 및 제2 칩 스택(300)이 반도체칩(100)에 의해서 안정적으로 지지받을 수 있다.
도 2 및 도 4를 참고하면, 반도체칩(100)과 제1 스페이서(110) 사이의 공간(S2)의 거리(G2)는, 제1 최하단칩(210)의 폭(L2)의 1/2보다 클 수 있다.
제1 스페이서(110)의 사이즈가 너무 커서, 반도체칩(100)과 제1 스페이서(110) 사이의 공간(S2)이 작아지면, 몰드층(600)이 반도체칩(100)과 제1 스페이서(110) 사이의 공간(S2) 사이를 채우기 어렵다. 반도체칩(100)과 제1 스페이서(110) 사이의 공간(S2)의 거리(G2)가 제1 최하단칩(210)의 폭의 1/2보다 커야, 몰드층(600)이 반도체칩(100)과 제1 스페이서(110) 사이의 공간(S2)을 안정적으로 채울 수 있다.
또한, 반도체칩(100)과 제1 스페이서(110) 사이의 공간(S2)의 거리(G2)는, 제1 최하단칩(210)의 폭의 9/10보다 작을 수 있다. 이와 같이 함으로써 제1 칩 스택(200)은 제1 스페이서(110) 및 반도체칩(100)에 의해서 안정적으로 지지받을 수 있다.
별도로 도시하지 않았으나, 반도체칩(100)과 제2 스페이서(210) 사이의 공간의 거리는, 제2 최하단칩(310)의 폭의 1/2보다 크고, 9/10보다 작을 수 있다.
정리하면, 칩 스택(200, 300)을 반도체칩(100) 및 스페이서(110, 120) 상에 돌멘 구조로 형성함으로써, 반도체 패키지의 사이즈를 줄일 수 있다. 또한, 칩 스택(200, 300)의 최하단칩(210, 310) 사이의 거리(즉, 반도체칩(100) 중에서 최하단칩(210, 310)에 의해서 커버되지 않는 영역의 크기)를 조절함으로써, 반도체칩(100)에서 발생되는 열이 칩 스택(200, 300)에 주는 영향을 최소화할 수 있다. 또한, 반도체칩(100)과 스페이서(110, 120) 사이의 거리를 조절함으로써, 몰딩층(600)이 반도체칩(100)과 스페이서(110, 120) 사이의 공간을 용이하게 채울 수 있도록 한다. 즉, 한정된 공간 내에 반도체칩(100), 칩 스택(200, 300)을 효율적으로 배치하여 반도체 패키지(1000)의 사이즈를 줄이더라도, 반도체 패키지의 전체적인 성능을 유지할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 제2 실시예에 따른 반도체 패키지(1001)는, 제1 칩 스택(200) 상에 형성된 제3 칩 스택(290), 제2 칩 스택(300) 상에 형성된 제4 칩 스택(390)을 포함한다.
제1 칩 스택(200)은 패드들이 노출되도록, 오른쪽으로 올라가는 계단 형태로 적층된 칩들을 포함하고, 제3 칩 스택(290)도 제1 칩 스택(200) 상에 패드들이 노출되도록 오른쪽으로 올라가는 계단 형태로 적층된 칩들을 포함한다.
제1 칩 스택(200)의 칩들은 기판(500)과 제1 와이어(250)를 통해서 연결된다. 제3 칩 스택(290)의 칩들은 기판(500)과 제1 와이어(250)와 다른 제3 와이어(251)를 통해서 연결된다. 따라서, 제1 칩 스택(200)과 제3 칩 스택(290)은 서로 다른 채널을 구성할 수 있다.
제2 칩 스택(300)은 패드들이 노출되도록, 왼쪽으로 올라가는 계단 형태로 적층된 칩들을 포함하고, 제4 칩 스택(390)도 제2 칩 스택(300) 상에 패드들이 노출되도록 왼쪽으로 올라가는 계단 형태로 적층된 칩들을 포함한다.
제2 칩 스택(300)의 칩들은 기판(500)과 제2 와이어(350)를 통해서 연결된다. 제4 칩 스택(390)의 칩들은 기판(500)과 제2 와이어(350)와 다른 제4 와이어(351)를 통해서 연결된다. 따라서, 제2 칩 스택(300)과 제4 칩 스택(390)은 서로 다른 채널을 구성할 수 있다.
도시된 것과 같이, 제1 칩 스택(200)의 최하단칩과 제2 칩 스택(300)의 최하단칩 사이의 거리는, 제3 칩 스택(290)의 최하단칩과 제4 칩 스택(390)의 최하단칩 사이의 거리는 실질적으로 동일할 수 있으나, 이에 한정되지 않는다.
도 6은 본 발명의 제3 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 제3 실시예에 따른 반도체 패키지(1002)에서, 반도체칩(100) 상에 제1 더미칩(190)이 더 배치된다. 제1 더미칩(190)은 예를 들어, 실리콘, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe) 등의 기판 형태일 수 있다. 제1 더미칩(190)과 반도체칩(100) 사이에는 접착막(191)이 형성될 수 있다.
제1 칩 스택(200)은 제1 더미칩(190)과 제1 스페이서(110) 상에 배치되고, 제2 칩 스택(300)은 제1 더미칩(190)과 제2 스페이서(120) 상에 배치된다. 제1 더미칩(190)의 상면과, 제1 스페이서(110) 및 제2 스페이서(120)의 상면을 동일 평면 상에 위치한다.
반도체칩(100)과 제1 더미칩(190)의 폭이 서로 동일하게 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 더미칩(190)의 폭이 반도체칩(100)의 폭보다 더 클 수 있다.
반도체칩(100)에서 발생된 열은 제1 칩 스택(200) 및 제2 칩 스택(300)에 전달되지 않고, 제1 더미칩(190)을 통해서 빠져나갈 수 있다.
도 7은 본 발명의 제4 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의상, 도 6를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참고하면, 본 발명의 제4 실시예에 따른 반도체 패키지(1003)에는, 반도체칩(100), 제1 스페이서(110a) 및 제2 스페이서(120a) 상에 배치된 제2 더미칩(180)을 더 포함한다. 제2 더미칩(180)의 아래에는 접착막(181)이 형성될 수 있다. 제1 스페이서(110a) 및 제2 스페이서(120a)의 하부에 접착층(112a, 122a)을 형성하여, 제1 스페이서(110a) 및 제2 스페이서(120a)를 기판(500) 상에 고정한다. 제1 칩 스택(200)은 제2 더미칩(180) 상에 배치되고, 제2 칩 스택(300)은 제2 더미칩(180) 상에 제1 칩 스택(200)과 이격되어 배치될 수 있다. 제2 더미칩(180)이 반도체칩(100)의 상부면뿐만 아니라, 제1 및 제2 스페이서(110a, 120a)까지 연장되어 배치되어 있기 때문에, 반도체칩(100)에서 발생된 열은 제1 칩 스택(200) 및 제2 칩 스택(300)으로 전달되지 않고, 제2 더미칩(180)을 통해서 빠져나갈 수 있다.
도 8은 본 발명의 제5 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 본 발명의 제5 실시예에 따른 반도체 패키지(1004)에서, 제1 칩 스택(200), 제2 칩 스택(300), 제5 칩 스택(201), 제6 칩 스택(301)을 포함한다.
반도체 칩(100)은 4개의 꼭지점(M1, M2, M3, M4)를 포함한다. 제1 칩 스택(200)은 제1 꼭지점(M1) 상에 위치하고, 제2 칩 스택(300)은 제2 꼭지점(M2) 상에 위치하고, 제5 칩 스택(201)은 제3 꼭지점(M3) 상에 위치하고, 제6 칩 스택(301)은 제4 꼭지점(M4) 상에 위치한다.
제1 스페이서(110)는 제1 칩 스택(200)과 제5 칩 스택(201)의 아래에 위치하고, 제2 방향(Y)으로 길게 연장된 형태일 수 있다.
제2 스페이서(120)는 제2 칩 스택(300)과 제6 칩 스택(301)의 아래에 위치하고, 제2 방향(Y)으로 길게 연장된 형태일 수 있다.
제3 스페이서(130)는 제1 칩 스택(200)과 제2 칩 스택(300)의 아래에 위치하고, 제1 방향(X)으로 길게 연장된 형태일 수 있다.
제4 스페이서(140)는 제5 칩 스택(201)과 제6 칩 스택(301)의 아래에 위치하고, 제1 방향(X)으로 길게 연장된 형태일 수 있다.
도 8에서는 제1 스페이서(110)의 제2 방향(Y)의 양단이 제1 칩 스택(200)의 끝단과 제5 칩 스택(201)의 끝단과 얼라인되도록 도시하였으나, 이에 한정되지 않는다. 제2 스페이서(120)의 제2 방향(Y)의 양단이 제2 칩 스택(300)의 끝단과 제6 칩 스택(301)의 끝단과 얼라인되도록 도시하였으나, 이에 한정되지 않는다.
도 9는 본 발명의 제6 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 설명의 편의상, 도 8를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
본 발명의 제6 실시예에 따른 반도체 패키지(1005)에서, 도 9의 제1 스페이서(110a) 및 제2 스페이서(120a)는 도 8의 제1 스페이서(110) 및 제2 스페이서(120)에 비해 짧을 수 있다.
제1 스페이서(110a)의 길이를 짧게 하면, 제1 칩 스택(200)의 3개 꼭지점은 제1 스페이서(110a), 제3 스페이서(130), 반도체칩(100)에 의해 지지된다. 따라서, 제1 칩 스택(200)의 나머지 하나의 꼭지점(M11) 밑에는 별도의 지지부재가 존재하지 않는다. 따라서, 제1 칩 스택(200)의 나머지 하나의 꼭지점(M11) 밑에는 공간이 존재하고, 이 공간을 통해서 몰딩층(600)이 제1 칩 스택(200) 아래의 공간을 용이하게 채울 수 있다.
유사하게, 제2 스페이서(120a)의 길이를 짧게 하면, 제2 칩 스택(300)의 3개 꼭지점은 제2 스페이서(120a), 제3 스페이서(130), 반도체칩(100)에 의해 지지된다. 따라서, 제2 칩 스택(300)의 나머지 하나의 꼭지점(M21) 밑에는 별도의 지지부재가 존재하지 않는다. 따라서, 제2 칩 스택(300)의 나머지 하나(M21)의 꼭지점 밑에는 공간이 존재하고, 이 공간을 통해서 몰딩층(600)이 제2 칩 스택(300) 아래의 공간을 용이하게 채울 수 있다.
도 10은 본 발명의 제7 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참고하면, 본 발명의 제7 실시예에 따른 반도체 패키지(1006)에서, 반도체칩(100) 상에 버퍼칩(690)이 배치된다. 전술한 것과 같이, 반도체칩(100)은 플립칩 형태인 반면, 버퍼칩(690)은 상면에 형성된 패드(693)가 노출되도록 배치될 수 있다. 반도체칩(100)과 버퍼칩(690) 사이에는 접착막(191)이 배치될 수 있다.
반도체칩(100)과 버퍼칩(690)의 폭이 서로 동일하게 도시하였으나, 이에 한정되지 않는다. 예를 들어, 버퍼칩(690)의 폭이 반도체칩(100)의 폭보다 더 클 수 있다.
제1 칩 스택(200)은 제1 스페이서(110)와 버퍼칩(690) 상에 배치되고, 제2 칩 스택(300)은 제2 스페이서(120)와 버퍼칩(690) 상에 배치된다. 버퍼칩(690)의 상면, 제1 스페이서(110)의 상면 및 제2 스페이서(120)의 상면은 동일 평면 상에 위치한다.
도 10에 도시된 것과 같이, 제1 칩 스택(200)에서 다수의 칩(210, 220)은 왼쪽으로 올라가는 계단 형태(즉, 기판(500)의 바깥쪽을 향하는 계단 형태)로 적층될 수 있다. 각 칩(210, 220)의 패드(225)는 노출되고, 노출된 패드(225)가 와이어(250)를 통해서 버퍼칩(690)의 패드(693)와 전기적으로 연결된다. 패드(693)는 와이어(695)를 통해서 기판(500)과 전기적으로 연결된다. 도시된 것과 같이, 제1 칩 스택(200)의 최하단칩(210)과 버퍼칩(690)이 와이어(250)에 의해서 직접 연결될 수 있다.
제2 칩 스택(300)에서 다수의 칩(310, 320)은 오른쪽으로 올라가는 계단 형태(즉, 기판(500)의 바깥쪽을 향하는 계단 형태)로 적층될 수 있다. 각 칩(310, 320)의 패드(325)는 노출되고, 노출된 패드(325)가 와이어(350)를 통해서 버퍼칩(690)의 패드(693)와 전기적으로 연결된다. 패드(693)는 와이어(695)를 통해서 기판(500)과 전기적으로 연결된다. 도시된 것과 같이, 제2 칩 스택(300)의 최하단칩(310)과 버퍼칩(690)이 와이어(350)에 의해서 직접 연결될 수 있다.
본 발명의 제7 실시예에 따른 반도체 패키지(1006)에서, 와이어(250, 350)가 제1 및 제2 칩 스택(200, 300)의 안쪽 영역(즉, 제1 및 제2 칩 스택(200, 300)이 서로 마주보는 공간)에 배치되어 있기 때문에, 와이어(250, 350)가 제1 및 제2 칩 스택(200, 300)의 바깥쪽 영역에 배치되는 경우에 비해서, 반도체 패키지(1006)의 사이즈를 줄일 수 있다. 본 발명의 제7 실시예에 따른 반도체 패키지(1006)는 와이어(250, 350)가 버퍼칩(690)을 통해서 기판(500)에 연결되는 구조를 갖기 때문이다. 따라서, 한정된 반도체 패키지 내부에서 디바이스들(즉, 반도체칩(100), 칩 스택(200, 300) 등)을 효율적으로 배치할 수 있다.
도 11은 본 발명이 제8 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 12는 도 11의 반도체 패키지를 위에서 바라본 평면도이다. 설명의 편의상, 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 및 도 12를 참고하면, 본 발명의 제8 실시예에 따른 반도체 패키지(1007)에서, 제1 칩 스택(200) 상에 제7 칩 스택(700)이 배치된다. 제7 칩 스택(700)은 다수의 칩(710, 720)은 오른쪽으로 올라가는 계단 형태(즉, 기판(500)의 센터 영역을 향하는 계단 형태)로 적층될 수 있다. 각 칩(710, 720)의 패드가 와이어(750)를 통해서 기판(500)과 전기적으로 연결된다. 이러한 와이어(750)는 제1 칩 스택(200)의 바깥쪽 영역에 배치될 수 있다.
제2 칩 스택(300) 상에 제8 칩 스택(800)이 배치된다. 제8 칩 스택(800)은 다수의 칩(810, 820)은 왼쪽으로 올라가는 계단 형태(즉, 기판(500)의 센터 영역을 향하는 계단 형태)로 적층될 수 있다. 각 칩(810, 820)의 패드가 와이어(850)를 통해서 기판(500)과 전기적으로 연결된다. 와이어(850)는 제2 칩 스택(300)의 바깥쪽 영역에 배치될 수 있다.
도 13은 본 발명의 제9 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의상, 도 11 및 도 12를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13을 참고하면, 본 발명의 제9 실시예에 따른 반도체 패키지(1008)에서, 제1 칩 스택(200) 상에 제7 칩 스택(700)이 배치된다. 제7 칩 스택(700)은 다수의 칩(710, 720)은 왼쪽으로 올라가는 계단 형태(즉, 기판(500)의 바깥쪽을 향하는 계단 형태)로 적층될 수 있다. 각 칩(710, 720)의 패드가 와이어(750)를 통해서 버퍼칩(690)과 전기적으로 연결된다.
제2 칩 스택(300) 상에 제8 칩 스택(800)이 배치된다. 제8 칩 스택(800)은 다수의 칩(810, 820)은 오른쪽으로 올라가는 계단 형태(즉, 기판(500)의 바깥쪽을 향하는 계단 형태)로 적층될 수 있다. 각 칩(810, 820)의 패드가 와이어(850)를 통해서 버퍼칩(690)과 전기적으로 연결된다.
와이어(750, 850)는 제1 칩 스택(200)과 제2 칩 스택(300)의 안쪽 영역(즉, 제1 및 제2 칩 스택(200, 300)이 서로 마주보는 공간)에 배치되어 있다. 와이어(750, 850)가 제1 및 제2 칩 스택(200, 300)의 바깥쪽 영역에 배치되는 경우에 비해서, 반도체 패키지(1008)의 사이즈를 줄일 수 있다.
도 14는 본 발명의 제10 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14를 참고하면, 본 발명의 제10 실시예에 따른 반도체 패키지(1009)에서, 칩 스택(200) 상에 칩 스택(700, 200a, 700a)가 순차적으로 적층된다. 칩 스택(300) 상에 칩 스택(800, 300a, 800a)가 순차적으로 적층된다.
칩 스택(200, 300, 200a, 300a)의 다수의 칩은 기판(500)의 바깥쪽을 향하는 계단 형태로 적층되고, 칩 스택(200, 300, 200a, 300a)과 연결된 와이어는 버퍼칩과 연결될 수 있다.
칩 스택(700, 800, 700a, 800a)의 다수의 칩은 반도체칩(100)의 센터 영역을 향하는 계단 형태로 적층되고, 칩 스택(700, 800, 700a, 800a)과 연결된 와이어는 기판과 연결될 수 있다.
도 15는 본 발명의 제11 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15를 참고하면, 본 발명의 제11 실시예에 따른 반도체 패키지(1010)에서, 버퍼칩(680)은 제1 스페이서(110)의 상면과 제2 스페이서(120)의 상면까지 길게 연장될 수 있다.
제1 칩 스택(200)은 버퍼칩(680) 상에 배치되고, 제2 칩 스택(300)은 버퍼칩(680) 상에 제1 칩 스택(200)과 이격되어 배치될 수 있다. 버퍼칩(680)이 반도체칩(100)의 상부면뿐만 아니라, 제1 및 제2 스페이서(110, 120)까지 길게 연장되어 배치되어 있기 때문에, 와이어(250, 350, 695)의 배치가 용이해 질 수 있다.
이하에서 도 1 내지 도 4, 도 16 내지 도 19을 참고하여, 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 16은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 블록도이다. 도 17 내지 도 19은 도 16의 각 단계를 설명하기 위한 중간단계 도면이다.
도 16 및 도 17을 참고하면, 기판(500) 상에 반도체칩(100)을 형성한다(S10).
구체적으로, 반도체칩(100)의 일면에 다수의 연결 단자(102)를 형성하고, 반도체칩(100)을 뒤집어서 플립칩 형태로 기판(500) 상에 부착한다. 이어서, 반도체칩(100)과 기판(500) 사이의 공간에, 언더필(104)을 채울 수 있다.
이어서, 도 16 및 도 18를 참고하면, 기판(500) 상에, 반도체칩(100)과 이격되도록 제1 스페이서(110) 및 제2 스페이서(120)를 형성한다(S20).
구체적으로, 제1 스페이서(110) 및 제2 스페이서(120)의 하부에 접착층(112, 122)을 형성하여, 제1 스페이서(110) 및 제2 스페이서(120)를 기판(500) 상에 고정한다.
이어서, 도 16 및 도 19을 참고하면, 반도체칩(100)과 제1 스페이서(110) 상에 제1 칩 스택(200)을 형성하고, 반도체칩(100)과 제2 스페이서(120) 상에 제2 칩 스택(300)을 형성한다(S30).
구체적으로, 반도체칩(100)은 센터 영역(도 3의 100C)과, 센터 영역(100C)의 일측에 배치된 제1 에지 영역(도 3의 101E)과, 센터 영역의 타측에 배치된 제2 에지 영역(도 3의 102E)을 포함한다.
제1 칩 스택(200)의 제1 최하단칩(210)은, 반도체칩(100)의 제1 에지 영역(101E) 상에 위치하고 센터 영역(100C)에는 위치하지 않는다. 달리 설명하면, 제1 최하단칩(210)은 제1 에지 영역(101E)와 오버랩되고 센서 영역(100C)와는 오버랩되지 않는다.
제2 칩 스택(300)의 제2 최하단칩(310)은, 반도체칩(100)의 제2 에지 영역(102E) 상에 위치하고 센터 영역(100C)에는 위치하지 않는다. 달리 설명하면, 제2 최하단칩(310)은 제2 에지 영역(102E)와 오버랩되고 센서 영역(100C)와는 오버랩되지 않는다.
제1 최하단칩(210)과 제2 최하단칩(310) 사이의 거리는, 반도체칩(100)의 폭의 1/2보다 클 수 있다.
또한, 반도체칩(100)과 제1 스페이서(110) 사이의 공간의 거리는, 제1 최하단칩(210)의 폭의 1/2보다 클 수 있다. 반도체칩(100)과 제2 스페이서(120) 사이의 공간의 거리는, 제2 최하단칩(310)의 폭의 1/2보다 클 수 있다.
또한, 제1 칩 스택(200)의 제1 최상단칩(220)과 제2 칩 스택(300)의 제2 최상단칩(320) 사이의 거리는, 제1 최하단칩(210)과 제2 최하단칩(310) 사이의 거리보다 작을 수 있다.
이어서, 도 16 및 도 2를 참고하면, 도 19의 결과물 상에 몰딩층(600)을 형성한다(S40).
별도의 도면으로 설명하지 않았으나, 도 6의 반도체 패키지(1002)을 만들기 위해서, 제1 칩 스택(200) 및 제2 칩 스택(300)을 형성하는 단계(S30) 전에, 반도체칩(100) 상에 제1 더미칩(190)을 형성해야 한다.
제1 칩 스택(200) 및 제2 칩 스택(300)을 형성하는 단계(S30)에서는, 제1 칩 스택(200)은 제1 더미칩(190)과 제1 스페이서(110) 상에 형성하고, 제2 칩 스택(300)은 제1 더미칩(190)과 제2 스페이서(120) 상에 형성한다.
별도의 도면으로 설명하지 않았으나, 도 7의 반도체 패키지(1003)을 만들기 위해서, 제1 칩 스택(200) 및 제2 칩 스택(300)을 형성하는 단계(S30) 전에, 반도체칩(100), 제1 스페이서(110) 및 제2 스페이서(120) 상에 제2 더미칩(180)을 형성해야 한다.
제1 칩 스택(200) 및 제2 칩 스택(300)을 형성하는 단계(S30)에서는, 제1 칩 스택(200)은 제2 더미칩(180) 상에 형성하고, 제2 칩 스택(300)은 제1 더미칩(190) 상에 형성한다.
도 20는 본 발명의 몇몇 실시예들에 따른 반도체　패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 20를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체　패키지들(1000~1005)은 메모리 카드(1200)에 응용될 수 있다.
메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
예를 들어, 메모리(1210) 및 중앙처리장치(1222) 중 적어도 하나는, 본 발명의 몇몇 실시예들에 따른 반도체　패키지들(1000~1005) 중 적어도 하나를 포함할 수 있다.
도 21는 본 발명의 몇몇 실시예들에 따른 반도체　패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 21를 참조하면, 본 발명의 실시예들에 따른 반도체　패키지들(1000~1005)은 정보 처리 시스템(1300)에 응용될 수 있다.
정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 그리고 유저인터페이스(1350) 등을 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 20의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 또한, 중앙처리장치(1330) 및 램(1340) 중 적어도 어느 하나는 본 발명의 몇몇 실시예들에 따른 반도체　패키지들(1000~1005) 중 적어도 하나를 포함할 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체칩
110: 제1 스페이서
120: 제2 스페이서
200: 제1 칩 스택
300: 제2 칩 스택
500: 기판
600: 몰딩층

Claims (20)

  1. 기판;
    상기 기판 상에 형성되고, 센터 영역과, 상기 센터 영역의 일측에 배치된 제1 에지 영역과, 상기 센터 영역의 타측에 배치된 제2 에지 영역을 포함하는 반도체칩;
    상기 기판 상에 형성되고, 상기 반도체칩과 이격되어 배치된 제1 스페이서;
    상기 기판 상에 형성되고, 상기 반도체칩과 이격되어 배치된 제2 스페이서;
    상기 반도체칩과 상기 제1 스페이서 상에 배치되는 제1 칩 스택; 및
    상기 반도체칩과 상기 제2 스페이서 상에 배치되는 제2 칩 스택을 포함하고,
    상기 제1 칩 스택의 제1 최하단칩은, 상기 반도체칩의 제1 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않고,
    상기 제2 칩 스택의 제2 최하단칩은, 상기 반도체칩의 제2 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않는, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 최하단칩과 상기 제2 최하단칩 사이의 거리는, 상기 반도체칩의 폭의 1/2보다 큰, 반도체 패키지.
  3. 제 1항에 있어서,
    상기 반도체칩과 상기 제1 스페이서 사이의 공간의 거리는, 상기 제1 최하단칩의 폭의 1/2보다 큰, 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 칩 스택의 제1 최상단칩과 상기 제2 칩 스택의 제2 최상단칩 사이의 거리는,
    상기 제1 최하단칩과 상기 제2 최하단칩 사이의 거리보다 작은, 반도체 패키지.
  5. 제 1항에 있어서,
    상기 반도체칩 상에 배치된 제1 더미칩을 더 포함하고,
    상기 제1 칩 스택은 상기 제1 더미칩과 상기 제1 스페이서 상에 배치되고,
    상기 제2 칩 스택은 상기 제1 더미칩과 상기 제2 스페이서 상에 배치되는, 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제1 더미칩의 상면과, 상기 제1 스페이서의 상면 및 상기 제2 스페이서의 상면이 동일 평면상에 위치하는, 반도체 패키지.
  7. 제 1항에 있어서,
    상기 반도체칩, 상기 제1 스페이서 및 상기 제2 스페이서 상에 배치된 제2 더미칩을 더 포함하고,
    상기 제1 칩 스택은 상기 제2 더미칩 상에 배치되고,
    상기 제2 칩 스택은 상기 제2 더미칩 상에, 상기 제1 칩 스택과 이격되어 배치되는, 반도체 패키지.
  8. 제 1항에 있어서,
    상기 반도체 칩 상에 배치되고, 상면에 다수의 패드가 형성된 버퍼칩을 더 포함하고,
    상기 제1 칩 스택은 상기 제1 스페이서와 상기 버퍼칩 상에 배치되고,
    상기 제2 칩 스택은 상기 제2 스페이서와 상기 버퍼칩 상에 배치되고,
    상기 제1 칩 스택의 제1 칩은, 제1 와이어를 통해서 상기 다수의 패드 중 제1 패드와 연결되는, 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제1 칩 스택은 다수의 칩이 상기 기판의 바깥쪽을 향하는 계단 형태로 적층된, 반도체 패키지.
  10. 제 8항에 있어서,
    상기 제2 칩 스택의 제2 칩은, 제2 와이어를 통해서 상기 다수의 패드 중 제2 패드와 연결되는, 반도체 패키지.
  11. 제 8항에 있어서,
    상기 제1 칩 스택 상에 배치되는 제3 칩 스택을 더 포함하고,
    상기 제3 칩 스택은 다수의 칩이 상기 반도체 칩의 센터 영역을 향하는 계단 형태로 적층되고,
    상기 제3 칩 스택의 제3 칩은, 제3 와이어를 통해서 상기 기판과 직접 연결되는, 반도체 패키지.
  12. 제 8항에 있어서,
    상기 제1 칩 스택 상에 배치되는 제4 칩 스택을 더 포함하고,
    상기 제4 칩 스택은 다수의 칩이 상기 기판의 바깥쪽을 향하는 계단 형태로 적층되고,
    상기 제4 칩 스택의 제4 칩은, 제4 와이어를 통해서 상기 다수의 패드 중 제3 패드와 연결되는, 반도체 패키지.
  13. 제 8항에 있어서,
    상기 버퍼칩은 상기 제1 스페이서의 상면 및 상기 제2 스페이서의 상면까지 길게 연장되고,
    상기 제1 칩 스택은 상기 버퍼칩 상에 배치되고,
    상기 제2 칩 스택은 상기 버퍼칩 상에, 상기 제1 칩 스택과 이격되어 배치되는, 반도체 패키지.
  14. 제 1항에 있어서,
    상기 각 칩 스택은 다수의 메모리 칩이 적층된 형태이고, 상기 반도체칩은 상기 다수의 메모리 칩을 제어하기 위한 컨트롤러인, 반도체 패키지.
  15. 제 1항에 있어서,
    상기 반도체 칩은 제1 내지 제4 꼭지점을 포함하고,
    상기 제1 칩 스택은 상기 제1 꼭지점 상에 위치하고, 상기 제2 칩 스택은 상기 반도체칩의 제2 꼭지점 상에 위치하고,
    상기 반도체칩의 제3 꼭지점 상에 위치하는 제3 칩 스택과,
    상기 반도체칩의 제4 꼭지점 상에 위치하는 제4 칩 스택을 더 포함하는, 반도체 패키지.
  16. 제 15항에 있어서,
    상기 제1 스페이서는 상기 제1 칩 스택과 상기 제3 칩 스택의 아래에 위치하고,
    상기 제2 스페이서는 상기 제2 칩 스택과 상기 제4 칩 스택의 아래에 위치하고,
    상기 제1 칩 스택과 상기 제3 칩 스택의 아래에 위치하는 제3 스페이서와,
    상기 제2 칩 스택과 상기 제4 칩 스택의 아래에 위치하는 제4 스페이서를 더 포함하는, 반도체 패키지.
  17. 기판;
    센터 영역과, 상기 센터 영역의 일측에 배치된 제1 에지 영역과, 상기 센터 영역의 타측에 배치된 제2 에지 영역을 포함하고, 플립칩 형태로 배치된 반도체칩;
    상기 반도체칩과 상기 기판 사이에 배치된 다수의 범프;
    상기 기판과 반도체칩 사이의 공간을 채우는 언더필;
    상기 기판 상에, 상기 반도체칩의 일측으로 이격되어 배치된 제1 더미칩;
    상기 기판 상에, 상기 반도체칩의 타측으로 이격되어 배치된 제2 더미칩;
    상기 반도체칩의 제1 에지 영역과 상기 제1 스페이서 상에 배치되는 제1 칩 스택; 및
    상기 반도체칩의 제2 에지 영역과 상기 제2 스페이서 상에 배치되는 제2 칩 스택을 포함하고,
    상기 제1 칩 스택의 제1 최하단칩과 상기 제2 칩 스택의 상기 제2 최하단칩 사이의 거리는, 상기 반도체칩의 폭의 1/2보다 크고,
    상기 반도체칩과 상기 제1 스페이서 사이의 공간의 거리는, 상기 제1 최하단칩의 폭의 1/2보다 큰, 반도체 패키지.
  18. 제 17항에 있어서,
    상기 제1 칩 스택의 제1 최상단칩과 상기 제2 칩 스택의 제2 최상단칩 사이의 거리는,
    상기 제1 최하단칩과 상기 제2 최하단칩 사이의 거리보다 작은, 반도체 패키지.
  19. 제 17항에 있어서,
    상기 반도체 칩 상에 배치되고, 상면에 다수의 패드가 형성된 버퍼칩을 더 포함하고,
    상기 제1 칩 스택은 상기 버퍼칩의 제3 에지 영역과 상기 제1 스페이서 상에 배치되고,
    상기 제2 칩 스택은 상기 버퍼칩의 제4 에지 영역과 상기 제2 스페이서 상에 배치되는, 반도체 패키지.
  20. 기판 상에 반도체칩을 형성하되, 상기 반도체칩은 센터 영역과, 상기 센터 영역의 일측에 배치된 제1 에지 영역과, 상기 센터 영역의 타측에 배치된 제2 에지 영역을 포함하고,
    상기 기판 상에, 상기 반도체칩과 이격되도록 제1 스페이서 및 제2 스페이서를 형성하고,
    상기 반도체칩과 상기 제1 스페이서 상에 제1 칩 스택을 형성하고, 상기 반도체칩과 상기 제2 스페이서 상에 제2 칩 스택을 형성하는 것을 포함하되,
    상기 제1 칩 스택의 제1 최하단칩은, 상기 반도체칩의 제1 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않고,
    상기 제2 칩 스택의 제2 최하단칩은, 상기 반도체칩의 제2 에지 영역 상에 위치하고 상기 센터 영역에는 위치하지 않는, 반도체 패키지의 제조 방법.
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