JPS6041238A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6041238A
JPS6041238A JP58149882A JP14988283A JPS6041238A JP S6041238 A JPS6041238 A JP S6041238A JP 58149882 A JP58149882 A JP 58149882A JP 14988283 A JP14988283 A JP 14988283A JP S6041238 A JPS6041238 A JP S6041238A
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JP
Japan
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test
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chips
ics
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JP58149882A
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Hajime Nakamura
肇 中村
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明は、特にモノリシックｌｃ′ｔ−複数個搭載した
混成集積回路に適した半導体装置の製造に関する・ 最近は電子機器の小型化、高密度化が進む中で、混成集
積［！：！ｌ路が多く使用されるようになった。特に、
マイクロコンピータや、メモリ等のＩＣを搭載した混成
集積回路も多数生産されている。高密度化、小型化とい
う点からは、これらのＩＣ全チップの状態で混成集積回
路基板上に直接マウントシ、ポンディングを行う方法が
理想的である。
しかし、マイクロコンピュータやメモリ等は同じＩＣで
も、動作速度により区分される。また、通常バーンイン
テストを行う必要がある。このような動作速度区分及び
バーンインテストは、チップとして分割する有りの状態
つまり半導体ウェハーの状態で行うことは現状では不可
能である。従って、このようなテストが充分性われてな
いチップを混成集積回路基板上に搭載した場合、混成集
積回路としての歩留９は極端に低下し、実際に生産する
ことは難しい。
一方、ＩＣチップの動作速度区分及びバーンインテスト
ヲ行う方法としては、チップキャリやミニフラット等の
パッケージに入れて行う方法がある。しかしこれらはバ
ゲージの外形サイズが比較的大きいことから、高密度１
ヒという点からは難点がある。葦た、パッケージの費用
が高価であり、さらに、１個づつ測定及びバーンインテ
ストヲ行うため作業性も良くない。
不発明は、高密度で安価な集積回路装置を提供すること
にある。
本発明はセラミック等の基板上に、ＩＣチップを多数搭
載し、個々のＩＣ１ｉとめて測定及びバーンインテスト
ヲ行い、さらにこれらのＩＣ＝ｉ個片に分割し、テスト
及び動作区分の結果に従って良品のみを混成集積回路基
板上に搭載することを特徴とする。
以下、図面を参照して、不発明の詳細な説明を以下に述
べる。
第１図乃至第４図は本発明の一実施例を製造工程順に沿
って示したものである。まず、第１図（イ）。
（ロ）に示すようにセラミックあるいはエポキシガラス
等の絶縁基板表面にＩＣｉマウントするためのアイラン
ド部５、ボンディングするための電極４、及び測定やバ
ーンインテストに使用する外部引出し電極２をそれぞれ
形成し、また基板裏面には混成集積回路基板との接続用
電極６をスルーホール３ｆ：介して基板表面電極２．４
と電気的に接続するようにそれぞれ形成する。各電極の
形成方法としては、厚膜導体を印刷焼成する方法、銅箔
をラミネート、パターンエツチングする方法等が比効的
容易である。該基板上には複数のｔＣチップが搭載でき
るよう上記パターン全繰返し形成しておく・ 次に、第２図（イ）、（ロ）に示すように、ウェハー状
態でのテストの終ったＩＣチップ７を該基板上にマウン
トし、ボンディング等の方法で電極的接続をとる。電気
的接続方法としてはワイヤーボンディングの他に、７リ
ツグチツプ方式、ビームリード方式等多数考えられる。
さらに、稜工程において、ＩＣチップを損傷しないため
、樹脂８でＩｃチップを封止して保護する。封止方法と
しては樹脂の他にキャップ會かぶせる等の方法も考えら
れる。続いて、該基板の状態で、テストヲ行いウェハー
の状態ではできなかった動作速度区分テスト等も行う、
さらにテスト終了後、該基板に所定の温度と電圧を加え
た状態で保存するバーンインテストヲ行う。さらにバー
ンインテスト終了後、再度テスト全行い、バーンインテ
ストでの不良をチェックする０以上のテスト、バーンイ
ンテスト。
再テストは、基板の両端に設けられた外部引出し用電極
２を測定機のソケットに差し込むことにより、基板上に
搭載されたＩＣチップについて１度に処理できる。
続いて該基板を第２図（イ）ＶＣ示す破線９に従って分
割し、第３図（イ）、（ロ）および（ハ）に示すように
個片にする。個片にされたＩＣチップは良品を選び、さ
らに動作速度区分等の必要な項目に従って分類する。
次に、第４図に示すように該ＩＣチップを、混成集積回
路基板ｌｌ上に搭載し、ＩＣチップの基板裏面電極６、
混成集積回路基板表面の電極１０を牛田付は等の方式で
電気的に接続する。
上記の通り、本発明によれば、ＩＣチップを混　５− 成果積回路基板上に搭載する前に、充分なテスト、バー
ンインテスト、特性毎の区分ができるため、混成集積回
路の歩留Ｖを著しく向上できる。また上記のテスト、バ
ーンインテストを、基板上に複数個搭載した状態でまと
めて行なえるため作業効率が良い、さらに、チップキャ
リヤ等のパッケージに比べ構造が単純であるため、低コ
ストで、且つ外形サイズも、チップキャリヤより小形に
できる等の多くの効果を提供するものである。
【図面の簡単な説明】
それ示し、さらに第３図（ハ）は裏面パターンを示す。 １・・・・・・絶縁基板、２・・・・・・外部引出し用
電極、３・・・・・・スルーホール、４・・・・・・ボ
ンディング用電極、５・・・・・・ＩＣチップマウント
電極、６・・・・・・裏面電極、７・・・・・・ＩＣチ
ップ、８・・・・・・封止用樹脂、９・・・・・・切断
線、１０・・・・・・接続用電極、１１・・・・・・混
成集積回躬３し］　（イ）　３５３圀（ハ） 躬３閃（ロ） ７ ／ ／ １０　／ン ち４国

Claims (1)

    【特許請求の範囲】
  1. 少なくとも第１導体層および複数の第２導体層でなる単
    位導体パターンを一つの基板上に多数形成する工程と、
    ６第１導体層上に半導体素子を接層し該半導体素子の各
    電極を各第２導体層へ接続して前記半導体素子の特性試
    験を行なう工程と、前記基板を各単位導体パターンごと
    に切断して１つの半導体素子が搭載された基板小片を多
    数形成する工程とを有することを特徴とする半導体装置
    の製造方法。
JP58149882A 1983-08-17 1983-08-17 半導体装置の製造方法 Pending JPS6041238A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4812421A (en) * 1987-10-26 1989-03-14 Motorola, Inc. Tab-type semiconductor process
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JP2007116027A (ja) * 2005-10-24 2007-05-10 Elpida Memory Inc 半導体装置の製造方法および半導体装置

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