JPH06331654A - プローブカードの製造方法 - Google Patents

プローブカードの製造方法

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JPH06331654A
JPH06331654A JP5140021A JP14002193A JPH06331654A JP H06331654 A JPH06331654 A JP H06331654A JP 5140021 A JP5140021 A JP 5140021A JP 14002193 A JP14002193 A JP 14002193A JP H06331654 A JPH06331654 A JP H06331654A
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JP
Japan
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chips
inspection
probe card
semiconductor wafer
conductive polymer
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Application number
JP5140021A
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English (en)
Inventor
Kaoru Matsuda
薫 松田
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Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 半導体ウエハから切り離すことなく半導体ウ
エハのまま全ICチップに対して同時に電気的検査を実
施することができ、ベア・チップの検査時間を格段に短
縮できるプローブカードの製造方法を提供する。 【構成】 本プローブカードの製造方法は、半導体ウエ
ハWに形成された多数のICチップを切り離すことなく
そのままの状態で全てのICチップについて同時に電気
的検査を行なうプローブカードの製造方法であって、上
記ICチップの全て電極に対応する接続端子11Aを有
する検査用基板11を配置し、この検査用基板11上に
その接続端子11Aに対応する透孔パターン20Aが形
成されたマスク20を配置した後、このマスク20上に
流動性のある導電性ポリマー30を供給し、次いでこの
導電性ポリマー30を透孔パターン20Aから押し出し
てプローブ針12として接続端子11Aと一体化させる
ようにしたものである。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、プローブカードの製造
方法に関する。
【0002】
【従来の技術】半導体装置はその製造過程で種々の検査
工程を経て組み立てられ、組み立て後、その基本的な動
作特性を観るために、ダイナミックバーンイン等の電気
的検査を行なうことによって不良品を除去した後、電気
的検査に合格した良品だけ市場に出し、所定の目的に即
して各種の半導体装置をプリント基板に実装するように
している。
【0003】プリント基板への半導体装置の実装形態と
しては、従来はLSI等のICチップを樹脂あるいはセ
ラミックでパッケージしたICパッケージをプリント基
板に実装するのが一般的であるが、最近は、ICをパッ
ケージしないで裸のICチップ(以下、「ベア・チッ
プ」と称す。)をTAB実装方式やフリップチップ実装
方式などによりプリント基板に直接実装する技術が注目
を集めている。このベア・チップの実装方式は、パッケ
ージのない分だけ高密度実装して小型化することができ
ると共に、配線長の短縮などにより演算処理を高速化で
きるなどの利点があるため、例えばマルチチップ・モジ
ュール(以下、単に「MCM」と称す。)として普及し
つつある。このMCMは複数のベア・チップをフリップ
チップ方式などにより基板に直接実装して所定の機能を
発揮するようにモジュール化したものである。
【0004】このように半導体装置がICパッケージや
ベア・チップなどの形態で市場に流通するようになる
と、これらについて事前に電気的検査を済まして良品の
みを市場に出す必要がある。ICパッケージについて
は、従来から個々の製品について所定のダイナミックバ
ーンインなどの電気的検査を済まし、良品のみを市場に
出すようにしている。この場合にはICパッケージの複
数のリードをバーンインボードなどのソケットにそれぞ
れ挿着してICパッケージの動作特性等の電気的検査を
行なうようにしている。一方、ベア・チップの場合に
は、その市場性が十分に把握されたいないため、流通品
としての検査態勢も十分に確立されていないのが現状で
ある。従って、ベア・チップをICパッケージと同様に
市場に流通させるには、ICパッケージと同様、ダイナ
ミックバーンインなどの電気的検査の手法を確立してお
く必要がある。ベア・チップについてバーンインを実施
する場合には、例えば個々のベア・チップの電極バンプ
をこれらに対応して形成された検査用基板の電極バンプ
に特定の半田などで仮付けした後、バーンイン装置にセ
ットして検査を行ない、検査後には仮付け用の半田を溶
融してバーンインボードからベア・チップを取り外すよ
うにしている。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
ベア・チップの検査装置の場合には、まず半導体ウエハ
をダイシングすることによって半導体ウエハから個々の
ICチップとして切り離し、切り離された個々のICチ
ップの複数の電極バンプを上述のように検査用基板の電
極バンプに位置合わせした後、個々のICチップの全電
極バンプを検査用基板の電極バンプに同時に仮付けして
検査を実施しなくてはならないため、検査手順が煩雑で
作業効率が悪く、それだけ検査に多大な時間を費やさな
くてはならないという課題があった。
【0006】本発明は、上記課題を解決するためになさ
れたもので、半導体ウエハから切り離すことなく半導体
ウエハのまま全ICチップに対して同時に電気的検査を
実施してベア・チップの検査時間を格段に短縮でき、し
かもベア・チップ実装での歩留りを高めることができる
プローブカードの製造方法を提供することを目的として
いる。
【0007】
【課題を解決するための手段】本発明のプローブカード
の製造方法は、半導体ウエハに形成された多数の半導体
チップを切り離すことなくそのままの状態で全ての半導
体チップについて同時に電気的検査を行なうプローブカ
ードの製造方法であって、上記半導体チップの全て電極
に対応する接続端子を有する検査用基板を配置し、この
検査用基板上にその接続端子に対応する透孔パターンが
形成された面部材を配置した後、この面部材上に流動性
のある導電性ポリマーを供給し、次いでこの導電性ポリ
マーを上記透孔パターンから押し出してプローブ針とし
て上記接続端子と一体化させるようにしたものである。
【0008】
【作用】本発明によれば、半導体ウエハに形成された多
数の半導体チップの全て電極に対応する接続端子を有す
る検査用基板を配置し、この検査用基板上にその接続端
子に対応する透孔パターンが形成された面部材を配置し
た後、この面部材に流動性のある導電性ポリマーを供給
し、次いでこの導電性ポリマーを透孔パターンから押し
出して導電性ポリマーを各接続端子と一体化すると、こ
の導電性ポリマーをプローブ針として検査用基板上に形
成し、半導体ウエハの全半導体チップについて同時に電
気的検査を行なうことができるプローブカードを製造す
ることができる。
【0009】
【実施例】以下、図1〜図3に示す実施例に基づいて本
発明を説明する。本実施例のプローブカードの製造方法
では図1に示すようにして図2に示すプローブカード1
0を製造する。そこでまず、図1に示す方法で製造され
たプローブカード10について説明する。このプローブ
カード10は、例えば図2に示すように、表裏両面に形
成された銅等の導電性材料からなる接続端子11Aを有
する検査用基板11と、この検査用基板11の接続端子
11Aに突出形成された導電性ポリマーからなるプロー
ブ針12とを備えて構成されている。また、上記検査用
基板11は半導体ウエハ(図示せず)全体を覆う大きさ
に形成され、また上記プローブ針12は半導体ウエハに
形成された全てのICチップの全電極に対応した数だけ
形成されている。従って、このプローブカード10は、
半導体ウエハに形成されたICチップを切り離すことな
く半導体ウエハのまま全てのICチップの電気的検査を
同時に実施できるように構成されている。
【0010】そして、上記検査用基板11は、図2に示
すように、エポキシ系樹脂、ポリイミド系樹脂等の有機
系絶縁材、アルミナ等のセラミックあるいはシリコン酸
化膜、窒化膜などからなる複数の絶縁層11B及び配線
層11Cが順次積層された構造を有している。絶縁層1
1Bを有機系絶縁材で構成するか無機系絶縁材で構成す
るかは検査内容に応じて適宜選択することができる。ま
た、この検査用基板11は、半導体ウエハ用のシリコン
基板上に集積回路を製造する要領で順次積層された配線
層及び絶縁層を備えたものであっても良い。
【0011】また、上記プローブ針12を構成する導電
性ポリマーは、その主鎖としてπ電子が移動できる共役
二重結合を有する高分子として構成されたものであれば
良く、このような導電性ポリマーには脂肪族ポリマーと
芳香族ポリマーがある。脂肪族の導電性ポリマーとして
は、例えばポリアセチレン及びその金属錯体などを挙げ
ることができ、芳香族の導電性ポリマーとしては、例え
ばポリフェニレン、ポリフェニレンスルフィド、ポリア
ニリン、ポリピロール、ポリチオフェン、ポリキノリ
ン、ポリピリジン及びそれぞれの金属錯体などを挙げる
ことができる。そして、これらの導電性ポリマーは、主
鎖に置換基を導入することにより、あるいは他の化学物
質をドーピングすることによってその導電性を高めるこ
とができる。その置換基としては共役二重結合を壊さな
いものが好ましく、また、置換基の大きさ、その導入位
置は電子移動の立体障害にならず電子移動を円滑にする
大きさ、位置が好ましい。また、ドーピング剤には電子
受容体と電子供与体とがあり、電子受容体としては、例
えば五フッ化砒素、三酸化硫黄、ヨウ素などを挙げるこ
とができ、電子供与体としては、例えばナトリウム、カ
リウムなどを挙げることができる。また、導電性ポリマ
ーは種々の置換基を導入することによって可溶性を付与
したり、また、その重合度を適宜調整することによって
可溶性及び溶融性を高め、流動性を付与することができ
る。
【0012】次に、上記プローブカード10を製造する
本発明の一実施例について説明する。本実施例によりプ
ローブカードを製造する場合には、まず検査用基板11
を作製する。それには例えばビルドアップ法を用いて絶
縁層11B及び配線層11Cを順次積層し、表面に接続
端子11Aを形成して検査用基板11を作製する。より
具体的には、例えば感光性のエポキシ系樹脂を用いて絶
縁層11Bを形成し、この絶縁層11B上に銅メッキを
施して導電性層を形成した後、所定の配線パターンが形
成された導電性層の表面に例えばポリアミド等の樹脂か
らなる面部材(以下、「マスク」と称す。)を当て、そ
のパターンに即して導電性層をエッチングして電源用の
配線層11Cを形成し、表面層まで絶縁層11B及び信
号用の配線層11Cを順次積層する。そして、検査用基
板11の表面層には半導体ウエハに形成された全ICチ
ップの電極に対応する接続端子11Aを形成する。尚、
上下の各配線層11C、11C間を接続するビアホール
は、例えば感光性エポキシ樹脂をフォトエッチングする
ことにより形成する。また、この検査用基板11はシリ
コン基板上に集積回路を製造する要領で配線層と絶縁層
とを順次積層することによって製造することもできる。
【0013】次いで、上述のようにして準備した検査用
基板11を図1に示すように配置し、この検査用基板1
1上にその接続端子11Aに対応する透孔パターン20
Aが形成されたマスク20を配置した後、このマスク2
0に流動性のある導電性ポリマー30を供給し、この導
電性ポリマー30を透孔パターン20Aから接続端子1
1A上へ押し出し、この導電性ポリマー30を接続端子
11Aと一体化させて導電性ポリマー30からなるプロ
ーブ針12を検査用基板11上に形成して図2に示すプ
ローブカード10として製造する。
【0014】上記マスク20としては、上記検査用基板
11の表面に接続端子11Aをエッチングにより形成す
る際に用いられたマスクを用いることができる。このマ
スク20としては、導電性ポリマー30を透孔パターン
20Aから押し出すことができる強度を有したものであ
れば良く、例えばポリイミド系樹脂などの合成樹脂薄膜
あるいは金属薄膜を用いることができる。また、導電性
ポリマー30は、マスク20の透孔パターン20Aから
押し出される粘度に予め調整されている。そして、導電
性ポリマーを透孔パターン20Aから押し出す方法とし
ては、例えばマスク20をシリンダヘッドに取り付け、
シリンダにより導電性ポリマー30を加圧して押し出す
方法や、マスク20の上面に導電性ポリマー30を供給
し、スキージを用いて透孔パターン20Aから導電性ポ
リマー30を押し出して印刷する方法などを挙げること
ができる。
【0015】本実施例によって製造されたプローブカー
ド10を装備したプローブ装置を用いてベア・チップの
電気特性を検査する場合には、例えば図示しない載置台
上で位置決めした状態で多数のICチップが形成された
半導体ウエハ40を図3に示すようにセットした後、プ
ローブカード10のプローブ針12を下方に向けて半導
体ウエハ40上で位置決めし、この状態で半導体ウエハ
40を上昇させてプローブ針12を半導体ウエハ40に
接触させる。この時、例えば空気等の気体あるいは液体
を封止した押圧手段を用いてプローブカード10の上部
からその全面を押圧すると、この押圧手段によりプロー
ブカード10全面に圧力が掛り、各プローブ針12は半
導体ウエハ40の全ICチップそれぞれの電極41に接
触し、検査用基板11の接続端子11A及び各配線層1
1Cを介してプローブ装置の検出部と導通可能な状態に
なる。かかる状態下で所定の電気信号を送信すると、こ
の電気信号を検査用基板11の配線層11C、接続端子
11A、プローブ針12及び全ICチップの電極41を
介して各ICチップに達して全ICチップについて同時
に電気的検査を行なう。この時、いずれかのICチップ
に欠陥があれば、そのICチップを検出部で検出して不
良品としてそのICチップの番地をメモリに登録する。
また、このプローブカード10をダイナミックバーンイ
ンに用いる場合には、バーンイン装置によりプローブカ
ード10を半導体ウエハ40に位置合わせした後、例え
ば100℃の高温下であっても所定の電気的特性検査を
安定した状態で実施することができる。
【0016】以上説明したように本実施例によれば、半
導体ウエハに形成された多数のICチップの全て電極4
1に対応する接続端子11Aを有する検査用基板11を
配置し、この検査用基板11上にその接続端子11Aに
対応する透孔パターン20Aが形成されたマスク20を
配置した後、このマスク20に流動性のある導電性ポリ
マー30を供給する。次いで、この導電性ポリマー30
を透孔パターン20Aから押し出して導電性ポリマー3
0を各接続端子11Aと一体化すると、この導電性ポリ
マー30をプローブ針12として検査用基板11上に形
成し、半導体ウエハの全ICチップについて同時に電気
的検査を行なうことができるプローブカード10を製造
することができる。
【0017】そして、このプローブカード20を装備し
たプローブ装置を用いれば、プローブカード10のプロ
ーブ針12が半導体ウエハ40に形成された全ICチッ
プの各電極41に接触するため、各ICチップを半導体
ウエハ40から切り離すことなく半導体ウエハ40のま
ま全ICチップについて同時に電気的検査を行なうこと
ができるため、切り離されたベア・チップを個々に検査
用基板に位置合わせして電気的検査していた従来の検査
装置に比べて検査時間を格段に短縮することができ、し
かも後工程であるベア・チップ実装での歩留りを高める
ことができる。
【0018】尚、上記実施例では、検査用基板11とし
てエポキシ系樹脂からなる絶縁層11Aを有するものに
ついて説明したが、絶縁層11Aをセラミック、シリコ
ン酸化膜、窒化膜などにより構成することにより半導体
ウエハ40との熱膨張差を小さくすることによりダイナ
ミックバーンインなどの検査のように加熱下で行なう検
査に対応させることができる。要するに、検査用基板上
にその接続端子に対応する透孔パターンが形成された面
部材を配置した後、この面部材上に流動性のある導電性
ポリマーを供給し、次いでこの導電性ポリマーを上記透
孔パターンから押し出してプローブ針として上記接続端
子と一体化させるプローブ針の製造方法であれば、本発
明に包含される。
【0019】
【発明の効果】以上説明したように本発明によれば、半
導体ウエハから切り離すことなく半導体ウエハのまま全
ICチップに対して同時に電気的検査を実施してベア・
チップの検査時間を格段に短縮でき、しかもベア・チッ
プ実装での歩留りを高めることができるプローブカード
の製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明のプローブカードの製造方法の一実施例
を示す図で、検査用基板の接続端子に導電性ポリマーを
押し出す状態を拡大して示す断面図である。
【図2】図1に示すプローブカードの製造方法により製
造されたプローブカードの要部を拡大して示す断面図で
ある。
【図3】図2に示すプローブカードを用いて半導体ウエ
ハのままICチップを検査する状態を拡大して示す部分
断面図である。
【符号の説明】
10 プローブカード 11 検査用基板 11A 接続端子 12 プローブ針 20 マスク(面部材) 20A 透孔パターン 30 導電性ポリマー 40 半導体ウエハ 41 ICチップの電極

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 半導体ウエハに形成された多数の半導体
    チップを切り離すことなくそのままの状態で全ての半導
    体チップについて同時に電気的検査を行なうプローブカ
    ードの製造方法であって、上記半導体チップの全て電極
    に対応する接続端子を有する検査用基板を配置し、この
    検査用基板上にその接続端子に対応する透孔パターンが
    形成された面部材を配置した後、この面部材上に流動性
    のある導電性ポリマーを供給し、次いでこの導電性ポリ
    マーを上記透孔パターンから押し出してプローブ針とし
    て上記接続端子と一体化させることを特徴とするプロー
    ブカードの製造方法。
JP5140021A 1993-05-18 1993-05-18 プローブカードの製造方法 Pending JPH06331654A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001099864A (ja) * 1999-09-29 2001-04-13 Nec Corp プリント基板検査用検査治具及びその製造方法
JP2007250996A (ja) * 2006-03-17 2007-09-27 Kyocera Corp 配線基板、並びにその配線基板を備えた電子装置およびプローブカード
JP2010003871A (ja) * 2008-06-20 2010-01-07 Kyocera Corp 配線基板およびプローブカードならびに電子装置
WO2013058465A1 (ko) * 2011-10-19 2013-04-25 실리콘밸리(주) 반도체소자 테스트용 콘텍트 제조방법
CN114878877A (zh) * 2022-06-02 2022-08-09 中国农业大学 探针卡及晶圆测试方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001099864A (ja) * 1999-09-29 2001-04-13 Nec Corp プリント基板検査用検査治具及びその製造方法
JP2007250996A (ja) * 2006-03-17 2007-09-27 Kyocera Corp 配線基板、並びにその配線基板を備えた電子装置およびプローブカード
JP2010003871A (ja) * 2008-06-20 2010-01-07 Kyocera Corp 配線基板およびプローブカードならびに電子装置
WO2013058465A1 (ko) * 2011-10-19 2013-04-25 실리콘밸리(주) 반도체소자 테스트용 콘텍트 제조방법
CN103443633A (zh) * 2011-10-19 2013-12-11 硅谷有限公司 用于测试半导体器件的接触件的制造方法
CN114878877A (zh) * 2022-06-02 2022-08-09 中国农业大学 探针卡及晶圆测试方法

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