JP2002343933A - 半導体記憶装置 - Google Patents
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 配線基板上に複数の半導体チップを積み重ね
て構成される半導体記憶装置において、簡易な構造であ
って良好な放熱効果を有する半導体記憶装置を提供す
る。 【解決手段】 半導体記憶装置は、配線基板１と、前記
配線基板上に間隔保持体５を介して積み重ねられた複数
の半導体チップ２ａ、２ｂとを備える。また、配線基板
と、前記配線基板上に積み重ねられた複数の半導体チッ
プとを備え、少なくとも一つの前記半導体チップは、少
なくとも一方の表面に複数の溝７を備える。
て構成される半導体記憶装置において、簡易な構造であ
って良好な放熱効果を有する半導体記憶装置を提供す
る。 【解決手段】 半導体記憶装置は、配線基板１と、前記
配線基板上に間隔保持体５を介して積み重ねられた複数
の半導体チップ２ａ、２ｂとを備える。また、配線基板
と、前記配線基板上に積み重ねられた複数の半導体チッ
プとを備え、少なくとも一つの前記半導体チップは、少
なくとも一方の表面に複数の溝７を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、配線基板上に複数
の半導体チップが積み重ねられた半導体記憶装置に関す
る。
の半導体チップが積み重ねられた半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、半導体記憶装置に要求される記憶
容量は大きくなっており、単体の半導体記憶装置では十
分ではないため、複数個の半導体記憶装置を積み重ねら
れた半導体記憶装置が開発されている。
容量は大きくなっており、単体の半導体記憶装置では十
分ではないため、複数個の半導体記憶装置を積み重ねら
れた半導体記憶装置が開発されている。
【０００３】
【発明が解決しようとする課題】しかし、複数個の半導
体チップを積み重ねると各半導体チップが密接するため
動作時に発生する熱の放熱が十分に行われない場合があ
る。また、図１３に示すように、基板上に２つの半導体
チップを配置し、基板下に１つの半導体チップを配置す
るＳＳＢＧＡ(Stacked STSOP BGA)モジュールでは、そ
のモジュール構造が複雑で大きくなっている。
体チップを積み重ねると各半導体チップが密接するため
動作時に発生する熱の放熱が十分に行われない場合があ
る。また、図１３に示すように、基板上に２つの半導体
チップを配置し、基板下に１つの半導体チップを配置す
るＳＳＢＧＡ(Stacked STSOP BGA)モジュールでは、そ
のモジュール構造が複雑で大きくなっている。
【０００４】また、実装技術では、半導体記憶装置の効
率的な実装のために配線基板の下部に設けたはんだボー
ルを介してプリント基板等との電気的な接続を行うボー
ルグリッドアレー（ＢＧＡ：Ball Grid Array）、チッ
プスケールパッケージ（ＣＳＰ：Chip Scale Package）
などの実装技術が開発されている。
率的な実装のために配線基板の下部に設けたはんだボー
ルを介してプリント基板等との電気的な接続を行うボー
ルグリッドアレー（ＢＧＡ：Ball Grid Array）、チッ
プスケールパッケージ（ＣＳＰ：Chip Scale Package）
などの実装技術が開発されている。
【０００５】なお、本発明の構成とは直接には関係しな
いが、参考技術として、パッケージとプリント基板との
間の電気的接続を行うはんだボールへの熱応力を緩和さ
せる技術を紹介する。例えば、特開平１０−１７３１０
７号公報に記載の半導体集積回路装置では、ＬＳＩチッ
プを搭載するパッケージとプリント基板との間に間隔設
定体を設置し、電気的接続を行うＢＧＡ用ボールが潰れ
ないようにしている。また、特開２０００−１２７３５
号公報に記載の半導体装置では、半導体素子の裏面に接
着した天井部を支持する天井支持部にヒートサイクルに
伴う応力を逃がす開口部を設けてはんだボールへの応力
集中を緩和している。さらに、特開平３−１６５５４７
号公報に記載の半導体装置では、トランジスタの形成が
行われない面である基板の背面に段差をつけた加工を行
って放熱装置を形成している。またさらに、特開平１０
−１３５３６９号公報に記載の半導体集積回路装置で
は、素子搭載基板の非素子搭載部に凹部を設けてバンプ
接続部への熱応力を緩和させている。
いが、参考技術として、パッケージとプリント基板との
間の電気的接続を行うはんだボールへの熱応力を緩和さ
せる技術を紹介する。例えば、特開平１０−１７３１０
７号公報に記載の半導体集積回路装置では、ＬＳＩチッ
プを搭載するパッケージとプリント基板との間に間隔設
定体を設置し、電気的接続を行うＢＧＡ用ボールが潰れ
ないようにしている。また、特開２０００−１２７３５
号公報に記載の半導体装置では、半導体素子の裏面に接
着した天井部を支持する天井支持部にヒートサイクルに
伴う応力を逃がす開口部を設けてはんだボールへの応力
集中を緩和している。さらに、特開平３−１６５５４７
号公報に記載の半導体装置では、トランジスタの形成が
行われない面である基板の背面に段差をつけた加工を行
って放熱装置を形成している。またさらに、特開平１０
−１３５３６９号公報に記載の半導体集積回路装置で
は、素子搭載基板の非素子搭載部に凹部を設けてバンプ
接続部への熱応力を緩和させている。
【０００６】そこで、本発明の目的は、配線基板上に複
数の半導体チップを積み重ねて構成される半導体記憶装
置において、簡易な構造であって良好な放熱効果を有す
る半導体記憶装置を提供することである。
数の半導体チップを積み重ねて構成される半導体記憶装
置において、簡易な構造であって良好な放熱効果を有す
る半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、配線基板と、前記配線基板上に間隔保持体を介
して積み重ねられた複数の半導体チップとを備えたこと
を特徴とする。
装置は、配線基板と、前記配線基板上に間隔保持体を介
して積み重ねられた複数の半導体チップとを備えたこと
を特徴とする。
【０００８】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、少なくとも一つの前記半導
体チップは、少なくとも一方の表面に複数の溝を備えた
ことを特徴とする。
記半導体記憶装置であって、少なくとも一つの前記半導
体チップは、少なくとも一方の表面に複数の溝を備えた
ことを特徴とする。
【０００９】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記間隔保持体は、前記
半導体チップと前記配線基板との電気的接続を行うはん
だボールを含むことを特徴とする。
前記半導体記憶装置であって、前記間隔保持体は、前記
半導体チップと前記配線基板との電気的接続を行うはん
だボールを含むことを特徴とする。
【００１０】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記配線基板は、前
記複数の半導体チップを積み重ねる面の裏面に、前記半
導体チップのはんだボールと前記配線基板の内部配線を
介して電気的に接続され、外部機器との電気的接続を行
う外部ピンとしての複数のボールグリッドアレー用ボー
ルを備えることを特徴とする。
は、前記半導体記憶装置であって、前記配線基板は、前
記複数の半導体チップを積み重ねる面の裏面に、前記半
導体チップのはんだボールと前記配線基板の内部配線を
介して電気的に接続され、外部機器との電気的接続を行
う外部ピンとしての複数のボールグリッドアレー用ボー
ルを備えることを特徴とする。
【００１１】本発明に係る半導体記憶装置は、配線基板
と、前記配線基板上に積み重ねられた複数の半導体チッ
プとを備え少なくとも一つの前記半導体チップは、少な
くとも一方の表面に複数の溝を備えたことを特徴とす
る。
と、前記配線基板上に積み重ねられた複数の半導体チッ
プとを備え少なくとも一つの前記半導体チップは、少な
くとも一方の表面に複数の溝を備えたことを特徴とす
る。
【００１２】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、複数の前記半導体チップ
は、少なくとも一方の表面に複数の溝を備え、前記各半
導体チップは、前記溝の方向が互いに異なるように積み
重ねられたことを特徴とする。
記半導体記憶装置であって、複数の前記半導体チップ
は、少なくとも一方の表面に複数の溝を備え、前記各半
導体チップは、前記溝の方向が互いに異なるように積み
重ねられたことを特徴とする。
【００１３】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、少なくとも一つの前記半
導体チップは、上下両面にそれぞれ溝を備えたことを特
徴とする。
前記半導体記憶装置であって、少なくとも一つの前記半
導体チップは、上下両面にそれぞれ溝を備えたことを特
徴とする。
【００１４】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記半導体チップ
は、上下両面の前記各溝の方向が互いに異なることを特
徴とする。
は、前記半導体記憶装置であって、前記半導体チップ
は、上下両面の前記各溝の方向が互いに異なることを特
徴とする。
【００１５】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記配線基板は、前記複数
の半導体チップを上下に積み重ねる面に複数の溝を備え
ることを特徴とする。
記半導体記憶装置であって、前記配線基板は、前記複数
の半導体チップを上下に積み重ねる面に複数の溝を備え
ることを特徴とする。
【００１６】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記各半導体チップは、
前記配線基板の溝の方向と前記配線基板の上に積み重ね
られる前記半導体チップの溝の方向とが互いに異なるよ
うに積み重ねられたことを特徴とする。
前記半導体記憶装置であって、前記各半導体チップは、
前記配線基板の溝の方向と前記配線基板の上に積み重ね
られる前記半導体チップの溝の方向とが互いに異なるよ
うに積み重ねられたことを特徴とする。
【００１７】本発明に係る半導体記憶装置は、配線基板
と、前記配線基板上に積み重ねられた複数の半導体チッ
プとを備え、前記配線基板は、前記複数の半導体チップ
を積み重ねる面に複数の溝を備えることを特徴とする。
と、前記配線基板上に積み重ねられた複数の半導体チッ
プとを備え、前記配線基板は、前記複数の半導体チップ
を積み重ねる面に複数の溝を備えることを特徴とする。
【００１８】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記複数の溝は、一方の側
面から他方の側面に貫通する複数の貫通溝であることを
特徴とする。
記半導体記憶装置であって、前記複数の溝は、一方の側
面から他方の側面に貫通する複数の貫通溝であることを
特徴とする。
【００１９】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記複数の溝は、断面形
状が波型形状を有することを特徴とする。
前記半導体記憶装置であって、前記複数の溝は、断面形
状が波型形状を有することを特徴とする。
【００２０】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記複数の溝は、該
溝よりも微細な複数の微細溝をさらに含む微細構造を重
畳した重畳構造を備えたことを特徴とする。
は、前記半導体記憶装置であって、前記複数の溝は、該
溝よりも微細な複数の微細溝をさらに含む微細構造を重
畳した重畳構造を備えたことを特徴とする。
【００２１】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、少なくとも一つの面の前記
複数の溝に熱伝導体を挿入されたことを特徴とする。
記半導体記憶装置であって、少なくとも一つの面の前記
複数の溝に熱伝導体を挿入されたことを特徴とする。
【００２２】本発明に係る半導体記憶装置は、配線基板
と、前記配線基板の上に積み重ねられた複数の半導体チ
ップとを備え、前記複数の半導体チップは、はんだボー
ルを介して前記配線基板との電気的接続を行う半導体チ
ップを含むことを特徴とする。
と、前記配線基板の上に積み重ねられた複数の半導体チ
ップとを備え、前記複数の半導体チップは、はんだボー
ルを介して前記配線基板との電気的接続を行う半導体チ
ップを含むことを特徴とする。
【００２３】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記配線基板は、前記複数
の半導体チップを積み重ねる面の裏面に、前記はんだボ
ールと前記配線基板の内部の配線を介して電気的に接続
され、外部機器との電気的接続を行う外部ピンとしての
複数のボールグリッドアレー用ボールを備えることを特
徴とする。
記半導体記憶装置であって、前記配線基板は、前記複数
の半導体チップを積み重ねる面の裏面に、前記はんだボ
ールと前記配線基板の内部の配線を介して電気的に接続
され、外部機器との電気的接続を行う外部ピンとしての
複数のボールグリッドアレー用ボールを備えることを特
徴とする。
【００２４】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記複数の半導体チップ
は、内部に熱伝導体を挿入された半導体チップを含むこ
とを特徴とする。
前記半導体記憶装置であって、前記複数の半導体チップ
は、内部に熱伝導体を挿入された半導体チップを含むこ
とを特徴とする。
【００２５】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記複数の半導体チ
ップは、上下に積み重ねる面に互いに嵌合する嵌合部を
備え、前記嵌合部を嵌合させて積み重ねられた一対の半
導体チップを含むことを特徴とする。
は、前記半導体記憶装置であって、前記複数の半導体チ
ップは、上下に積み重ねる面に互いに嵌合する嵌合部を
備え、前記嵌合部を嵌合させて積み重ねられた一対の半
導体チップを含むことを特徴とする。
【００２６】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記複数の半導体チップ
は、側面に配線を出す方向を積み重ねる上下各半導体チ
ップで互いに異なる方向とすることを特徴とする。
記半導体記憶装置であって、前記複数の半導体チップ
は、側面に配線を出す方向を積み重ねる上下各半導体チ
ップで互いに異なる方向とすることを特徴とする。
【００２７】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記複数の半導体チップ
は、スタックドマルチチップパッケージＳ−ＭＣＰ、ス
モール・シン・スモール・アウトライン・パッケージＳ
ＴＳＯＰのうち少なくとも一つを含むことを特徴とす
る。
前記半導体記憶装置であって、前記複数の半導体チップ
は、スタックドマルチチップパッケージＳ−ＭＣＰ、ス
モール・シン・スモール・アウトライン・パッケージＳ
ＴＳＯＰのうち少なくとも一つを含むことを特徴とす
る。
【００２８】
【発明の実施の形態】本発明の実施の形態に係る半導体
記憶装置について、以下に図１から図１２を用いて説明
する。
記憶装置について、以下に図１から図１２を用いて説明
する。
【００２９】実施の形態１．本発明の実施の形態１に係
る半導体記憶装置は、配線基板上に間隔保持体を介して
２つの半導体チップを積み重ねて構成されている。これ
によって、上下に積み重ねられた半導体チップからの放
熱の改善を図ることができる。
る半導体記憶装置は、配線基板上に間隔保持体を介して
２つの半導体チップを積み重ねて構成されている。これ
によって、上下に積み重ねられた半導体チップからの放
熱の改善を図ることができる。
【００３０】この半導体記憶装置３０は、図１に示すよ
うに、配線基板１の上に間隔保持体としての２本のレー
ル５を介して２つの半導体チップ２ａ、２ｂを積み重ね
て構成されている。また、各半導体チップからはワイヤ
６によって配線基板１上に電気的接続を行っている。こ
の間隔保持体５としては、レールに限られず、配線基板
１と半導体チップ２ａとの間の間隙を確保できるもので
あればよい。さらに、間隔保持体５の形状は直線棒状体
のほか、曲線体であってもよい。またさらに、各半導体
チップ２ａ、２ｂは、スモール・シン・スモール・アウ
トライン・パッケージ（ＳＴＳＯＰ：Small Thin Small
Outline Package）や、スタックド・マルチ・チップ・
パッケージ（Ｓ−ＭＣＰ：Stacked Multi Chip Packag
e）であってもよい。
うに、配線基板１の上に間隔保持体としての２本のレー
ル５を介して２つの半導体チップ２ａ、２ｂを積み重ね
て構成されている。また、各半導体チップからはワイヤ
６によって配線基板１上に電気的接続を行っている。こ
の間隔保持体５としては、レールに限られず、配線基板
１と半導体チップ２ａとの間の間隙を確保できるもので
あればよい。さらに、間隔保持体５の形状は直線棒状体
のほか、曲線体であってもよい。またさらに、各半導体
チップ２ａ、２ｂは、スモール・シン・スモール・アウ
トライン・パッケージ（ＳＴＳＯＰ：Small Thin Small
Outline Package）や、スタックド・マルチ・チップ・
パッケージ（Ｓ−ＭＣＰ：Stacked Multi Chip Packag
e）であってもよい。
【００３１】実施の形態２．本発明の実施の形態２に係
る半導体記憶装置は、少なくとも一方の表面に複数の溝
を設けた半導体チップを積み重ねて構成されている。こ
の半導体チップの表面に設けた複数の溝によって上下に
積み重ねられた各半導体チップの間に間隙ができ、半導
体チップの表面積が大きくなるので、各半導体チップの
放熱を改善することができる。
る半導体記憶装置は、少なくとも一方の表面に複数の溝
を設けた半導体チップを積み重ねて構成されている。こ
の半導体チップの表面に設けた複数の溝によって上下に
積み重ねられた各半導体チップの間に間隙ができ、半導
体チップの表面積が大きくなるので、各半導体チップの
放熱を改善することができる。
【００３２】この半導体記憶装置３０は、図２に示すよ
うに、下面に断面が複数の矩形形状である複数の貫通溝
７を設けた２つの半導体チップ２ａ、２ｂが積み重ねら
れている。各半導体チップと配線基板とはワイヤ６によ
って電気的接続を行っている。なお、ここで、半導体チ
ップの表面に設けられた「溝」とは、表面に細長く延び
る凹部であり、一方の側面から他方の側面まで貫通して
いる貫通溝が好ましい。なお、一方の側面にのみ開口し
ている溝であってもよい。また、この半導体チップ２
ａ、２ｂの表面に設ける複数の貫通溝７は、下面ではな
く上面に設けてもよい。また、各貫通溝７の断面形状は
矩形形状に限られず、半円形状であってもよい。さら
に、各半導体チップ２ａ、２ｂは、複数の貫通溝７を設
ける面をそれぞれ下面又は上面に統一してもよく、ある
いは上下の半導体チップ２ａ、２ｂの積み重ねる面にそ
れぞれ貫通溝７を設けてもよい。
うに、下面に断面が複数の矩形形状である複数の貫通溝
７を設けた２つの半導体チップ２ａ、２ｂが積み重ねら
れている。各半導体チップと配線基板とはワイヤ６によ
って電気的接続を行っている。なお、ここで、半導体チ
ップの表面に設けられた「溝」とは、表面に細長く延び
る凹部であり、一方の側面から他方の側面まで貫通して
いる貫通溝が好ましい。なお、一方の側面にのみ開口し
ている溝であってもよい。また、この半導体チップ２
ａ、２ｂの表面に設ける複数の貫通溝７は、下面ではな
く上面に設けてもよい。また、各貫通溝７の断面形状は
矩形形状に限られず、半円形状であってもよい。さら
に、各半導体チップ２ａ、２ｂは、複数の貫通溝７を設
ける面をそれぞれ下面又は上面に統一してもよく、ある
いは上下の半導体チップ２ａ、２ｂの積み重ねる面にそ
れぞれ貫通溝７を設けてもよい。
【００３３】実施の形態３．本発明の実施の形態３に係
る半導体記憶装置では、半導体チップは、表面に断面形
状が波型形状の貫通溝が設けられている。これによって
放熱の改善を図ることができる。
る半導体記憶装置では、半導体チップは、表面に断面形
状が波型形状の貫通溝が設けられている。これによって
放熱の改善を図ることができる。
【００３４】この半導体記憶装置は、図３に示すよう
に、実施の形態２に係る半導体記憶装置と比較すると、
半導体チップ２の表面に設けた貫通溝７の断面形状が波
型形状である点で相違する。なお、貫通溝の断面形状は
波型形状、矩形形状に限られず、種々の断面形状を用い
ることができる。
に、実施の形態２に係る半導体記憶装置と比較すると、
半導体チップ２の表面に設けた貫通溝７の断面形状が波
型形状である点で相違する。なお、貫通溝の断面形状は
波型形状、矩形形状に限られず、種々の断面形状を用い
ることができる。
【００３５】実施の形態４．本発明の実施の形態４に係
る半導体記憶装置は、半導体チップの表面に設けた複数
の貫通溝の内部に、該貫通溝よりも小さい複数の微細溝
を設けた微細構造を有する重畳構造を備えている。この
重畳構造によって表面積をさらに増大させて放熱の改善
を図ることができる。
る半導体記憶装置は、半導体チップの表面に設けた複数
の貫通溝の内部に、該貫通溝よりも小さい複数の微細溝
を設けた微細構造を有する重畳構造を備えている。この
重畳構造によって表面積をさらに増大させて放熱の改善
を図ることができる。
【００３６】この半導体記憶装置は、図４の（ａ）の斜
視図に示すように、半導体チップ２は、表面に断面形状
が矩形の複数の貫通溝７と、該貫通溝の内部により小さ
い複数の微細溝９を設けた微細構造１０とを有する重畳
構造を備えている。さらに詳細には、図４の（ａ）にお
ける部分ｂや部分ｃを拡大した図４の（ｂ）及び（ｃ）
に示すように、断面が矩形形状の大きな貫通溝７の内部
に複数の筋状の微細溝９を有している。なお、この微細
溝９の断面形状は図４の（ｂ）、（ｃ）に示すものに限
られず矩形形状、波型形状等であってもよい。
視図に示すように、半導体チップ２は、表面に断面形状
が矩形の複数の貫通溝７と、該貫通溝の内部により小さ
い複数の微細溝９を設けた微細構造１０とを有する重畳
構造を備えている。さらに詳細には、図４の（ａ）にお
ける部分ｂや部分ｃを拡大した図４の（ｂ）及び（ｃ）
に示すように、断面が矩形形状の大きな貫通溝７の内部
に複数の筋状の微細溝９を有している。なお、この微細
溝９の断面形状は図４の（ｂ）、（ｃ）に示すものに限
られず矩形形状、波型形状等であってもよい。
【００３７】実施の形態５．本発明の実施の形態５に係
る半導体記憶装置は、各半導体チップに設けた貫通溝の
方向を互いに変えて積み重ねている。上下の各半導体チ
ップの貫通溝の方向を変えているので、貫通溝を介して
行われる放熱の方向も互いに変り、放熱の向上を図るこ
とができる。
る半導体記憶装置は、各半導体チップに設けた貫通溝の
方向を互いに変えて積み重ねている。上下の各半導体チ
ップの貫通溝の方向を変えているので、貫通溝を介して
行われる放熱の方向も互いに変り、放熱の向上を図るこ
とができる。
【００３８】この半導体記憶装置は、図５に示すよう
に、上下の半導体チップ２ａ、２ｂは、積み重ねる面に
それぞれ複数の貫通溝７ａ、７ｂが設けられ、それぞれ
の貫通溝が延在する方向を互いに９０°異なるようにし
て上下に積み重ねられている。各半導体チップ２ａ、２
ｂからはワイヤ６ａ、６ｂによってそれぞれ配線基板
（図示せず）との電気的接続を行っている。また、半導
体チップ２ａの上面に設けられた貫通溝７ａは、の断面
形状が矩形形状であり、半導体チップ２ｂの下面に設け
られた貫通溝７ｂは、断面形状が半円形状である。さら
に、それぞれの貫通溝がなす角度は９０°に限られず、
実質的に０°よりも大きい角度であれば任意の角度であ
ってもよい。この貫通溝の方向が放熱の方向となるの
で、上下の半導体チップ２ａ、２ｂは、表面に設ける貫
通溝のなす角度が実質的に９０°であることが好まし
い。また、上下の半導体チップ２ａ、２ｂは、積み重ね
る面に限られず、上の半導体チップ２ｂでは上面に貫通
溝を設けてもよいが、殊に積み重ねる面の放熱を改善す
ることが重要であるから積み重ねる面に貫通溝を設ける
ことが好ましい。また、下の半導体チップ２ａでは、下
面に貫通溝を設けてもよい。さらに、貫通溝７ａ、７ｂ
の断面形状は、矩形形状や、波型形状、半円形状等であ
ってもよい。
に、上下の半導体チップ２ａ、２ｂは、積み重ねる面に
それぞれ複数の貫通溝７ａ、７ｂが設けられ、それぞれ
の貫通溝が延在する方向を互いに９０°異なるようにし
て上下に積み重ねられている。各半導体チップ２ａ、２
ｂからはワイヤ６ａ、６ｂによってそれぞれ配線基板
（図示せず）との電気的接続を行っている。また、半導
体チップ２ａの上面に設けられた貫通溝７ａは、の断面
形状が矩形形状であり、半導体チップ２ｂの下面に設け
られた貫通溝７ｂは、断面形状が半円形状である。さら
に、それぞれの貫通溝がなす角度は９０°に限られず、
実質的に０°よりも大きい角度であれば任意の角度であ
ってもよい。この貫通溝の方向が放熱の方向となるの
で、上下の半導体チップ２ａ、２ｂは、表面に設ける貫
通溝のなす角度が実質的に９０°であることが好まし
い。また、上下の半導体チップ２ａ、２ｂは、積み重ね
る面に限られず、上の半導体チップ２ｂでは上面に貫通
溝を設けてもよいが、殊に積み重ねる面の放熱を改善す
ることが重要であるから積み重ねる面に貫通溝を設ける
ことが好ましい。また、下の半導体チップ２ａでは、下
面に貫通溝を設けてもよい。さらに、貫通溝７ａ、７ｂ
の断面形状は、矩形形状や、波型形状、半円形状等であ
ってもよい。
【００３９】実施の形態６．本発明の実施の形態６に係
る半導体記憶装置は、表面に貫通溝を設けた配線基板の
上に複数の半導体チップを積み重ねている。このように
配線基板の表面に貫通溝を設けたことによって、その上
に積み重ねた半導体チップの放熱を向上させることがで
きる。
る半導体記憶装置は、表面に貫通溝を設けた配線基板の
上に複数の半導体チップを積み重ねている。このように
配線基板の表面に貫通溝を設けたことによって、その上
に積み重ねた半導体チップの放熱を向上させることがで
きる。
【００４０】この半導体記憶装置は、図６に示すよう
に、表面に断面が矩形形状の複数の貫通溝８が形成され
た配線基板１の上に２つの半導体チップ２ａ、２ｂを積
み重ねて構成されている。なお、貫通溝８の断面形状
は、矩形形状や、波型形状、半円形状等であってもよ
い。また、積み重ねる半導体チップ２ａ、２ｂの少なく
とも一方の表面に複数の貫通溝７を設けてもよい。この
場合に、配線基板１の貫通溝８の方向と、半導体チップ
２ａ、２ｂの表面に設けた貫通溝７の方向とを互いに異
なるように積み重ねてもよい。このようにそれぞれの貫
通溝の方向を互いに異なる方向とすることで放熱の方向
を変えることができ、放熱を改善できる。
に、表面に断面が矩形形状の複数の貫通溝８が形成され
た配線基板１の上に２つの半導体チップ２ａ、２ｂを積
み重ねて構成されている。なお、貫通溝８の断面形状
は、矩形形状や、波型形状、半円形状等であってもよ
い。また、積み重ねる半導体チップ２ａ、２ｂの少なく
とも一方の表面に複数の貫通溝７を設けてもよい。この
場合に、配線基板１の貫通溝８の方向と、半導体チップ
２ａ、２ｂの表面に設けた貫通溝７の方向とを互いに異
なるように積み重ねてもよい。このようにそれぞれの貫
通溝の方向を互いに異なる方向とすることで放熱の方向
を変えることができ、放熱を改善できる。
【００４１】実施の形態７．本発明の実施の形態７に係
る半導体記憶装置は、一つの半導体チップの上下両面に
それぞれ貫通溝が設けられている。上下両面に貫通溝を
設けることでさらに放熱を改善することができる。
る半導体記憶装置は、一つの半導体チップの上下両面に
それぞれ貫通溝が設けられている。上下両面に貫通溝を
設けることでさらに放熱を改善することができる。
【００４２】この半導体記憶装置は、図７に示すよう
に、一つの半導体チップ２の上下両面にそれぞれ複数の
貫通溝７ａ、７ｂが設けられ、上面の貫通溝７ｂよりも
下面の貫通溝７ａの断面形状を大きくしている。半導体
チップ２の上下面にそれぞれ設ける貫通溝７ａ、７ｂの
大きさは、図７に示すように適宜変えてもよい。また、
一つの半導体チップの上下両面に設けられた貫通溝の方
向を互いに異なる方向としてもよい。このように貫通溝
の方向を変えることで放熱の方向を変えることができ、
さらに放熱を改善することができる。
に、一つの半導体チップ２の上下両面にそれぞれ複数の
貫通溝７ａ、７ｂが設けられ、上面の貫通溝７ｂよりも
下面の貫通溝７ａの断面形状を大きくしている。半導体
チップ２の上下面にそれぞれ設ける貫通溝７ａ、７ｂの
大きさは、図７に示すように適宜変えてもよい。また、
一つの半導体チップの上下両面に設けられた貫通溝の方
向を互いに異なる方向としてもよい。このように貫通溝
の方向を変えることで放熱の方向を変えることができ、
さらに放熱を改善することができる。
【００４３】実施の形態８．本発明の実施の形態８に係
る半導体記憶装置は、積み重ねる上下の半導体チップの
接合面に互いに嵌合する嵌合部を設けている。この嵌合
部によって半導体チップを上下に積み重ねる場合の安定
性を向上させることができる。
る半導体記憶装置は、積み重ねる上下の半導体チップの
接合面に互いに嵌合する嵌合部を設けている。この嵌合
部によって半導体チップを上下に積み重ねる場合の安定
性を向上させることができる。
【００４４】この半導体記憶装置は、図８に示すよう
に、実施の形態７に係る半導体記憶装置と比較して、積
み重ねる上下の半導体チップ２ａ、２ｂを積み重ねる面
に互いに嵌合する嵌合部１１を端部に設けている点で相
違する。なお、この嵌合部１１は、図８に示す形状に限
られず、種々の形状であってもよい。
に、実施の形態７に係る半導体記憶装置と比較して、積
み重ねる上下の半導体チップ２ａ、２ｂを積み重ねる面
に互いに嵌合する嵌合部１１を端部に設けている点で相
違する。なお、この嵌合部１１は、図８に示す形状に限
られず、種々の形状であってもよい。
【００４５】実施の形態９．本発明の実施の形態９に係
る半導体記憶装置は、半導体チップの表面に設けた複数
の貫通溝に熱伝導体が挿入されている。この挿入された
熱伝導体によって放熱の向上を図ることができる。
る半導体記憶装置は、半導体チップの表面に設けた複数
の貫通溝に熱伝導体が挿入されている。この挿入された
熱伝導体によって放熱の向上を図ることができる。
【００４６】この半導体記憶装置は、半導体チップの表
面に設けた複数の貫通溝に、熱伝導体が挿入されている
（図示せず）。この熱伝導体としては、熱伝導率の高
い、例えば、銅、銀、アルミニウム等の金属材料からな
る熱伝導体が好ましい。
面に設けた複数の貫通溝に、熱伝導体が挿入されている
（図示せず）。この熱伝導体としては、熱伝導率の高
い、例えば、銅、銀、アルミニウム等の金属材料からな
る熱伝導体が好ましい。
【００４７】実施の形態１０．本発明の実施の形態１０
に係る半導体記憶装置は、半導体チップの表面近傍内部
に熱伝導体が挿入されている。この挿入された熱伝導体
によって半導体チップからの放熱を改善することができ
る。
に係る半導体記憶装置は、半導体チップの表面近傍内部
に熱伝導体が挿入されている。この挿入された熱伝導体
によって半導体チップからの放熱を改善することができ
る。
【００４８】この半導体記憶装置は、図９に示すよう
に、実施の形態９に係る半導体記憶装置と比較すると、
半導体チップ２の表面に設けられた複数の貫通溝の凹部
ではなく、半導体チップ２自体のモールド樹脂内に熱伝
導体２０が挿入されている点で相違する。この熱伝導体
２０としては、熱伝導率の高い、例えば、銅、銀、アル
ミニウム等の金属材料からなる熱伝導体が好ましい。
に、実施の形態９に係る半導体記憶装置と比較すると、
半導体チップ２の表面に設けられた複数の貫通溝の凹部
ではなく、半導体チップ２自体のモールド樹脂内に熱伝
導体２０が挿入されている点で相違する。この熱伝導体
２０としては、熱伝導率の高い、例えば、銅、銀、アル
ミニウム等の金属材料からなる熱伝導体が好ましい。
【００４９】実施の形態１１．本発明の実施の形態１１
に係る半導体記憶装置は、はんだボールを介して配線基
板との電気的接続を行う半導体チップを有している。こ
のように半導体チップの直下から、はんだボールを介し
て接続するので、配線基板における配線領域を小さくす
ることができ、配線基板の小型化を実現できる。
に係る半導体記憶装置は、はんだボールを介して配線基
板との電気的接続を行う半導体チップを有している。こ
のように半導体チップの直下から、はんだボールを介し
て接続するので、配線基板における配線領域を小さくす
ることができ、配線基板の小型化を実現できる。
【００５０】この半導体記憶装置では、図１０に示すよ
うに、複数の半導体チップ２ａ、２ｂ、３は、はんだボ
ール１２を介して配線基板１との電気的接続を行うボー
ルグリッドアレー（ＢＧＡ）型の半導体チップ３を最下
部に有している。この最下部のＢＧＡ型半導体チップ３
は、はんだボール１２からなる外部ピンを備えており、
ワイヤを用いることなく配線基板１との電気的接続を行
っている。また、半導体チップ２ａ、２ｂでは、ワイヤ
６で配線基板１との電気的接続を行っている。また、配
線基板１は、その上に積み重ねられた複数の半導体チッ
プ２ａ、２ｂ、３からの配線を配線基板内部の配線１４
を介して下部のＢＧＡ用ボール１６を外部ピンとして、
外部との電気的接続を図っている。このようにＢＧＡ型
半導体チップを用い、さらに配線基板１内の配線を介し
て下部のＢＧＡ用ボールへ電気的接続を行っているの
で、配線基板１上の配線領域の効率化を図ることができ
る。なお、はんだボール１２の配置を適宜調整すること
によって間隔保持体として機能させることもでき、半導
体チップ３と配線基板１との間に所定間隔を空けること
ができる。
うに、複数の半導体チップ２ａ、２ｂ、３は、はんだボ
ール１２を介して配線基板１との電気的接続を行うボー
ルグリッドアレー（ＢＧＡ）型の半導体チップ３を最下
部に有している。この最下部のＢＧＡ型半導体チップ３
は、はんだボール１２からなる外部ピンを備えており、
ワイヤを用いることなく配線基板１との電気的接続を行
っている。また、半導体チップ２ａ、２ｂでは、ワイヤ
６で配線基板１との電気的接続を行っている。また、配
線基板１は、その上に積み重ねられた複数の半導体チッ
プ２ａ、２ｂ、３からの配線を配線基板内部の配線１４
を介して下部のＢＧＡ用ボール１６を外部ピンとして、
外部との電気的接続を図っている。このようにＢＧＡ型
半導体チップを用い、さらに配線基板１内の配線を介し
て下部のＢＧＡ用ボールへ電気的接続を行っているの
で、配線基板１上の配線領域の効率化を図ることができ
る。なお、はんだボール１２の配置を適宜調整すること
によって間隔保持体として機能させることもでき、半導
体チップ３と配線基板１との間に所定間隔を空けること
ができる。
【００５１】実施の形態１２．本発明の実施の形態１２
に係る半導体記憶装置では、配線基板の上に積み重ねら
れた複数の半導体チップは、積み重ねる上下の半導体チ
ップについて側面から延在する配線の方向が互いに異な
る方向を有している。これによって配線基板上での複数
の半導体チップからの配線領域を半導体チップの周辺近
傍に配置することができ、配線領域を減らすことができ
る。
に係る半導体記憶装置では、配線基板の上に積み重ねら
れた複数の半導体チップは、積み重ねる上下の半導体チ
ップについて側面から延在する配線の方向が互いに異な
る方向を有している。これによって配線基板上での複数
の半導体チップからの配線領域を半導体チップの周辺近
傍に配置することができ、配線領域を減らすことができ
る。
【００５２】この半導体記憶装置は、図１１に示すよう
に、実施の形態１１に係る半導体記憶装置と比較する
と、ＢＧＡ型半導体チップ３の上に積み重ねられた上下
の半導体チップ２ａ、２ｂは、側面からの配線６ａ、６
ｂの方向が互いに異なる方向である点で相違する。ま
た、各半導体チップ２ａ、２ｂの積み重ねる面の形状は
実質的に正方形が好ましい。半導体チップ２ａ、２ｂの
パッケージの形状を正方形とすることで、縦横が同一寸
法である上下の半導体チップ２ａ、２ｂを互いに９０°
ずらせて上下に積み重ねることによって配線６ａ、６ｂ
の方向を互いに９０°ずらすことができる。なお、半導
体チップ２ａ、２ｂの形状は正方形の場合に限られず、
互いに縦横の寸法が異なる矩形形状であってもよい。
に、実施の形態１１に係る半導体記憶装置と比較する
と、ＢＧＡ型半導体チップ３の上に積み重ねられた上下
の半導体チップ２ａ、２ｂは、側面からの配線６ａ、６
ｂの方向が互いに異なる方向である点で相違する。ま
た、各半導体チップ２ａ、２ｂの積み重ねる面の形状は
実質的に正方形が好ましい。半導体チップ２ａ、２ｂの
パッケージの形状を正方形とすることで、縦横が同一寸
法である上下の半導体チップ２ａ、２ｂを互いに９０°
ずらせて上下に積み重ねることによって配線６ａ、６ｂ
の方向を互いに９０°ずらすことができる。なお、半導
体チップ２ａ、２ｂの形状は正方形の場合に限られず、
互いに縦横の寸法が異なる矩形形状であってもよい。
【００５３】実施の形態１３．本発明の実施の形態１３
に係る半導体記憶装置では、配線基板上に、はんだボー
ルを介して電気的接続を行う半導体チップと、複数の半
導体チップが一つのパッケージに封入され、下面に複数
の貫通溝を設けたスタックド・マルチ・チップ・パッケ
ージ（Stacked-Multi Chip Package：以下、Ｓ−ＭＣＰ
という）とが積み重ねられている。このＳ−ＭＣＰを用
いることによってモジュールの構成を簡素化することが
できる。また、この半導体記憶装置は、Ｓ−ＭＣＰの下
面に複数の貫通溝を設けているので、放熱の改善を図る
ことができる。
に係る半導体記憶装置では、配線基板上に、はんだボー
ルを介して電気的接続を行う半導体チップと、複数の半
導体チップが一つのパッケージに封入され、下面に複数
の貫通溝を設けたスタックド・マルチ・チップ・パッケ
ージ（Stacked-Multi Chip Package：以下、Ｓ−ＭＣＰ
という）とが積み重ねられている。このＳ−ＭＣＰを用
いることによってモジュールの構成を簡素化することが
できる。また、この半導体記憶装置は、Ｓ−ＭＣＰの下
面に複数の貫通溝を設けているので、放熱の改善を図る
ことができる。
【００５４】この半導体記憶装置は、図１２に示すよう
に、実施の形態１１に係る半導体記憶装置と比較する
と、配線基板１の上に、ＢＧＡ型半導体チップ３と、２
つの半導体チップを一つのパッケージに封入したＳ−Ｍ
ＣＰ４とが順に積み重ねられている点で相違する。この
Ｓ−ＭＣＰ４には下面に複数の貫通溝が設けられてい
る。なお、Ｓ−ＭＣＰ４は、下面でなく上面に複数の貫
通溝を設けてもよい。また、上下両面に貫通溝を設けて
もよい。
に、実施の形態１１に係る半導体記憶装置と比較する
と、配線基板１の上に、ＢＧＡ型半導体チップ３と、２
つの半導体チップを一つのパッケージに封入したＳ−Ｍ
ＣＰ４とが順に積み重ねられている点で相違する。この
Ｓ−ＭＣＰ４には下面に複数の貫通溝が設けられてい
る。なお、Ｓ−ＭＣＰ４は、下面でなく上面に複数の貫
通溝を設けてもよい。また、上下両面に貫通溝を設けて
もよい。
【００５５】
【発明の効果】本発明に係る半導体記憶装置によれば、
配線基板上に間隔保持体を介して複数の半導体チップを
積み重ねているので、配線基板と半導体チップとの間に
間隙を確保することができる。これによって、半導体チ
ップからの放熱を改善することができる。
配線基板上に間隔保持体を介して複数の半導体チップを
積み重ねているので、配線基板と半導体チップとの間に
間隙を確保することができる。これによって、半導体チ
ップからの放熱を改善することができる。
【００５６】また、本発明に係る半導体記憶装置によれ
ば、少なくとも一方の表面に複数の溝を設けた半導体チ
ップを積み重ねて構成されている。この半導体チップの
表面に設けた複数の溝によって積み重ねられた各半導体
チップの間に間隙ができ、半導体チップの表面積が大き
くなるので、各半導体チップの放熱を改善することがで
きる。
ば、少なくとも一方の表面に複数の溝を設けた半導体チ
ップを積み重ねて構成されている。この半導体チップの
表面に設けた複数の溝によって積み重ねられた各半導体
チップの間に間隙ができ、半導体チップの表面積が大き
くなるので、各半導体チップの放熱を改善することがで
きる。
【００５７】さらに、本発明に係る半導体記憶装置によ
れば、間隔保持体は、半導体チップと配線基板との電気
的接続を行うはんだボールを含んでいる。このように半
導体チップの直下から、はんだボールを介して接続する
ので、配線基板における配線領域を小さくすることがで
き、配線基板の小型化を実現できる。
れば、間隔保持体は、半導体チップと配線基板との電気
的接続を行うはんだボールを含んでいる。このように半
導体チップの直下から、はんだボールを介して接続する
ので、配線基板における配線領域を小さくすることがで
き、配線基板の小型化を実現できる。
【００５８】またさらに、本発明に係る半導体記憶装置
によれば、配線基板の裏面に、はんだボールとその直下
の基板内を貫く内部配線を介して電気的に接続するＢＧ
Ａボールを備えている。これによって配線基板上での配
線領域をさらに小さくすることができ、パッケージの小
型化を図ることができる。
によれば、配線基板の裏面に、はんだボールとその直下
の基板内を貫く内部配線を介して電気的に接続するＢＧ
Ａボールを備えている。これによって配線基板上での配
線領域をさらに小さくすることができ、パッケージの小
型化を図ることができる。
【００５９】本発明に係る半導体記憶装置によれば、少
なくとも一方の表面に複数の溝を設けた半導体チップを
積み重ねて構成されている。この半導体チップの表面に
設けた複数の溝によって積み重ねられた各半導体チップ
の間に間隙ができ、半導体チップの表面積が大きくなる
ので、各半導体チップの放熱を改善することができる。
なくとも一方の表面に複数の溝を設けた半導体チップを
積み重ねて構成されている。この半導体チップの表面に
設けた複数の溝によって積み重ねられた各半導体チップ
の間に間隙ができ、半導体チップの表面積が大きくなる
ので、各半導体チップの放熱を改善することができる。
【００６０】また、本発明に係る半導体記憶装置によれ
ば、各半導体チップに設けた溝の方向を互いに変えて積
み重ねている。上下の各半導体チップの溝の方向を変え
ているので、溝を介して行われる放熱の方向も互いに変
り、放熱の向上を図ることができる。
ば、各半導体チップに設けた溝の方向を互いに変えて積
み重ねている。上下の各半導体チップの溝の方向を変え
ているので、溝を介して行われる放熱の方向も互いに変
り、放熱の向上を図ることができる。
【００６１】さらに、本発明に係る半導体記憶装置によ
れば、一つの半導体チップの上下両面にそれぞれ溝が設
けられている。上下両面に溝を設けることでさらに放熱
を改善することができる。
れば、一つの半導体チップの上下両面にそれぞれ溝が設
けられている。上下両面に溝を設けることでさらに放熱
を改善することができる。
【００６２】またさらに、本発明に係る半導体記憶装置
によれば、一つの半導体チップの上下両面に設けられた
溝の方向が互いに異なっている。このように溝の方向を
変えることで放熱の方向を変えることができ、さらに放
熱を改善することができる。
によれば、一つの半導体チップの上下両面に設けられた
溝の方向が互いに異なっている。このように溝の方向を
変えることで放熱の方向を変えることができ、さらに放
熱を改善することができる。
【００６３】また、本発明に係る半導体記憶装置によれ
ば、表面に溝を設けた配線基板の上に複数の半導体チッ
プを積み重ねている。このように配線基板の表面に溝を
設けたことによって、上下に積み重ねられた半導体チッ
プの放熱を改善することができる。
ば、表面に溝を設けた配線基板の上に複数の半導体チッ
プを積み重ねている。このように配線基板の表面に溝を
設けたことによって、上下に積み重ねられた半導体チッ
プの放熱を改善することができる。
【００６４】さらに、本発明に係る半導体記憶装置によ
れば、基板の溝の方向と、半導体チップの表面に設けた
溝の方向とを互いに異なるように積み重ねている。この
ようにそれぞれの溝の方向を互いに異なる方向とするこ
とで放熱の方向を変えることができ、放熱を改善でき
る。
れば、基板の溝の方向と、半導体チップの表面に設けた
溝の方向とを互いに異なるように積み重ねている。この
ようにそれぞれの溝の方向を互いに異なる方向とするこ
とで放熱の方向を変えることができ、放熱を改善でき
る。
【００６５】本発明に係る半導体記憶装置によれば、表
面に溝を設けた配線基板の上に複数の半導体チップを積
み重ねている。このように配線基板の表面に溝を設けた
ことによって、積み重ねられた半導体チップの放熱を改
善することができる。
面に溝を設けた配線基板の上に複数の半導体チップを積
み重ねている。このように配線基板の表面に溝を設けた
ことによって、積み重ねられた半導体チップの放熱を改
善することができる。
【００６６】また、本発明に係る半導体記憶装置によれ
ば、複数の溝は、一方の側面から他方の側面に貫通する
複数の貫通溝であるので、半導体チップからの放熱をさ
らに改善することができる。
ば、複数の溝は、一方の側面から他方の側面に貫通する
複数の貫通溝であるので、半導体チップからの放熱をさ
らに改善することができる。
【００６７】さらに、本発明に係る半導体記憶装置によ
れば、半導体チップは、表面に断面形状が波型形状の溝
が設けられている。これによって放熱の改善を図ること
ができる。
れば、半導体チップは、表面に断面形状が波型形状の溝
が設けられている。これによって放熱の改善を図ること
ができる。
【００６８】またさらに、本発明に係る半導体記憶装置
によれば、半導体チップの表面に設けた複数の溝の内部
に、該溝よりも小さい複数の微細溝からなる微細構造を
有する重畳構造を備えている。この重畳構造によって表
面積をさらに増大させて放熱の改善を図ることができ
る。
によれば、半導体チップの表面に設けた複数の溝の内部
に、該溝よりも小さい複数の微細溝からなる微細構造を
有する重畳構造を備えている。この重畳構造によって表
面積をさらに増大させて放熱の改善を図ることができ
る。
【００６９】また、本発明に係る半導体記憶装置によれ
ば、半導体チップの表面に設けた複数の溝に熱伝導体が
挿入されている。この挿入された熱伝導体によって放熱
の向上を図ることができる。
ば、半導体チップの表面に設けた複数の溝に熱伝導体が
挿入されている。この挿入された熱伝導体によって放熱
の向上を図ることができる。
【００７０】本発明に係る半導体記憶装置によれば、は
んだボールを介して配線基板との電気的接続を行う半導
体チップを有している。このように半導体チップの直下
から、はんだボールを介して接続するので、配線基板に
おける配線領域を小さくすることができ、配線基板の小
型化を実現できる。
んだボールを介して配線基板との電気的接続を行う半導
体チップを有している。このように半導体チップの直下
から、はんだボールを介して接続するので、配線基板に
おける配線領域を小さくすることができ、配線基板の小
型化を実現できる。
【００７１】また、本発明に係る半導体記憶装置によれ
ば、配線基板の裏面に、はんだボールとその直下の基板
内を貫く配線を介して電気的に接続するＢＧＡボールを
備えている。これによって配線基板上での配線領域をさ
らに小さくすることができ、パッケージの小型化を図る
ことができる。
ば、配線基板の裏面に、はんだボールとその直下の基板
内を貫く配線を介して電気的に接続するＢＧＡボールを
備えている。これによって配線基板上での配線領域をさ
らに小さくすることができ、パッケージの小型化を図る
ことができる。
【００７２】また、本発明に係る半導体記憶装置によれ
ば、半導体チップの表面に熱伝導体が挿入されている。
この挿入された熱伝導体によって半導体チップからの放
熱を改善することができる。
ば、半導体チップの表面に熱伝導体が挿入されている。
この挿入された熱伝導体によって半導体チップからの放
熱を改善することができる。
【００７３】さらに、本発明に係る半導体記憶装置によ
れば、積み重ねる上下の半導体チップの接合面に互いに
嵌合する嵌合部を設けている。この嵌合部によって半導
体チップを積み重ねる場合の安定性を向上させることが
できる。
れば、積み重ねる上下の半導体チップの接合面に互いに
嵌合する嵌合部を設けている。この嵌合部によって半導
体チップを積み重ねる場合の安定性を向上させることが
できる。
【００７４】またさらに、本発明に係る半導体記憶装置
によれば、配線基板の上に積み重ねられた複数の半導体
チップは、積み重ねる上下の半導体チップについて側面
から延在する配線の方向が互いに異なる方向を有してい
る。これによって配線基板上での複数の半導体チップか
らの配線領域を半導体チップ近傍にすることができ、配
線領域を減らすことができる。
によれば、配線基板の上に積み重ねられた複数の半導体
チップは、積み重ねる上下の半導体チップについて側面
から延在する配線の方向が互いに異なる方向を有してい
る。これによって配線基板上での複数の半導体チップか
らの配線領域を半導体チップ近傍にすることができ、配
線領域を減らすことができる。
【００７５】また、本発明に係る半導体記憶装置によれ
ば、複数の半導体チップは、２以上の半導体チップが一
つのパッケージに封入されたＳ−ＭＣＰやＳＴＳＯＰを
含んでいる。このようにＳ−ＭＣＰやＳＴＳＯＰを用い
ることによってモジュールの構成を簡素化することがで
きる。
ば、複数の半導体チップは、２以上の半導体チップが一
つのパッケージに封入されたＳ−ＭＣＰやＳＴＳＯＰを
含んでいる。このようにＳ−ＭＣＰやＳＴＳＯＰを用い
ることによってモジュールの構成を簡素化することがで
きる。
【図１】 本発明の実施の形態１に係る半導体記憶装置
の正面図である。
の正面図である。
【図２】 本発明の実施の形態２に係る半導体記憶装置
の正面図である。
の正面図である。
【図３】 本発明の実施の形態３に係る半導体記憶装置
における半導体チップの正面図である。
における半導体チップの正面図である。
【図４】 （ａ）は、本発明の実施の形態４に係る半導
体記憶装置の斜視図であり、（ｂ）は、（ａ）における
ｂ部の拡大斜視図であり、（ｃ）は、（ａ）におけるｃ
部の拡大斜視図である。
体記憶装置の斜視図であり、（ｂ）は、（ａ）における
ｂ部の拡大斜視図であり、（ｃ）は、（ａ）におけるｃ
部の拡大斜視図である。
【図５】 本発明の実施の形態５に係る半導体記憶装置
の上下の半導体チップを積み重ねる際の斜視図である。
の上下の半導体チップを積み重ねる際の斜視図である。
【図６】 本発明の実施の形態６に係る半導体記憶装置
の正面図である。
の正面図である。
【図７】 本発明の実施の形態７に係る半導体記憶装置
の正面図である。
の正面図である。
【図８】 本発明の実施の形態８に係る半導体記憶装置
の正面図である。
の正面図である。
【図９】 本発明の実施の形態１０に係る半導体記憶装
置における半導体チップの部分的な正面図である。
置における半導体チップの部分的な正面図である。
【図１０】 本発明の実施の形態１１に係る半導体記憶
装置の正面図である。
装置の正面図である。
【図１１】 本発明の実施の形態１２に係る半導体記憶
装置の正面図である。
装置の正面図である。
【図１２】 本発明の実施の形態１３に係る半導体記憶
装置の正面図である。
装置の正面図である。
【図１３】 従来のＤＲＡＭの正面図である。
１ 配線基板、２、２ａ、２ｂ 半導体チップ（ＳＴＳ
ＯＰ）、３ 半導体チップ（ＢＧＡ型）、４ 半導体チ
ップ（Ｓ−ＭＣＳＰ）、５ 間隔保持体、６、６ａ、６
ｂ ワイヤ、７、７ａ、７ｂ 貫通溝（半導体チッ
プ）、８ 貫通溝（配線基板）、９ 微細溝、１０ 微
細構造、１１ 嵌合部、１２ はんだボール、１４ 配
線基板内配線、１６ ＢＧＡ用ボール、２０ 熱伝導
体、３０ 半導体記憶装置、５０ ＤＲＡＭ、５１ 配
線基板、５２ａ、５２ｂ、５２ｃ 半導体チップ、５４
ＢＧＡ用ボール、
ＯＰ）、３ 半導体チップ（ＢＧＡ型）、４ 半導体チ
ップ（Ｓ−ＭＣＳＰ）、５ 間隔保持体、６、６ａ、６
ｂ ワイヤ、７、７ａ、７ｂ 貫通溝（半導体チッ
プ）、８ 貫通溝（配線基板）、９ 微細溝、１０ 微
細構造、１１ 嵌合部、１２ はんだボール、１４ 配
線基板内配線、１６ ＢＧＡ用ボール、２０ 熱伝導
体、３０ 半導体記憶装置、５０ ＤＲＡＭ、５１ 配
線基板、５２ａ、５２ｂ、５２ｃ 半導体チップ、５４
ＢＧＡ用ボール、
Claims (21)
- 【請求項１】 配線基板と、 前記配線基板上に間隔保持体を介して積み重ねられた複
数の半導体チップとを備えたことを特徴とする半導体記
憶装置。 - 【請求項２】 少なくとも一つの前記半導体チップは、
少なくとも一方の表面に複数の溝を備えたことを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項３】 前記間隔保持体は、前記半導体チップと
前記配線基板との電気的接続を行うはんだボールを含む
ことを特徴とする請求項１又は２に記載の半導体記憶装
置。 - 【請求項４】 前記配線基板は、前記複数の半導体チッ
プを積み重ねる面の裏面に、前記半導体チップのはんだ
ボールと前記配線基板の内部配線を介して電気的に接続
され、外部機器との電気的接続を行う外部ピンとしての
複数のボールグリッドアレー用ボールを備えることを特
徴とする請求項３に記載の半導体記憶装置。 - 【請求項５】 配線基板と、 前記配線基板上に積み重ねられた複数の半導体チップと
を備え少なくとも一つの前記半導体チップは、少なくと
も一方の表面に複数の溝を備えたことを特徴とする半導
体記憶装置。 - 【請求項６】 複数の前記半導体チップは、少なくとも
一方の表面に複数の溝を備え、 前記各半導体チップは、前記溝の方向が互いに異なるよ
うに積み重ねられたことを特徴とする請求項２から５の
いずれか一項に記載の半導体記憶装置。 - 【請求項７】 少なくとも一つの前記半導体チップは、
上下両面にそれぞれ溝を備えたことを特徴とする請求項
２から６のいずれか一項に記載の半導体記憶装置。 - 【請求項８】 前記半導体チップは、上下両面の前記各
溝の方向が互いに異なることを特徴とする請求項７に記
載の半導体記憶装置。 - 【請求項９】 前記配線基板は、前記複数の半導体チッ
プを積み重ねる面に複数の溝を備えることを特徴とする
請求項１から８のいずれか一項に記載の半導体記憶装
置。 - 【請求項１０】 前記各半導体チップは、前記配線基板
の溝の方向と前記配線基板の上に積み重ねられる前記半
導体チップの溝の方向とが互いに異なるように積み重ね
られたことを特徴とする請求項９に記載の半導体記憶装
置。 - 【請求項１１】 配線基板と、 前記配線基板上に積み重ねられた複数の半導体チップと
を備え、 前記配線基板は、前記複数の半導体チップを積み重ねる
面に複数の溝を備えることを特徴とする半導体記憶装
置。 - 【請求項１２】 前記複数の溝は、一方の側面から他方
の側面に貫通する複数の貫通溝であることを特徴とする
請求項２から１１のいずれか一項に記載の半導体記憶装
置。 - 【請求項１３】 前記複数の溝は、断面形状が波型形状
を有することを特徴とする請求項２から１２のいずれか
一項に記載の半導体記憶装置。 - 【請求項１４】 前記複数の溝は、該溝よりも微細な複
数の微細溝をさらに含む微細構造を重畳した重畳構造を
備えたことを特徴とする請求項２から１３のいずれか一
項に記載の半導体記憶装置。 - 【請求項１５】 少なくとも一つの面の前記複数の溝に
熱伝導性物質を挿入されたことを特徴とする請求項２か
ら１４のいずれか一項に記載の半導体記憶装置。 - 【請求項１６】 配線基板と、 前記配線基板の上に積み重ねられた複数の半導体チップ
とを備え、 前記複数の半導体チップは、はんだボールを介して前記
配線基板との電気的接続を行う半導体チップを含むこと
を特徴とする半導体記憶装置。 - 【請求項１７】 前記配線基板は、前記複数の半導体チ
ップを積み重ねる面の裏面に、前記はんだボールと前記
配線基板の内部の配線を介して電気的に接続され、外部
機器との電気的接続を行う外部ピンとしての複数のボー
ルグリッドアレー用ボールを備えることを特徴とする請
求項１６に記載の半導体記憶装置。 - 【請求項１８】 前記複数の半導体チップは、内部に熱
伝導体を挿入された半導体チップを含むことを特徴とす
る請求項１から１７のいずれか一項に記載の半導体記憶
装置。 - 【請求項１９】 前記複数の半導体チップは、上下に積
み重ねる面に互いに嵌合する嵌合部を備え、前記嵌合部
を嵌合させて積み重ねられた一対の半導体チップを含む
ことを特徴とする請求項１から１８のいずれか一項に記
載の半導体記憶装置。 - 【請求項２０】 前記複数の半導体チップは、側面に配
線を出す方向を積み重ねる上下各半導体チップで互いに
異なる方向とすることを特徴とする請求項１から１９の
いずれか一項に記載の半導体記憶装置。 - 【請求項２１】 前記複数の半導体チップは、スタック
ドマルチチップパッケージＳ−ＭＣＰ、スモール・シン
・スモール・アウトライン・パッケージＳＴＳＯＰのう
ち少なくとも一つを含むことを特徴とする請求項１から
２０のいずれか一項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001149265A JP2002343933A (ja) | 2001-05-18 | 2001-05-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001149265A JP2002343933A (ja) | 2001-05-18 | 2001-05-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343933A true JP2002343933A (ja) | 2002-11-29 |
Family
ID=18994461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001149265A Pending JP2002343933A (ja) | 2001-05-18 | 2001-05-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026792A (ja) * | 2007-07-17 | 2009-02-05 | Hitachi Ltd | 半導体装置 |
| JP2010502030A (ja) * | 2006-08-29 | 2010-01-21 | コミサリア、ア、レネルジ、アトミク | 柔軟性機械的サポートを構成するワイヤ要素用ハウジングを形成する凹部を具備するベアマイクロエレクトロニクスチップ、製造プロセスおよび微細構造 |
-
2001
- 2001-05-18 JP JP2001149265A patent/JP2002343933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010502030A (ja) * | 2006-08-29 | 2010-01-21 | コミサリア、ア、レネルジ、アトミク | 柔軟性機械的サポートを構成するワイヤ要素用ハウジングを形成する凹部を具備するベアマイクロエレクトロニクスチップ、製造プロセスおよび微細構造 |
| JP2009026792A (ja) * | 2007-07-17 | 2009-02-05 | Hitachi Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080131 |