JP2000223650A - マルチチップ用チップ・スケール・パッケージ - Google Patents
マルチチップ用チップ・スケール・パッケージInfo
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- 239000011810 insulating material Substances 0.000 claims abstract description 15
- 230000017525 heat dissipation Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000009434 installation Methods 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 abstract description 15
- 230000008054 signal transmission Effects 0.000 abstract description 11
- 238000000034 method Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000012858 packaging process Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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- H01L2924/1901—Structure
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Abstract
チップ・スケール・パッケージを提供すること。 【解決手段】 フィルム・キャリヤを使用する。異なる
サイズの二つのチップを同じフィルム・キャリヤ上に配
置することができる。対向するフィルム・キャリヤの各
面上に、各チップを配置するために、フリップ・チップ
技術を使用する。フィルム・キャリヤに電気的に接続す
るために、各チップ上に突起が形成される。各チップの
一つの面を露出しておくために、チップの間に絶縁材が
充填される。フィルム・キャリヤの導電性ワイヤが、他
のキャリヤを通らないで、直接チップに接続される。
Description
構造体に関し、特にマルチチップ用チップ・スケール・
パッケージ(CSP)に関する。
れて、半導体装置の要件を満たすために関連技術をさら
に進歩させる必要がある。半導体装置の製造プロセス
は、通常、三つの段階を含む。第一の段階においては、
半導体基板を形成するために、エピタキシ技術が使用さ
れる。金属酸化膜半導体(MOS)のような半導体装置
および多層相互接続部は、第二段階において前記基板上
に形成される。第三の段階は、パッケージ・プロセスで
ある。薄く、軽量で、小型に、すなわち、半導体装置の
集積度をより高めて、装置または電子製品を作るのが現
在の傾向の主流である。パッケージについては、集積度
を高めるために、チップ・スケール・パッケージ、マル
チチップ・モジュール(MCM)のような多くの技術が
開発されてきた。ライン幅0.18ミクロンの製造技術
の開発は、非常な関心を集め、パッケージ容積をさらに
小さくするために、非常に熱心な研究が行われてきた。
非常に重要なパッケージ技術の一つは、一つ以上のチッ
プを単一のパッケージ内に配置する技術である。マルチ
チップ・パッケージの場合には、製造コストおよびパッ
ケージ容積を低減するために、プロセッサ、ダイナミッ
クRAM(DRAM)およびフラッシュ・メモリを含む
メモリ、および論理回路のチップを一緒に、単一のパッ
ケージ内に収容することができる。さらに、効率を向上
させるために、信号送信経路が短縮される。マルチチッ
プICパッケージ技術は、また、可変機能および動作周
波数を持った、例えば、下記のマルチチップ・システム
にも適用することができる。
サ、抵抗、コンデンサおよびインダクタを備えるシステ
ム。
路チップ、およびメモリ・チップ(フラッシュ・メモ
リ)を備えるシステム。
(DRAM、SRAM、フラッシュ・メモリを含む)メ
モリ・チップ、抵抗、コンデンサおよびインダクタを備
えるシステム。
である。多層プリント基板(PCB)は、通常、マルチ
チップ・モジュールのキャリヤの基板として使用され
る。一つ以上のチップ12が、絶縁接着剤14により前
記基板10上に接着される。チップ12上のボンディン
グ・パッドは、導電性ワイヤ16により、基板10上の
ターミナルに電気的に接続している。ワイヤ・ボンディ
ングの他に、フリップ・チップまたは突起(バンプ)を
使用するコントロール・コラプス・チップ接続(C4)
により、チップ12と基板10との間を接続することが
できる。チップ12を密封するために樹脂18を使用す
ることができ、プリント基板上の前記ターミナルに接続
するために、半田のボール20を使用するボール・グリ
ッド・アレー(BGA)により、全パッケージとプリン
ト基板との間を電気接続することができる。
プ・モジュールの欠点としては、広い面積が占有される
という事実をあげることができる。何故なら、複数のチ
ップが表面の同じ側上に設置されるからである。それ
故、パッケージの容積は大きくなり、チップ間の信号経
路は長くなる。さらに、チップとキャリヤとの間を接続
するために、フリップ・チップ技術を使用することによ
り、パッケージの容積を小さくすることができても、試
験を行う場合には、実績のある高品質ダイ(KGD)法
を使用しなければならない。
ケージの容積をさらに小さくするための対面マルチチッ
プ・パッケージを開示している。図2の場合、このマル
チチップ・パッケージは、テープ自動化ボンディング
(TAB)により、向き合った状態に配置されている二
つのチップ30および32を備える。内部リード・ボン
ディング(ILB)の場合には、二つのチップ30、3
2は、フィルム・キャリヤ38に電気的に接続するため
の突起34、36を持つ。外部リード・ボンディング
(OLB)の場合には、チップ30、32は、リード・
フレーム40に接続している。半田ボール42は、二つ
のチップ30、32の間に形成される。チップ30、3
2、フィルム・キャリヤ38、およびリード・フレーム
40は、樹脂44により成形される。このマルチチップ
・パッケージは、テープ自動化ボンディング技術を使用
する。チップとプリント基板との間の電気接続は、リー
ド・フレームまたは他のキャリヤを設置することにより
行われる。信号送信経路は長くなる。さらに、パッケー
ジの成形材(樹脂)を使用するために、厚さも表面積も
大きくなる。適用範囲が狭くなり、熱の放散は効率的に
行われない。さらに、この種のパッケージは、高周波製
品には使用することができない。
ルチチップ用チップ・スケール・パッケージを提供す
る。一つ以上のチップを一つのキャリヤ内にパッケージ
することができる。表面積は、その内部にパッケージさ
れている最も大きなチップとほぼ同じか、すこし大き
い。マルチチップ用チップ・スケール・パッケージの信
号送信経路は、チップの性能を向上させるために短くな
っている。
ージは、熱の放散性能が高い。熱の放散は、プリント基
板上の金属プレートまたはプリント回路により行われ
る。別の方法としては、別に熱放散装置を設けることが
できる。
績のある高品質ダイ法を使用しないで、パッケージ・プ
ロセス中に行うことができる。適用範囲を広げるため
に、回路構成部品を一つのキャリヤ上に配置することが
でき、チップ用パッケージでパッケージすることができ
る。
成するために、マルチチップ用チップ・スケール・パッ
ケージが使用される。マルチチップを収容するために、
一つのフィルム・キャリヤが使用される。フリップ・チ
ップ技術を使用することにより、二つのチップは、フィ
ルム・キャリヤの二つの面上に、向き合った状態で配置
される。各チップは、フィルム・キャリヤに接続してい
る一つの突起を持つ。チップの間には絶縁材が満たさ
れ、一方、各チップのもう一つの面は露出している。従
って、パッケージの厚さは薄くなり、熱放散性能は向上
する。さらに、外部信号を直接送るために、フィルム・
キャリヤ上に導電性ワイヤが形成される。信号送信経路
は、追加のキャリヤを貫通することにより短くなる。
スケール・パッケージを配置する場合、熱放散を有利に
行うために、チップの一つの面をプリント基板上のプリ
ント回路または金属プレートに、直接接続することがで
きる。追加の熱放散装置を他方のチップの表面上のプリ
ント基板の遠い方の端部に設置することができる。それ
故、熱放散効果はさらに向上する。さらに、絶縁フィル
ム上に、少なくとも一つの設置用孔部が形成され、絶縁
材により満たされる。その結果、チップをフィルム・キ
ャリヤにしっかりと接続することができる。さらに、チ
ップを電気的に接続するために、インダクタのような回
路構成部品をフィルム・キャリヤ上に配置することがで
きる。チップと回路構成部品の両方を同じフィルム・キ
ャリヤ上にパッケージすることができる。それ故、パッ
ケージの適用範囲は広い。そのため、パッケージ品質が
改善され、信頼性が向上する。
は、例示および説明のためのものであって、特許請求の
範囲に記載するように本発明を制限するものではない。
かの段階は、通常、下記のステップを含む。
レーム、フィルム・キャリヤまたはプリント基板のよう
な要件に従って、いくつかのタイプのチップを選択しな
ければならない。フィルム・キャリヤは、通常、テープ
自動化ボンディング(TAB)技術のために使用され
る。
在、ワイヤ・ボンディング、フィルム自動化ボンディン
グ、およびフリップ・チップまたはコントロール・コラ
プス・チップ接続(C4)が開発され、広く使用されて
いる。
上の装置およびチップとキャリヤ間の接続を保護するた
めに、樹脂、セラミックまたは他のパッケージ材によ
り、チップおよびキャリヤを覆い、密封する。
・パッケージの断面図である。本発明の場合、種々のサ
イズの複数のチップ50、52、54および56が、こ
れらチップ50〜56の全容積にほぼ等しいサイズの一
つのパッケージ内に収容される。チップ50〜56は、
DRAM、ROM、論理回路またはアナログ回路、また
は他の装置を含むことができる。キャリヤの選択に関し
ては、この実施形態の場合、フィルム・キャリヤ58が
選択される。この図に示すように、フィルム・キャリヤ
58は、絶縁フィルム60と、この絶縁フィルム60上
の導電性ワイヤ62を備える。フィルム・キャリヤ58
の導電性ワイヤ62は、他の種類のキャリヤ内で使用さ
れる導電性ワイヤより厚さが薄く、また幅も狭い。この
種のパッケージは、高周波装置で使用することができ
る。
チップ50〜56とフィルム・キャリヤ58との間の電
気接続を行うために使用することができる。本発明のフ
リップ・チップ技術により、パッケージの厚さを薄く
し、信号送信経路を短くすることができる。チップ50
〜56は、その表面64、66、68および70上に、
それぞれ、いくつかの装置を備えることができる。ボン
ディング・パッド(図示せず)を表面64〜70上に形
成することができ、一方、突起72をボンディング・パ
ッド上に形成することができる。チップ50〜56は、
フィルム・キャリヤ58の対向面上に、向き合った状態
で配置される。突起72および導電性ワイヤ62によ
り、チップ50〜56は電気的に接続される。導電性ワ
イヤ62の他に、抵抗、コンデンサ、インダクタのよう
な回路構成部品74も絶縁フィルム60上に形成するこ
とができ、導電性ワイヤ62によりチップ50〜60に
接続することができる。それ故、パッケージは、通信装
置、計算システム、または一つのシステムのような種々
の分野でより広く使用することができる。
エポキシのような絶縁材76が、チップ50および56
の間に充填される。絶縁材76は、表面64および70
上の装置を保護するためだけに、チップ50および56
の表面64および70間に充填されることに留意された
い。一方、チップ50および56のもう一方の面78、
80、82および84は、パッケージの寸法を小さく
し、熱放散経路を形成するために露出される。
2は、追加のキャリヤを使用しないで、チップ50〜5
6および回路構成部品74から外部装置またはシステム
に信号を送信するために使用されるので、信号送信経路
は短くなる。この図に示すように、導電性ワイヤ62
は、その後曲げられ、特定の要件に従って湾曲または成
形される。導電性ワイヤ62の形成プロセス、および導
電性ワイヤ62とプリント基板との間の以降の表面実装
技術(SMT)は、従来技術であるので、ここでの説明
は省略する。
れるフィルム・キャリヤの平面図である。ここで、フィ
ルム・キャリヤ58についてさらに説明する。フィルム
・キャリヤ58は、絶縁フィルム60およびこの絶縁フ
ィルム60上に配置されている。例えば銅のワイヤのよ
うな導電性ワイヤ62を備える。通常、導電性ワイヤ6
2は、ストリップの形をしていて、パッケージされる前
は柔軟性を持つ。自動生産の場合には、絶縁フィルム6
0は、フィルム・キャリヤ58の移動を容易にするため
に、その二つの端部のところに引き込み孔部86を持
つ。絶縁フィルム60は、さらに、コーナ部分が絶縁フ
ィルム60の本体に接続しているコーナ支持リング88
を備えることができる。従って、安定性を改善するため
に、導電性ワイヤ62をコーナ支持リング88上に配置
することができる。コーナ支持リング88を導電性ワイ
ヤ62上にテープで固定することもできるし、絶縁フィ
ルム60と一体に形成することもできる。絶縁材76の
取り付け状態を改善するために、例えば、十字形、円
形、長方形または他の幾何学的形状の設置用孔部90が
コーナ部分に形成される。図4の場合には、チップ50
〜56の間の点線の枠92で示す範囲が絶縁材68によ
り充填され、設置用孔部90が絶縁材76により充填さ
れる。従って、絶縁材76の固定状態が改善され、チッ
プ50〜56とフィルム・キャリヤ58との間の固定状
態が改善される。
ャリヤ58上に配置し、導電性ワイヤ62を通して、チ
ップ50〜56と接続することができる。それ故、パッ
ケージを異なる機能および周波数範囲を含む、種々の分
野に使用することができる。例えば、パッケージは、通
信装置、計算システム、または一つのシステムに適用す
ることができる。図4の実施形態の場合には、チップ5
0、52、54はフィルム・キャリヤ58上に一列に配
置される。当業者であれば、フィルム・キャリヤ上の異
なる位置に、異なるサイズの複数のチップを配置するこ
とができることを理解されたい。複数のチップは、回路
構成部品を組み立てることによって、フィルム・キャリ
ヤ上に配置することもできる。
チップ・スケール・パッケージの配置状態を示す。プリ
ント基板100は、通常、基板102とプリント回路1
04および106を備える。基板102は、例えば、積
層により形成された多段プリント基板である。プリント
回路104および106の材料は、例えば、銅フォイル
を含む。本発明の場合には、プリント基板100は、フ
ィルム・キャリヤ58の導電性ワイヤ62に直接電気的
に接続している。それ故、例えば、表面実装技術によ
り、フィルム・キャリヤの導電性ワイヤと、プリント基
板100の導電性ワイヤの間を接続する、従来技術と比
較すると、信号送信経路が短くなる。本発明の場合に
は、チップ50〜56の表面64〜70間に絶縁材76
が充填され、表面78〜84は露出状態のまま放置され
る。チップ50〜56のパッケージが、プリント基板1
00の上に配置されているので、チップ56の裸の面8
4は、この図に示すように、プリント回路106に直接
接続される。表面積を広くするために、プリント回路1
06が、プリント回路106上のアースに接続してい
て、表面積が広くなったために、熱放散効果が改善され
る。さらに、チップ50、52、54に対する熱放散経
路を形成するために、ヒート・シンクまたはヒート・ス
プレッダのような熱放散装置108を、プリント基板1
00の遠い面のところで、チップ50、52、54の表
面78、80、82上に設置することができる。
り、従来の実績のある高品質ダイ法を使用しないで、パ
ッケージ・プロセス中に、チップ・パッケージを試験す
ることができる。それ故、コストを低減することができ
る。
利点を含む。
ッケージを使用することにより、厚さが薄くなり、表面
積が小さくなる。パッケージのサイズは、チップの大き
さより少し大きい。
ヤの導電性ワイヤが、直接電気的にチップに接続してい
る。そのため、チップとプリント基板との間の信号送信
経路が短くなり、チップの性能が向上する。
採用している。そのため、熱放散性能が改善される。熱
は、プリント基板上のプリント回路、金属プレート、ま
たは追加の熱放散装置により放散される。
質ダイ法を使用しないで、パッケージ作業中に、チップ
に対して行うことができる。
ィルム・キャリヤとの間に充填された絶縁材の固定状態
が改善され、その結果、チップをより安定した状態で、
フィルム・キャリヤ上に配置することができる。
ム・キャリヤ上に、直接配置することができる。導電性
ワイヤにより、電気接続およびその信号送信の両方を行
うことができる。それ故、この種のパッケージは、本発
明の種々の分野に適用することができる。
行を読めば、当業者なら他の実行方法を思いつくことが
できるだろう。上記仕様および実施形態は、単に例示と
してのものであって、本発明の真の範囲および精神は、
特許請求の範囲に記載してある。
である。
ージの断面図である。
プ・スケール・パッケージの断面図である。
キャリヤである。
プ・スケール・パッケージを適用する方法の断面図であ
る。
Claims (23)
- 【請求項1】 マルチチップ用チップ・スケール・パッ
ケージであって、 フィルム・キャリヤと、 前記フィルム・キャリヤの絶縁フィルムの二つの面上に
配置され、各内面に、前記フィルム・キャリヤの導電性
ワイヤと接続している突起を持つ複数のチップと、 前記フィルム・キャリヤ上に配置され、前記導電性ワイ
ヤに電気的に接続している少なくとも一つの回路構成部
品と、 前記内面を密封するために、前記チップの間に充填され
た絶縁材とを備え、前記チップが露出した外面を持ち、 前記フィルム・キャリヤが、さらに、 絶縁フィルムと、 前記絶縁フィルム上に配置された複数の導電性ワイヤと
を備えることを特徴とするパッケージ。 - 【請求項2】 請求項1に記載のパッケージにおいて、
前記絶縁材が、前記絶縁フィルムの部分を覆うように充
填されていることを特徴とするパッケージ。 - 【請求項3】 請求項1に記載のパッケージにおいて、
前記絶縁フィルムが、さらに、その二つの端部に、複数
の引き入れ孔部を備えることを特徴とするパッケージ。 - 【請求項4】 請求項1に記載のパッケージにおいて、
前記フィルム・キャリヤが、さらに、前記絶縁材により
充填された、少なくとも一つの設置用孔部を備えること
を特徴とするパッケージ。 - 【請求項5】 請求項1に記載のパッケージにおいて、
前記フィルム・キャリヤが、さらに、前記導電性ワイヤ
を支持するために、前記絶縁フィルムにより囲まれてい
るコーナ支持リングを備えることを特徴とするパッケー
ジ。 - 【請求項6】 請求項5に記載のパッケージにおいて、
前記コーナ支持リングが前記絶縁フィルムに接続してい
る複数の隅を持つことを特徴とするパッケージ。 - 【請求項7】 請求項5に記載のパッケージにおいて、
前記隅の少なくとも一つが、少なくとも一つの設置用孔
部を持つことを特徴とするパッケージ。 - 【請求項8】 請求項1に記載のパッケージにおいて、
前記回路構成部品が一つのインダクタを備えることを特
徴とするパッケージ。 - 【請求項9】 請求項1に記載のパッケージにおいて、
前記回路構成部品が一つの抵抗を備えることを特徴とす
るパッケージ。 - 【請求項10】 請求項1に記載のパッケージにおい
て、前記回路構成部品が一つのコンデンサを備えること
を特徴とするパッケージ。 - 【請求項11】 上に配置されている一つのパッケージ
を持つプリント基板であって、 基板と、 前記基板上の複数のプリント回路とを備え、 前記パッケージが、 フィルム・キャリヤと、 前記フィルム・キャリヤの絶縁フィルムの二つの面上に
配置され、各内面に、前記フィルム・キャリヤの導電性
ワイヤと接続している突起を持つ複数のチップと、 前記フィルム・キャリヤ上に配置され、前記導電性ワイ
ヤに電気的に接続している少なくとも一つの回路構成部
品と、 前記内面を密封するために、前記チップの間に充填され
た絶縁材とを備え、前記チップが露出外面を持ち、 前記フィルム・キャリヤが、さらに、 絶縁フィルムと、 前記絶縁フィルム上に配置された複数の導電性ワイヤと
を備えることを特徴とするプリント基板。 - 【請求項12】 請求項11に記載のプリント基板にお
いて、露出外面の少なくとも一つが、前記プリント回路
の少なくとも一つに接触していることを特徴とするプリ
ント基板。 - 【請求項13】 請求項12に記載のプリント基板にお
いて、熱放散装置が前記露出面の少なくとも一つの上に
設置されていることを特徴とするプリント基板。 - 【請求項14】 請求項13に記載のプリント基板にお
いて、前記熱放散装置が一つのヒート・スプレッダを備
えることを特徴とするプリント基板。 - 【請求項15】 請求項13に記載のプリント基板にお
いて、前記熱放散装置が一つのヒート・シンクを備える
ことを特徴とするプリント基板。 - 【請求項16】 請求項11に記載のプリント基板にお
いて、前記絶縁フィルムが、さらに、前記絶縁材により
充填された少なくとも一つの設置用孔部を備えることを
特徴とするプリント基板。 - 【請求項17】 請求項11に記載のプリント基板にお
いて、前記基板が多段プリント基板を備えることを特徴
とするプリント基板。 - 【請求項18】 請求項11に記載のプリント基板にお
いて、フィルム・キャリヤが、さらに、前記絶縁フィル
ムにより囲まれ、それに接続しているコーナ支持リング
を備えることを特徴とするプリント基板。 - 【請求項19】 請求項18に記載のプリント基板にお
いて、前記コーナ支持リングが前記絶縁フィルムに接続
している複数の隅を持つことを特徴とするプリント基
板。 - 【請求項20】 請求項19に記載のプリント基板にお
いて、前記各隅の少なくとも一つが少なくとも一つの設
置用孔部を備えることを特徴とするプリント基板。 - 【請求項21】 請求項11に記載のプリント基板にお
いて、前記回路構成部品が一つのインダクタを備えるこ
とを特徴とするプリント基板。 - 【請求項22】 請求項11に記載のプリント基板にお
いて、前記回路構成部品が一つの抵抗を備えることを特
徴とするプリント基板。 - 【請求項23】 請求項11に記載のプリント基板にお
いて、前記回路構成部品が一つのコンデンサを備えるこ
とを特徴とするプリント基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02226399A JP3560488B2 (ja) | 1999-01-29 | 1999-01-29 | マルチチップ用チップ・スケール・パッケージ |
US09/241,340 US6239367B1 (en) | 1999-01-29 | 1999-02-01 | Multi-chip chip scale package |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02226399A JP3560488B2 (ja) | 1999-01-29 | 1999-01-29 | マルチチップ用チップ・スケール・パッケージ |
US09/241,340 US6239367B1 (en) | 1999-01-29 | 1999-02-01 | Multi-chip chip scale package |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000223650A true JP2000223650A (ja) | 2000-08-11 |
JP3560488B2 JP3560488B2 (ja) | 2004-09-02 |
Family
ID=26359438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02226399A Expired - Lifetime JP3560488B2 (ja) | 1999-01-29 | 1999-01-29 | マルチチップ用チップ・スケール・パッケージ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6239367B1 (ja) |
JP (1) | JP3560488B2 (ja) |
Families Citing this family (84)
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---|---|---|---|---|
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- 1999-02-01 US US09/241,340 patent/US6239367B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP3560488B2 (ja) | 2004-09-02 |
US6239367B1 (en) | 2001-05-29 |
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