KR20200039883A - 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법 - Google Patents

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Abstract

하부 재배선층을 형성하는 것; 상기 하부 재배선층의 일측에 스택을 형성하는 것; 및 상기 하부 재배선층의 상면에 반도체 칩을 적층하는 것; 을 포함하며, 상기 스택을 형성하는 것은: 감광성 폴리머를 상기 하부 재배선층의 상면에 도포하여 제1 절연층을 형성하는 것; 상기 제1 절연층을 관통하는 제1 비아를 형성하는 것; 감광성 폴리머를 상기 제1 절연층의 상면에 도포하여 제2 절연층을 형성하는 것; 상기 제2 절연층을 관통하는 제2 비아를 형성하는 것을 포함하는 반도체 패키지 제조방법이 제공된다.

Description

반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법{Semiconductor package, method for semiconductor package and method for re-distribution layer structure}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 재배선층을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 하나의 인쇄회로기판(PCB) 상에 하나의 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
최근 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 반도체 실장 기술은 하나의 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 사용되고 있다.
본 발명이 해결하고자 하는 과제는 재배선층을 이용하면서도 chip-last 공정이 가능할 수 있는 반도체 패키지 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 미세한 크기의 비아를 형성할 수 있는 반도체 패키지 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 하부 재배선층; 상기 하부 재배선층의 상면 중 제1 영역에 제공되는 스택; 및 상기 하부 재배선층의 상면 중 제2 영역에 제공되는 반도체 칩; 을 포함하고, 상기 스택은: 상기 하부 재배선층의 상면 상의 제1 절연층; 및 상기 제1 절연층의 상면 상의 제2 절연층; 을 포함하며, 상기 제1 절연층과 상기 제2 절연층은 상기 반도체 칩을 향하는 방향에서 계단 구조를 형성할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 재배선층 구조체 제조방법은 하부 재배선층을 형성하는 것; 및 상기 하부 재배선층 상에 스택을 형성하는 것; 을 포함하며, 상기 스택을 형성하는 것은: 상기 하부 재배선층의 상면에 제1 절연층을 형성하는 것; 상기 제1 절연층을 관통하는 제1 비아를 형성하는 것; 상기 제1 절연층의 상면에 제2 절연층을 형성하는 것; 상기 제2 절연층을 관통하는 제2 비아를 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지 제조방법은 하부 재배선층을 형성하는 것; 상기 하부 재배선층의 일측에 스택을 형성하는 것; 및 상기 하부 재배선층의 상면에 반도체 칩을 적층하는 것; 을 포함하며, 상기 스택을 형성하는 것은: 감광성 폴리머를 상기 하부 재배선층의 상면에 도포하여 제1 절연층을 형성하는 것; 상기 제1 절연층을 관통하는 제1 비아를 형성하는 것; 감광성 폴리머를 상기 제1 절연층의 상면에 도포하여 제2 절연층을 형성하는 것; 상기 제2 절연층을 관통하는 제2 비아를 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지 제조방법에 따르면, 재배선층을 이용하면서도 chip-last 공정이 가능하여 재배선층의 형성과 반도체 칩의 형성 과정을 분리할 수 있다.
본 발명의 반도체 패키지 제조방법에 따르면, 제조 시간을 단축시키면서도 공정의 수율을 향상시킬 수 있다.
본 발명의 반도체 패키지 제조방법에 따르면, 미세한 크기의 비아를 형성하고 비아의 경로 설정이 자유로우며 반도체 패키지의 전체적인 부피를 줄일 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 2는 본 발명의 실시 예들에 따른 캐리어 기판을 나타낸 단면도이다.
도 3은 도 1의 순서도에 따른 하부 재배선층을 형성하는 것을 나타낸 단면도이다.
도 4a 내지 도 4i는 도 1의 순서도에 따른 스택을 형성하는 것을 나타낸 단면도이다.
도 5는 도 1의 순서도에 따른 반도체 칩을 적층하는 것을 나타낸 단면도이다.
도 6은 도 1의 순서도에 따른 몰딩하는 것을 나타낸 단면도이다.
도 7은 도 1의 순서도에 따른 상부 재배선층을 형성하는 것을 나타낸 단면도이다.
도 8은 본 발명의 실시 예들에 따른 캐리어 기판을 제거하는 과정을 나타낸 단면도이다.
도 9a는 도 1의 순서도에 따른 상부 패키지를 적층하는 것을 나타낸 단면도이다.
도 9b는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 평면도이다.
도 10은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 11은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이고, 도 2 내지 도 9a는 도 1의 반도체 패키지 제조방법에 의해 반도체 패키지를 제조하는 과정을 나타낸 단면도이다.
이하에서, 도 2의 D1 방향을 제1 방향 또는 윗방향이라 칭하고, D2 방향을 제2 방향 또는 오른쪽이라 칭할 수 있다.
도 1을 참고하면, 반도체 패키지 제조방법(S)은 하부 재배선층을 형성하는 것(S1), 스택을 형성하는 것(S2), 반도체 칩을 적층하는 것(S3), 몰딩하는 것(S4), 상부 재배선층을 형성하는 것(S5) 및 상부 패키지를 적층하는 것(S6)을 포함할 수 있다.
도 1 및 도 2를 참고하면, 하부 재배선층을 형성하는 것(S1)을 위해 캐리어 기판(8)이 제공될 수 있다. 도 3을 참고하면, 캐리어 기판(8)의 상면에 하부 재배선층(1)이 형성될 수 있다. 실시 예들에서, 하부 재배선층(1)은 캐리어 기판(8) 위에서 감광성 물질을 증착 또는 코팅하고, 노광 및 현상 공정을 통해 구멍을 형성하여 전도성 물질을 채워 넣는 방식으로 형성될 수 있다.
하부 재배선층(1)은 하부 재배선 절연체(11), 하부 재배선 외부단자(131), 하부 재배선 패턴(133), 하부 재배선 연결단자(135) 및 하부 재배선 비아(15)를 포함할 수 있다. 하부 재배선 절연체(11)의 하면에 하부 재배선 홀(17)이 제공될 수 있다.
하부 재배선 절연체(11)는 감광성 물질을 포함할 수 있다. 실시 예들에서, 감광성 물질은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), benzocyclobutene계 폴리머(BCB) 또는 photo imageable dielectric(PID) 중에서 적어도 하나를 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 하부 재배선 절연체(11)는 하부 재배선층(1)의 몸체일 수 있다. 하부 재배선 절연체(11)는 하부 재배선 패턴(133)을 보호할 수 있다. 하부 재배선 절연체(11)는 다층 구조일 수 있다.
하부 재배선 패턴(133)은 제1 방향(D1) 및 제2 방향(D2)을 따라 복수 개가 제공될 수 있다. 제1 방향(D1)을 따라 이격된 하부 재배선 패턴들(133)은 복수 개의 층을 형성할 수 있다.
하부 재배선 비아(15)는 제1 방향(D1)을 따라 이격된 하부 재배선 패턴들(133)을 각각 전기적으로 연결시킬 수 있다. 본 명세서에서 전기적으로 연결된다는 것은 직접적인 연결 또는 다른 도전 구성요소를 통한 간접적인 연결을 의미할 수 있다. 하부 재배선 비아(15)는 제1 방향(D1)으로 갈수록 폭이 넓어질 수 있다. 그러나 이에 한정하는 것은 아니며, 하부 재배선 비아(15)의 폭은 제1 방향(D1)으로 일정할 수도 있으며, 그 외 다른 형상일 수도 있다.
하부 재배선 외부단자(131)는 하부 재배선 절연체(11)의 상면 중 제1 영역에 위치할 수 있다. 제1 영역은 엣지 영역일 수 있다. 실시 예들에서, 하부 재배선 외부단자(131)는 패드일 수 있다. 하부 재배선 외부단자(131)는 복수 개 제공될 수 있다. 하부 재배선 외부단자(131)는 하부 재배선 패턴들(133)의 일부와 반도체 칩(5, 도 9a 참고)의 집적 회로들(미도시)을 전기적으로 연결시킬 수 있다.
하부 재배선 연결단자(135)는 하부 재배선 절연체(11)의 상면 중 제2 영역에 위치할 수 있다. 제2 영역은 가운데 영역일 수 있다. 제2 영역은 제1 영역보다 가운데 위치할 수 있다. 제1 영역은 제2 영역보다 하부 재배선 절연체(11)의 측면에 인접한 영역일 수 있다. 실시 예들에서, 하부 재배선 연결단자(135)는 패드일 수 있다. 하부 재배선 연결단자(135)는 복수 개 제공될 수 있다. 하부 재배선 연결단자(135)는 하부 재배선 패턴들(133)의 일부와 스택(3, 도 9a 참고)을 전기적으로 연결시킬 수 있다.
하부 재배선 외부단자(131), 하부 재배선 패턴(133), 하부 재배선 연결단자(135) 및 하부 재배선 비아(15)는 전도성 물질을 포함할 수 있다. 실시 예들에서, 전도성 물질은 구리 또는 알루미늄과 같은 금속 등을 포함할 수 있다. 하부 재배선 홀(17)은 하부 재배선층(1)의 하면에서 제1 방향(D1)으로 일정 깊이 함입되어 하부 재배선 패턴들(133)의 일부를 노출시킬 수 있다.
도 1 및 도 4a를 참고하면, 스택을 형성하는 것(S2)은 하부 재배선층(3) 위에 스택(3, 도 9a 참고)을 형성하는 것을 포함할 수 있다. 하부 재배선층(3)의 상면에 감광성 물질이 증착 또는 코팅되어 제1 예비 절연층(3111)을 형성할 수 있다. 실시 예들에서, 감광성 물질은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), benzocyclobutene계 폴리머(BCB) 또는 photo imageable dielectric(PID) 중에서 적어도 하나를 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 제1 예비 절연층(3111)은 하부 재배선 외부단자(131) 및 하부 재배선 연결단자(135)를 덮을 수 있다.
도 4b를 참고하면, 노광 및 현상 공정을 통해 제1 예비 절연층(3111)이 패터닝될 수 있다. 노광 및 현상 공정에 의해 패터닝된 제1 예비 절연층(3111)은 제1 절연층(311)이 될 수 있다. 현상 공정은 포지티브 톤 현상(positive-tone development, PTD) 공정 또는 네거티브 톤 현상(negative-tone development, NTD) 공정을 포함할 수 있다. 실시 예들에서, 패터닝되어 형성된 제1 절연층(311)의 하면은 하부 재배선층(3)의 상면과 접할 수 있다. 그러나 이에 한정하는 것은 아니다. 실시 예들에서, 제1 절연층(311)의 두께는 하부 재배선 절연체(11)의 한 층보다 두꺼울 수 있다.
제1 예비 절연층(3111)의 적어도 일 부분이 제1 예비 절연층(3111)의 상면으로부터 하부 재배선층(1)의 상면까지 함입되어 하부 재배선 외부단자(131)을 노출시킬 수 있다. 하부 재배선 외부단자(131)를 노출시키는 부분은 제1 비아홀(311h)이라 명명될 수 있다. 실시 예들에서, 제1 비아홀(311h)은 제1 절연층(311)의 상면에서부터 하부 재배선층(1) 쪽으로 갈수록 폭이 좁아지거나 일정할 수 있다. 제1 비아홀(311h)은 복수 개 제공될 수 있다. 복수 개의 제1 비아홀(311h)은 제2 방향(D2)으로 이격되어 배치될 수 있다. 제1 예비 절연층(3111)의 적어도 일 부분이 제1 예비 절연층(3111)의 상면으로부터 하부 재배선층(1)의 상면까지 함입되어 하부 재배선 연결단자(135)를 노출시킬 수 있다. 하부 재배선 연결단자(135)를 노출시키는 부분은 제1 홀(311h')이라 명명될 수 있다. 제1 홀(311h')은 제1 영역 위에 위치할 수 있다. 제1 홀(311h')은 제1 내측면(311c) 사이에 형성된 공간을 의미할 수 있다. 제1 홀(311h')에 반도체 칩(5, 도 9a 참고)이 위치할 수 있다. 이에 대한 상세한 내용은 후술하도록 한다.
도 4c를 참고하면, 제1 절연층(311)의 제1 비아홀(311h)에 전도체가 제공될 수 있다. 실시 예들에서, 전도체는 전기 도금 공정에 의해 형성될 수 있다. 제1 비아홀(311h)에 제공된 전도체는 제1 비아(315)라 칭할 수 있다. 제1 비아(315)의 상면 및 제1 절연층(311)의 상면(311b)에 제공된 전도체는 제1 배선(313)이라 칭할 수 있다. 제1 비아(315) 및 제1 배선(313)은 전기적으로 연결될 수 있다. 제1 비아(315) 및 제1 배선(313)은 구리를 포함할 수 있으나, 이에 한정하는 것은 아니다. 제1 비아(315)는 하부 재배선 외부단자(131)와 전기적으로 연결될 수 있다. 제1 비아(315)는 하부 재배선 외부단자(131)를 통해 하부 재배선 패턴(133)과 전기적으로 연결될 수 있다. 제1 비아(315) 및/또는 제1 절연층(311)은 하부 재배선 외부단자(131)의 상면을 전부 덮을 수 있다. 하부 재배선 외부단자(131)는 외부에 노출되지 아니할 수 있다. 스택을 형성하는 것(S2)에서부터 발생할 수 있는 하부 재배선 외부단자(131)의 산화는 방지될 수 있다. 하부 재배선 외부단자(131)의 신뢰성은 향상될 수 있다.
도 4d를 참고하면, 제1 절연층(311)의 상면(311b) 및 하부 재배선층(1)의 상면에 감광성 물질이 증착 또는 코팅되어 제2 예비 절연층(3311)을 형성할 수 있다. 실시 예들에서, 감광성 물질은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), benzocyclobutene계 폴리머(BCB) 또는 photo imageable dielectric(PID) 중에서 적어도 하나를 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 제2 예비 절연층(3311)은 제1 배선(313) 및 하부 재배선 연결단자(135)를 덮을 수 있다. 제1 배선(313)을 덮은 제2 예비 절연층(3311)의 제1 상면은(331b) 하부 재배선 연결단자(135)를 덮은 제2 예비 절연층(3311)의 제2 상면(331x)보다 높이 위치할 수 있다. 제1 상면(331b) 및 제2 상면(331x)은 경사면(331y)을 통해 연결될 수 있다. 제1 절연층(311)의 높이가 적절하면, 제2 예비 절연층(3311)의 두께는 모든 부분에서 대체로 일정할 수 있다.
도 4e를 참고하면, 노광 및 현상 공정을 통해 제2 예비 절연층(3311)이 패터닝될 수 있다. 노광 및 현상 공정에 의해 패터닝된 제2 예비 절연층(3311)은 제2 절연층(331)이 될 수 있다. 현상 공정은 포지티브 톤 현상(positive-tone development, PTD) 공정 또는 네거티브 톤 현상(negative-tone development, NTD) 공정을 포함할 수 있다.
제2 예비 절연층(3311)의 적어도 일 부분이 제2 예비 절연층(3311)의 상면으로부터 하부 재배선층(1)의 상면 또는 제1 절연층(311)의 상면(311b)까지 함입되어 하부 재배선 연결단자(135)를 노출시킬 수 있다. 제1 배선(313)을 노출시키는 부분은 제2 비아홀(331h)이라 명명될 수 있다. 실시 예들에서, 제2 비아홀(331h)은 제2 절연층(331)의 상면에서부터 제1 절연층(311) 쪽으로 갈수록 폭이 좁아지거나 일정할 수 있다. 제2 비아홀(331h)은 복수 개 제공될 수 있다. 복수 개의 제2 비아홀(331h)은 제2 방향(D2)으로 이격되어 배치될 수 있다. 제2 예비 절연층(3311)의 적어도 일 부분이 제2 예비 절연층(3311)의 상면으로부터 하부 재배선층(1)의 상면까지 함입되어 하부 재배선 연결단자(135)를 노출시킬 수 있다. 하부 재배선 연결단자(135)가 다시 노출되어 제1 홀(311h')이 다시 형성될 수 있다. 제1 홀(311h') 상에 제2 홀(331h')이 형성될 수 있다. 제2 홀(331h')은 제2 내측면(331c) 사이에 형성된 공간을 의미할 수 있다. 제2 홀(331h')은 제1 홀(311h')과 연통되어 하나의 공간을 형성할 수 있다. 제1 홀(311h')에 반도체 칩(5, 도 9a 참고)이 위치할 수 있다. 이에 대한 상세한 내용은 후술하도록 한다. 제2 예비 절연층(3311)은 노광 및 현상 공정에 의해 제2 절연층(331)이 될 수 있다. 현상 공정은 포지티브 톤 현상(positive-tone development, PTD) 공정 또는 네거티브 톤 현상(negative-tone development, NTD) 공정을 포함할 수 있다.
제1 절연층(311)과 제2 절연층(331)은 하부 재배선 연결단자(135)를 향하는 방향으로 계단 구조를 형성할 수 있다. 즉, 제1 절연층(311)의 제1 내측면(311c)과 제2 절연층(331)의 제2 내측면(331c)은 동일 면 상에 정렬되지 아니할 수 있다. 제1 내측면(311c)은 제2 내측면(331c)보다 내측에 배치될 수 있다. 즉, 제1 내측면(311c)은 평면적 관점에서 제2 내측면(331c)보다 하부 재배선 연결단자(135)에 가깝게 배치될 수 있다. 제2 절연층(331)의 제2 상면(331b)의 면적은 제1 절연층(311)의 제1 상면(311b)의 면적보다 작을 수 있다. 제1 절연층(311) 위에 제2 절연층(331)이 형성되어도, 제1 절연층(311)의 제1 상면(311b) 중 일부(311b')는 노출되어 있을 수 있다. 노출된 일부(311b')는 제1 내측면(311c)에 인접한 부분일 수 있다.
도 4f를 참고하면, 제2 절연층(331)의 제2 비아홀(331h)에 전도체가 제공될 수 있다. 전도체는 전기 도금 공정에 의해 형성될 수 있다. 제2 비아홀(331h)에 제공된 전도체는 제2 비아(335)라 칭할 수 있다. 제2 비아(335)의 상면 및 제2 절연층(331)의 상면(331b)에 제공된 전도체는 제2 배선(333)이라 칭할 수 있다. 제2 비아(335) 및 제2 배선(333)은 전기적으로 연결될 수 있다. 제2 비아(335) 및 제2 배선(333)은 구리를 포함할 수 있으나, 이에 한정하는 것은 아니다. 제2 비아(335)는 제1 배선(313)과 전기적으로 연결될 수 있다. 제2 비아(335)는 제1 배선(313)를 통해 제1 비아(315)와 전기적으로 연결될 수 있다.
실시 예들에서, 제1 비아(315)와 제2 비아(335)는 동일 직선 상에 위치하지 아니할 수 있다. 즉, 제1 비아(315)의 중심선의 연장선(C1)과 제2 비아(335)의 중심선의 연장선(C2)은 이격되어 있을 수 있다. 다른 직선에 위치한 제1 비아(315) 및 제2 비아(335)는 제1 배선(313)에 의해 연결될 수 있다. 제1 비아(315)와 제2 비아(335)가 다른 직선 상에 위치할 수 있으므로, 하부 재배선층(1)의 하부 재배선 패턴(133)은 자유롭게 배치될 수 있다.
도 4g를 참고하면, 제2 절연층(331)의 상면(331b) 및 하부 재배선층(1)의 상면에 감광성 물질이 증착 또는 코팅되어 제3 예비 절연층(3511)을 형성할 수 있다. 실시 예들에서, 감광성 물질은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), benzocyclobutene계 폴리머(BCB) 또는 photo imageable dielectric(PID) 중에서 적어도 하나를 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 제3 예비 절연층(3511)은 제2 배선(333) 및 하부 재배선 연결단자(135)를 덮을 수 있다. 제2 배선(333)을 덮은 제3 예비 절연층(3511)의 제1 상면은(351b) 하부 재배선 연결단자(135)를 덮은 제3 예비 절연층(3511)의 제2 상면(351x)보다 높이 위치할 수 있다. 제1 상면(351b) 및 제2 상면(351x)은 두 경사면(351y, 351z)을 통해 연결될 수 있다. 제1 절연층(311)과 제2 절연층(331)이 계단 구조를 형성하므로, 단차는 지나치게 크지 아니할 수 있다. 따라서 제3 예비 절연층(3511)의 두께는 모든 부분에서 대체로 일정할 수 있다.
도 4h를 참고하면, 노광 및 현상 공정을 통해 제3 예비 절연층(3511)이 패터닝될 수 있다. 노광 및 현상 공정에 의해 패터닝된 제3 예비 절연층(3511)은 제3 절연층(351)이 될 수 있다. 현상 공정은 포지티브 톤 현상(positive-tone development, PTD) 공정 또는 네거티브 톤 현상(negative-tone development, NTD) 공정을 포함할 수 있다.
제3 예비 절연층(3511)의 적어도 일 부분이 제3 예비 절연층(3511)의 상면으로부터 하부 재배선층(1)의 상면 또는 제2 절연층(331)의 상면(331b)까지 함입되어 하부 재배선 연결단자(135) 및 제2 배선(333)을 노출시킬 수 있다. 상부단자(353)를 노출시키는 부분은 제3 비아홀(351h)이라 명명될 수 있다. 실시 예들에서, 제3 비아홀(351h)은 제3 절연층(351)의 상면에서부터 제2 절연층(331) 쪽으로 갈수록 폭이 좁아지거나 일정할 수 있다. 제3 비아홀(351h)은 복수 개 제공될 수 있다. 복수 개의 제3 비아홀(351h)은 제2 방향(D2)으로 이격되어 배치될 수 있다. 제3 예비 절연층(3511)의 적어도 일 부분이 제3 예비 절연층(3511)의 상면으로부터 하부 재배선층(1)의 상면까지 함입되어 하부 재배선 연결단자(135)를 노출시킬 수 있다. 하부 재배선 연결단자(135)가 다시 노출되어 제1 홀(311h') 및 제2 홀(331h')이 다시 형성될 수 있다. 제2 홀(331h') 상에 제3 홀(351h')이 형성될 수 있다. 제3 홀(351h')은 제3 내측면(351c) 사이에 형성된 공간을 의미할 수 있다. 제3 홀(351h')은 제1 홀(311h') 및 제2 홀(331h')과 연통되어 하나의 공간을 형성할 수 있다. 제1 홀(311h')에 반도체 칩(5, 도 9a 참고)이 위치할 수 있다. 이에 대한 상세한 내용은 후술하도록 한다. 제3 예비 절연층(3511)은 노광 및 현상 공정에 의해 제3 절연층(351)이 될 수 있다. 현상 공정은 포지티브 톤 현상(positive-tone development, PTD) 공정 또는 네거티브 톤 현상(negative-tone development, NTD) 공정을 포함할 수 있다.
제2 절연층(331)과 제3 절연층(351)은 하부 재배선 연결단자(135)를 향하는 방향으로 계단 구조를 형성할 수 있다. 즉, 제2 절연층(331)의 제2 내측면(331c)과 제3 절연층(351)의 제3 내측면(351c)은 동일 면 상에 정렬되지 아니할 수 있다. 제2 내측면(331c)은 내측면(351c)보다 내측에 배치될 수 있다. 즉, 제2 내측면(331c)은 평면적 관점에서 제3 내측면(351c)보다 하부 재배선 연결단자(135)에 가깝게 배치될 수 있다. 제3 절연층(351)의 제3 상면(351b)의 면적은 제2 절연층(331)의 제2 상면(331b)의 면적보다 작을 수 있다. 제2 절연층(331) 위에 제3 절연층(351)이 형성되어도, 제2 절연층(331)의 제2 상면(331b) 중 일부(331b')는 노출되어 있을 수 있다. 노출된 일부(331b')는 제2 내측면(331c)에 인접한 부분일 수 있다.
도 4i를 참고하면, 제3 절연층(351)의 제3 비아홀(351h)에 전도체가 제공될 수 있다. 전도체는 전기 도금 공정에 의해 형성될 수 있다. 제3 비아홀(351h)에 제공된 전도체는 제3 비아(355)라 칭할 수 있다. 제3 비아(355)의 상면 및 제3 절연층(351)의 상면(351b)에 제공된 전도체는 상부단자(353)라 칭할 수 있다. 제3 비아(355) 및 상부단자(353)는 전기적으로 연결될 수 있다. 제3 비아(355) 및 상부단자(353)는 구리를 포함할 수 있으나, 이에 한정하는 것은 아니다. 제3 비아(355)는 제2 배선(333)과 전기적으로 연결될 수 있다. 제3 비아(335)는 제2 배선(333)를 통해 제2 비아(335)와 전기적으로 연결될 수 있다.
실시 예들에서, 제2 비아(335)와 제3 비아(355)는 동일 직선 상에 위치하지 아니할 수 있다. 즉, 제2 비아(335)의 중심선의 연장선(C2)과 제3 비아(355)의 중심선의 연장선(C3)은 이격되어 있을 수 있다. 다른 직선에 위치한 제1 비아(335) 및 제2 비아(355)는 제2 배선(333)에 의해 연결될 수 있다. 제2 비아(335)와 제3 비아(355)가 다른 직선 상에 위치할 수 있으므로, 하부 재배선층(1)의 하부 재배선 패턴(133) 및/또는 상부 패키지(9, 도 9a 참고)의 단자 등은 자유롭게 배치될 수 있다.
이상에서는 스택(3)이 제1 내지 제3 절연층들(311, 331, 333) 및 제1 내지 제3 비아들(315, 335, 355)을 포함하는 것을 기준으로 설명하였지만, 이에 한정하는 것은 아니다. 즉, 스택(3)은 1개의 절연층과 1개의 비아만을 포함할 수도 있다. 또는 2개의 절연층과 2개의 비아만을 포함하거나, 4개 이상의 절연층과 4개 이상의 비아를 포함할 수도 있다. 하부 재배선층(1)에 스택(3)이 형성된 구성은 재배선층 구조체라 명명될 수 있다.
도 1 및 도 5를 참고하면, 반도체 칩을 적층하는 것(S3)은 하부 재배선층(1)의 상면에 반도체 칩(5)을 적층하는 것을 포함할 수 있다. 반도체 칩(5)은 메모리 칩, 로직 칩 또는 이들의 조합을 포함할 수 있다. 반도체 칩(5)은 중간 볼(22)을 매개로 하부 재배선층(1)의 하부 재배선 연결단자(135)에 전기적으로 연결될 수 있다. 따라서 반도체 칩(5)은 하부 재배선 패턴(133)에 전기적으로 연결될 수 있다. 반도체 칩(5)의 하면(53)은 하부 재배선층(1)의 상면을 마주볼 수 있다. 중간 볼(22)은 솔더 볼일 수 있으나, 이에 한정하는 것은 아니다.
반도체 칩(5)이 중간 볼(22)을 매개로 하부 재배선층(1)의 상면에 적층되면, 접합 공정이 수행될 수 있다. 접합 공정은 리플로우 공정 또는 열압착 공정 등일 수 있으나, 이에 한정하는 것은 아니다. 접합 공정에 의해 중간 볼(22)과 하부 재배선 연결단자(135)는 접합될 수 있다.
실시 예들에서, 반도체 칩(5)의 상면(51)은 제3 절연층(351)의 제3 상면(351b)보다 낮은 레벨에 위치할 수 있다. 반도체 칩(5)은 스택(3)의 옆에 위치할 수 있다. 즉, 반도체 칩(5)의 측면은 제1 내측면(311c), 제2 내측면(331c) 및/또는 제3 내측면(351c)과 마주할 수 있다.
도 1 및 도 6을 참고하면, 몰딩하는 것(S4)은 반도체 칩(5)의 적어도 일면을 덮는 몰딩막(4)을 형성하는 것을 포함할 수 있다. 몰딩막(4)은 반도체 칩(5)을 외부로부터 보호할 수 있다. 반도체 칩(5)은 몰딩막(4)에 의해 외부의 열, 수분 및/또는 충격 등으로부터 보호될 수 있다. 몰딩막(4)은 반도체 칩(5), 하부 재배선층(1) 및/또는 스택(3)에서 발생하는 열을 외부로 방출할 수 있다. 실시 예들에서, 몰딩막(4)은 반도체 칩(5)의 상면(51)을 덮을 수 있다. 실시 예들에서, 몰딩막(4)은 스택(3)의 외측면(미부호)을 덮을 수 있다. 몰딩막(4)은 반도체 칩(5)의 측면과 스택(3)의 제1 내측면(311c), 제2 내측면(331c) 및/또는 제3 내측면(351c) 사이를 채울 수 있다. 하부 재배선 연결단자(135) 주변에 언더필(6)이 더 제공될 수 있다. 실시 예들에서, 몰딩막(4)은 EMC(Epoxy Molding Compound)를 포함할 수 있다. 몰딩은 반도체 칩(5) 및 스택(3)이 구비된 하부 재배선층(1)을 금형 속에 넣고, 몰딩막(4)의 재료를 주입하여 수행될 수 있다. 실시 예들에서, 몰딩막(4)은 ABF(Ajinomoto Build-up Film)를 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 다른 절연체를 포함할 수도 있다.
도 1 및 도 7을 참고하면, 상부 재배선층을 형성하는 것(S5)은 몰딩이 완료된 후 몰딩막(4)의 상면 및/또는 스택(3)의 상측에 상부 재배선층(7)을 형성하는 것을 포함할 수 있다. 실시 예들에서, 상부 재배선층(7)은 몰딩막(4)의 상면 및/또는 스택(3)의 상측에 감광성 물질을 증착 또는 코팅하고, 노광 및 현상 공정을 통해 구멍을 형성하여 전도성 물질을 채워 넣는 방식으로 형성될 수 있다. 상부 재배선층(7)은 제1 상부 재배선 절연층(711), 제2 상부 재배선 절연층(713), 상부 재배선 패턴(731), 제1 상부 재배선 비아(751), 제2 상부 재배선 비아(753) 및 상부 재배선 단자(733)를 포함할 수 있다.
제1 상부 재배선 절연층(711)은 몰딩막(4) 및 스택(3) 상에 제공될 수 있다. 제2 상부 재배선 절연층(713)은 제1 상부 재배선 절연층(711) 상에 제공될 수 있다. 제1 상부 재배선 절연층(711) 및 제2 상부 재배선 절연층(713)은 감광성 물질을 포함할 수 있다. 실시 예들에서, 감광성 물질은 PID(photo image-able dielectric)를 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 제1 상부 재배선 절연층(711) 및 제2 상부 재배선 절연층(713)은 상부 재배선 패턴(731), 제1 상부 재배선 비아(751) 및 제2 상부 재배선 비아(753)를 보호할 수 있다.
제1 상부 재배선 비아(751)는 제1 상부 재배선 절연층(711)을 관통할 수 있다. 제1 상부 재배선 비아(751)는 제2 방향(D2)을 따라 복수 개가 제공될 수 있다. 제1 상부 재배선 비아들(751)의 일부는 상부단자(353)와 전기적으로 연결될 수 있다.
상부 재배선 패턴(731)은 제1 상부 재배선 비아(751) 상에 제공될 수 있다. 상부 재배선 패턴(731)은 복수 개 제공될 수 있다. 상부 재배선 패턴들(731)의 일부는 제2 방향(D2)으로 연장될 수 있다. 상부 재배선 패턴(731)은 제1 상부 재배선 비아(751)와 전기적으로 연결될 수 있다.
제2 상부 재배선 비아(753)는 제2 상부 재배선 절연층(713)을 관통할 수 있다. 제2 상부 재배선 비아(753)는 제2 방향(D2)을 따라 복수 개가 제공될 수 있다. 제2 상부 재배선 비아들(753)은 상부 재배선 패턴(731)과 전기적으로 연결될 수 있다.
상부 재배선 단자(733)는 제2 상부 재배선 비아(753) 상에 제공될 수 있다. 상부 재배선 단자(733)는 복수 개 제공될 수 있다. 상부 재배선 단자(733)는 제2 상부 재배선 비아(753)와 전기적으로 연결될 수 있다. 실시 예들에서, 상부 재배선 단자(733)는 패드일 수 있다.
상부 재배선 패턴(731), 제1 상부 재배선 비아(751), 제2 상부 재배선 비아(753) 및 상부 재배선 단자(733)는 전도성 물질을 포함할 수 있다. 실시 예들에서, 전도성 물질은 구리 또는 알루미늄과 같은 금속 등을 포함할 수 있다.
반도체 칩(5)의 상측에 상부 재배선층(7)이 배치되므로, 상부 패키지(9, 도 9a 참고)의 단자 등은 자유롭게 배치될 수 있다. 상부 패키지(9)의 설계에 있어 제약은 줄어들 수 있다.
도 8을 참고하면, 하부 재배선층(1)의 하면에 위치하던 캐리어 기판(8)이 제거될 수 있다. 캐리어 기판(8)이 제거되고, 하부 재배선 홀(17)에 의해 노출된 하부 재배선 패턴들(133)에 하부 볼(21)이 결합될 수 있다. 하부 재배선 패턴(133)은 하부 볼(21)에 의해 다른 패키지 또는 보드 등에 전기적으로 연결될 수 있다.
도 1 및 도 9a를 참고하면, 상부 패키지를 적층하는 것(S6)은 상부 재배선층(7) 상에 상부 패키지(9)를 적층하는 것을 포함할 수 있다. 상부 패키지(9)는 상부 기판(91), 상부 반도체 칩(93), 상부 몰딩막(95) 및/또는 상부 와이어(97) 등을 포함할 수 있다. 상부 패키지(9)와 상부 재배선 단자(733)는 상부 볼(23)을 통해 전기적으로 연결될 수 있다. 상부 볼(23)은 솔더 볼일 수 있으나, 이에 한정하는 것은 아니다. 상부 볼(23)과 상부 재배선 단자(733)는 접합될 수 있다. 접합 공정은 리플로우 공정 또는 열압착 공정 등일 수 있다. 그러나 이에 한정하는 것은 아니다. 상부 반도체 칩(93)은 상부 와이어(97), 상부 기판(91), 상부 볼(23)과 전기적으로 연결될 수 있다. 이를 통해 상부 패키지(9)는 상부 재배선층(7) 및 스택(3)을 거쳐 하부 재배선층(1)에 전기적으로 연결될 수 있다.
도 9b는 도 9a에 따른 반도체 패키지를 나타낸 평면도이다. 도 9a는 도 9b의 I-I'을 따라 절단한 단면도에 해당할 수 있다.
도 9b를 참고하면, 반도체 패키지는 평면적 관점에서 반도체 칩(5)의 면적이 스택(3)의 면적보다 작을 수 있다. 반도체 칩(5)은 스택(3) 내부에 형성된 공간에 위치할 수 있다. 도 9b에는 평면적 관점에서 모든 방향으로 스택(3)의 경계가 반도체 칩(5)의 경계보다 외측에 위치하는 것으로 도시되어 있으나, 이에 한정하는 것은 아니다. 즉, 제2 방향(D2)으로는 스택(3)의 경계가 반도체 칩(5)의 경계보다 외측에 위치하지만, 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향으로는 반도체 칩(5)의 경계와 스택(3)의 경계가 동일할 수도 있다.
실시 예들에서, 하부 재배선층(1)의 면적은 평면적 관점에서 스택(3)의 면적보다 클 수 있다. 그러나 이에 한정하는 것은 아니며, 스택(3)의 면적은 하부 재배선층(1)의 면적과 동일할 수도 있다.
이상에서 서술한 본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법에 의하면, 스택을 구비한 하부 재배선층을 형성한 후 반도체 칩을 적층할 수 있다. 따라서 양호한 품질의 하부 재배선층 및 스택과 양호한 품질의 반도체 칩만을 각각 미리 선별하여 사용할 수 있고, 반도체 패키지의 전체적인 수율은 향상될 수 있다. 또한 스택을 구비한 하부 재배선층의 형성과 반도체 칩의 형성이 동시에 진행될 수 있다. 따라서 전체적인 공정에 소요되는 시간은 단축될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지에 의하면, 증착, 코팅, 노광 및/또는 현상 공정 등에 의해 스택이 형성되므로 미세한 크기의 비아홀을 형성할 수 있다. 따라서 반도체 패키지의 전체적인 크기는 줄어들 수 있다. 또한 스택의 높이를 자유롭게 설정할 수 있으므로 스택이 다양한 크기의 반도체 칩의 패키징에 유연하게 대응할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지에 의하면, 스택 내에서 비아들이 다양한 경로를 형성할 수 있다. 따라서 하부 재배선층, 상부 재배선층 및/또는 상부 패키지의 연결 단자 등은 자유롭게 배치될 수 있고, 전체적인 반도체 패키지의 설계에 있어서 제약이 줄어들 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지에 의하면, 상부 재배선층을 포함하므로 하부 재배선층 및/또는 스택의 연결 단자 등은 자유롭게 배치될 수 있고, 전체적인 반도체 패키지의 설계에 있어서 제약이 줄어들 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지에 의하면, 제1 절연층과 제2 절연층이 계단 구조를 형성하므로 제3 절연층의 형성을 위한 제3 예비 절연층의 증착 또는 코팅 시 비교적 균일한 도포가 가능할 수 있다. 따라서 제3 절연층의 형성은 양호하게 진행될 수 있다.
도 10은 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 9a를 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 설명의 편의를 위하여 생략될 수 있다.
도 10을 참고하면, 스택(3)은 제1 절연층(311'), 제1 비아(315'), 제1 배선(313'), 제2 절연층(331'), 제2 비아(335') 및 제2 배선(333')을 포함할 수 있다. 제1 절연층(311')의 제1 내측면(311'c)과 제2 절연층(331')의 제2 내측면(331'c)은 동일 면 상에 형성될 수 있다. 즉, 제1 절연층(311')과 제2 절연층(331')은 계단 구조를 형성하지 아니할 수도 있다. 제2 절연층(331')이 제1 절연층(311') 위에 적층되면, 제1 절연층(311')의 제1 상면(311'b)은 노출되지 아니할 수 있다.
이상에서 스택(3)의 절연층(311', 331')이 두 개인 것으로 서술하였지만, 절연층은 3개 이상일 수도 있다.
도 11은 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 10을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 설명의 편의를 위하여 생략될 수 있다.
도 11을 참고하면, 스택(3)의 외측면은 몰딩막(4)에 의해 덮이지 아니할 수 있다. 즉, 제1 절연층(311')의 제1 외측면(311'a) 및/또는 제2 절연층(331')의 제2 외측면(331'a)은 외부에 노출되어 있을 수 있다. 제1 외측면(311'a) 및/또는 제2 외측면(331'a)은 하부 재배선층(1)의 외측면과 동일 면 상에 정렬될 수 있다.
도 12는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 11을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 설명의 편의를 위하여 생략될 수 있다.
도 12를 참고하면, 상부 재배선층 없이 스택(3)과 상부 패키지(9)가 연결될 수 있다. 제2 배선(333')과 상부 볼(23)이 직접 접할 수 있다. 제2 배선(333')은 상부 볼(23)을 매개로 상부 패키지(9)에 전기적으로 연결될 수 있다.
도 13은 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 12를 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 설명의 편의를 위하여 생략될 수 있다.
도 13을 참고하면, 몰딩막(4)의 상면(4b)과 반도체 칩(5)의 상면(51')은 실질적으로 동일한 평면 상에 위치할 수 있다. 따라서 몰딩막(4)이 몰딩되어도 반도체 칩(5)의 상면(51')은 노출되어 있을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 하부 재배선층
11: 하부 재배선 절연체
131: 하부 재배선 외부단자
133: 하부 재배선 패턴
135: 하부 재배선 연결단자
15: 하부 재배선 비아
17: 하부 재배선 홀
3: 스택
311: 제1 절연층
3111: 제1 예비 절연층
313: 제1 배선
315: 제1 비아
331: 제2 절연층
3311: 제2 예비 절연층
333: 제2 배선
335: 제2 비아
351: 제3 절연층
3511: 제3 예비 절연층
353: 상부단자
355: 제3 비아
5: 반도체 칩
7: 상부 재배선층
711: 제1 상부 재배선 절연층
713: 제2 상부 재배선 절연층
731: 상부 재배선 패턴
733: 상부 재배선 단자
751: 제1 상부 재배선 비아
753: 제2 상부 재배선 비아
21: 하부 볼
22: 중간 볼
23: 상부 볼
4: 몰딩막
6: 언더필
9: 상부 패키지
91: 상부 기판
93: 상부 반도체 칩
95: 상부 몰딩막
97: 상부 와이어
8: 캐리어 기판

Claims (10)

  1. 하부 재배선층;
    상기 하부 재배선층의 상면 중 제1 영역에 제공되는 스택; 및
    상기 하부 재배선층의 상면 중 제2 영역에 제공되는 반도체 칩; 을 포함하고,
    상기 스택은:
    상기 하부 재배선층의 상면 상의 제1 절연층; 및
    상기 제1 절연층의 상면 상의 제2 절연층; 을 포함하며,
    상기 제1 절연층과 상기 제2 절연층은 상기 반도체 칩을 향하는 방향에서 계단 구조를 형성하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 스택은:
    상기 제1 절연층을 관통하는 제1 비아;
    상기 제2 절연층을 관통하는 제2 비아; 및
    상기 제1 비아 및 제2 비아를 연결하는 제1 배선을 더 포함하며,
    상기 제1 비아 및 상기 제2 비아는 위로 갈수록 폭이 넓어지는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제2 비아의 중심선의 연장선은 상기 제1 비아의 중심선의 연장선과 이격되는 반도체 패키지.

  4. 제 1 항에 있어서,
    상기 제1 절연층 및 제2 절연층은 PID(photo image-able dielectric)를 포함하는 반도체 패키지.
    상기 제1 절연층은 상기 하부 재배선 외부단자의 상면을 덮는 반도체 패키지.
  5. 하부 재배선층을 형성하는 것; 및
    상기 하부 재배선층 상에 스택을 형성하는 것; 을 포함하며,
    상기 스택을 형성하는 것은:
    상기 하부 재배선층의 상면에 제1 절연층을 형성하는 것;
    상기 제1 절연층을 관통하는 제1 비아를 형성하는 것;
    상기 제1 절연층의 상면에 제2 절연층을 형성하는 것;
    상기 제2 절연층을 관통하는 제2 비아를 형성하는 것을 포함하는 재배선층 구조체 제조방법.
  6. 제 5 항에 있어서,
    상기 스택을 형성하는 것은:
    상기 제1 절연층을 관통하며 상기 하부 재배선층의 엣지 영역 중 일부를 노출시키는 제1 비아홀을 형성하는 것;
    상기 제1 절연층을 관통하며 상기 하부 재배선층의 가운데 영역을 노출시키는 제1 홀을 형성하는 것; 및
    상기 제2 절연층을 관통하는 제2 비아홀을 형성하는 것; 을 더 포함하고,
    상기 제1 비아를 형성하는 것은 상기 제1 비아홀에 상기 제1 비아를 채우고,
    상기 제2 비아를 형성하는 것은 상기 제2 비아홀에 상기 제2 비아를 채우며,
    상기 제1 비아 및 상기 제2 비아는 위로 갈수록 폭이 넓어지는 재배선층 구조체 제조방법.
  7. 제 6 항에 있어서,
    상기 제2 비아의 중심선의 연장선은 상기 제1 비아의 중심선의 연장선과 이격 배치되는 재배선층 구조체 제조방법.
  8. 하부 재배선층을 형성하는 것;
    상기 하부 재배선층의 일측에 스택을 형성하는 것; 및
    상기 하부 재배선층의 상면에 반도체 칩을 적층하는 것; 을 포함하며,
    상기 스택을 형성하는 것은:
    감광성 폴리머를 상기 하부 재배선층의 상면에 도포하여 제1 절연층을 형성하는 것;
    상기 제1 절연층을 관통하는 제1 비아를 형성하는 것;
    감광성 폴리머를 상기 제1 절연층의 상면에 도포하여 제2 절연층을 형성하는 것;
    상기 제2 절연층을 관통하는 제2 비아를 형성하는 것을 포함하는 반도체 패키지 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 비아의 중심선의 연장선은 상기 제1 비아의 중심선의 연장선과 이격 배치되는 반도체 패키지 제조방법.
  10. 제 8 항에 있어서,
    상기 스택 상에 상부 재배선층을 형성하는 것을 더 포함하고,
    상기 상부 재배선층은 상기 스택을 통해 상기 하부 재배선층과 전기적으로 연결되는 반도체 패키지 제조방법.

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