KR20190043913A - 반도체 패키지 - Google Patents

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KR20190043913A
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며 재배선층을 포함하는 연결부재와, 상기 연결부재의 제1 면에 배치되며 서로 이격된 제1 및 제2 관통홀을 가지고 적어도 상기 제2 관통홀의 내부 표면에 차폐층이 배치된 코어부재와, 상기 제1 관통홀에 배치되며 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 제2 관통홀에 배치되며 상기 재배선층에 연결되는 접속 단자를 갖는 적어도 하나의 수동부품과, 상기 코어부재, 상기 반도체 칩, 및 상기 적어도 하나의 수동부품을 봉합하는 봉합재와, 상기 코어부재에 내장된 전자기 밴드갭(EBG) 구조체를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 적어도 하나의 반도체 칩과 복수의 수동부품이 단일한 패키지 내에 탑재되는 반도체 패키지에 관한 것이다.
모바일용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 하지만, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 특히 반도체 칩과 수동 부품 간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
본 개시의 여러 목적 중 하나는 반도체 칩과 다수의 수동부품을 모듈화할 때에 EMI 차폐의 적용이 어려운 EMI 취약 부분을 개선한 반도체 패키지를 제공하는데 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 복수의 관통홀을 갖는 코어부재를 사용하여 다수의 수동부품과 반도체 칩을 실장하는 패키지에서, 기존 EMI 차폐 구조를 보완하기 위해서 코어 부재의 일부 영역에 EMI 흡수 구조인 전자기 밴드갭(electromagnetic bandgap: EBG) 구조체를 도입하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며 재배선층을 포함하는 연결부재와, 상기 연결부재의 제1 면에 배치되며 서로 이격된 제1 및 제2 관통홀을 가지고 적어도 상기 제2 관통홀의 내부 표면에 차폐층이 배치된 코어부재와, 상기 제1 관통홀에 배치되며 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 제2 관통홀에 배치되며 상기 재배선층에 연결되는 접속 단자를 갖는 적어도 하나의 수동부품과, 상기 코어부재, 상기 반도체 칩, 및 상기 적어도 하나의 수동부품을 봉합하는 봉합재와, 상기 코어부재에 내장된 전자기 밴드갭(EBG) 구조체를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며 재배선층을 포함하는 연결부재와, 상기 연결부재의 제1 면에 배치되며, 제1 관통홀과 복수의 제2 관통홀을 갖는 코어부재와, 상기 제1 관통홀의 내부 표면을 제외한 상기 복수의 제2 관통홀의 내부 표면에 배치된 전자파 차폐층과, 상기 제1 관통홀에 배치되며 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 복수의 제2 관통홀에 각각 배치되며 상기 재배선층에 연결되는 접속 단자를 갖는 복수의 수동부품를 포함하며, 상기 코어부재는, 그 외곽을 정의하는 외부 측벽 구조물과, 상기 제1 관통홀을 둘러싸는 제1 내부 측벽 구조물과, 상기 제1 내부 측벽 구조물로부터 상기 외부 측벽 구조물에 연결된 제2 내부 측벽 구조물을 포함하며, 상기 제2 내부 측벽 구조물에 연결된 외부 측벽 구조물 영역에 배치된 전자기 밴드갭(EBG) 구조체를 더 포함하는 반도체 패키지를 제공한다.
본 개시의 여러 효과 중 일 효과로서, 코어 부재의 일부 영역(즉, 측벽 구조물)에 EMI 흡수 구조인 전자기 밴드갭 구조체를 형성함으로써 EMI 차폐 구조의 적용이 어려운 EMI 취약 영역(예, 반도체 칩 주위)를 개선하고, EMI 노이즈가 크게 감소된 반도체 패키지를 제공할 수 있다.
본 실시예들에 채용 가능한 전자기 밴드갭 구조체는 코어 부재의 도체 패턴을 이용하여 원하는 위치에 용이하게 형성될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 사시도다.
도 10은 도 9의 반도체 패키지를 나타낸 개략적인 단면도다.
도 11은 도 10의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도다.
도 12는 도 9의 반도체 패키지에 채용된 코어부재의 금속층(차폐층)과 EBG 구조체의 배치 상태를 개략적으로 나타낸 사시도다.
도 13은 도 9의 반도체 패키지에 채용된 코어부재의 금속층(차폐층)과 EBG 구조체에 의한 효과를 설명하기 위한 평면도다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지에 채용 가능한 EBG 구조체의 일 예를 나타내며, 도 15는 도 14의 EBG 구조체의 등가회로도이다.
도 16a 및 도 16b는 각각 본 개시의 일 실시예에 따른 반도체 패키지에 채용 가능한 EBG 구조체의 다양한 예들을 나타낸다.
도 17a 내지 도 17e는 본 개시의 일 실시예에 따른 반도체 패키지의 코어부재의 다양한 예들을 나타내는 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결부재(2140)가 형성될 수 있다. 이 경우에, 연결부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 사시도다. 도 10은 도 9의 반도체 패키지를 나타낸 개략적인 단면도이며, 도 11은 도 10의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도다.
도 9 내지 도 11을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면 및 제2 면을 갖는 연결부재(140)와, 상기 연결부재(140)의 제1 면에 배치되며 서로 이격된 제1 관통홀(110HA) 및 제2 관통홀(110HB)을 갖는 코어부재(110)와, 상기 제1 관통홀(110HA)에 배치된 반도체 칩(120)과, 상기 제2 관통홀(110HB)에 배치된 복수의 수동부품(125)과, 상기 코어부재(110), 상기 반도체 칩(120) 및 상기 복수의 수동부품(125)을 봉합하는 봉합재(130)를 포함한다.
상기 반도체 칩(120)은 상기 제1 관통홀(110HA)에서 연결부재(140)의 재배선층(142)에 연결된 접속 패드(120P)를 포함한다. 상기 복수의 수동 부품(125)은 상기 제2 관통홀(110HB)에서 연결부재(140)의 재배선층(142)에 연결된 접속 단자를 포함한다. 본 실시예에서, 상기 제2 관통홀(110HB)은 2개의 관통홀이며, 각각 제2 관통홀(110HB)에 복수의 수동 부품(125)이 탑재될 수 있다.
연결부재(140)의 제1 면에 패시베이션층(150)이 배치되고, 패시베이션층(150)의 개구부에 재배선층(142)과 전기적으로 연결된 언더범프 금속층(160)이 배치될 수 있다. 전기연결 구조체(170)는 언더범프 금속층(160)을 통하여 재배선층(142)과 전기적으로 연결될 수 있다.
최근 모바일용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동 부품과 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체 칩과 수동부품 간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
하지만, 본 실시예에 따른 반도체 패키지(100)에서는 다수의 수동부품(125)이 반도체 칩(120)과 함께 단일한 패키지 구조 내에 배치될 수 있다. 따라서, 부품간 간격을 최소화할 수 있으며, 인쇄회로기판 등의 메인 보드에서의 실장 면적을 감소시킬 수 있다. 또한, 반도체 칩(120)과 수동부품(125) 사이의 전기적인 경로를 최소화할 수 있으므로 노이즈 문제를 개선할 수 있다. 특히, 반도체 칩(120)과 다수의 수동부품(125)을 각각 제1 및 제2 관통홀(110HA,110HB)에 배치할 수 있다.
제2 관통홀(110HB)의 내부 표면(WB)에 전자파 차폐 요소로서 제1 금속층(115a)이 배치될 수 있다. 추가적인 차폐 요소로서 코어부재(110)의 상면 및 하면에 각각 제2 및 제3 금속층(115b,115c)이 형성될 수 있다. 상기 제2 및 제3 금속층(115b,115c)은 상기 제1 금속층(115a)과 연결되어 차폐 요소를 구성할 수 있다. 이러한 제1 내지 제3 금속층(115a,115b,115c)은 코어 부재(110)에 대한 도금공정을 통해서 형성될 수 있다.
이와 같이, 제2 관통홀(110HB)에는 제1 금속층(115a)를 이용하여 다수의 수동부품(125)과 관련된 EMI 차폐를 구현할 수 있다. 코어부재(110)의 상면에 형성된 제2 금속층(115b)은 백사이드 비아(133)를 통하여 백사이드 금속층(132)과 연결될 수 있으며, 그 결과 반도체 칩(120)과 다수의 수동부품(125)의 상부에서의 EMI에 대한 효과적으로 차폐할 수 있다.
반면에, 반도체 칩(120)에 배치되는 제1 관통홀(110HA)의 내부 표면(WA)에는 차폐 구조가 형성되지 않는 대신에 봉합재(130)와 직접 접촉할 수 있다.
전자파 대책에 대해서 상대적으로 취약한 구조를 가질 수 있다. 본 실시예와 같이, 제1 관통홀(110HA)의 내부 표면(WA)에는 차폐 구조가 배치되지 않는 이유는 고가의 반도체 칩(120)의 수율을 위해서 수동 부품(125)의 실장공정이 선행되기 때문이다. 구체적으로, 제2 관통홀(110HB)를 형성하고 차폐구조를 위한 도금 공정이 수행될 수 있으나, 후속되는 제1 관통홀(110HA) 후에는 추가 도금 공정을 수행하기 곤란하기 때문이다.
따라서, 반도체 칩(120)로부터 발생되는 전자파에 대한 대책이 취약할 수 있으며 이에 대한 대안이 요구된다.
이러한 대안으로서, 본 실시예에 채용된 코어부재(110)에 전자기 밴드갭(electromagnetic bandgap: EBG) 구조체(ES)를 포함한다. 상기 전자기 밴드갭 구조체(ES)는 반복적인 패턴으로 배열된 복수의 EBG 셀(180)을 포함할 수 있다. 상기 전자기 밴드갭 구조체는 미세 패턴을 이용하여 필터 회로로 구성된 전자파 흡수체로서, 전자파를 차단하는 차폐층(예, 제1 내지 제3 금속층(115a,115b,115c))과 구별될 수 있다.
본 실시예에 채용된 전자기 밴드갭 구조체(ES)는 코어부재(110)의 표면에 탑재되거나 내장된 형태로 구현될 수 있다. 도10에 도시된 바와 같이, 코어부재(110)의 상면 및 하면에 각각 배치된 도체 패턴 및/또는 비아로 구성될 수 있으며, 코어부재(110)에 재배선을 위한 배선 구조를 형성할 때에 전자기 밴드갭 구조체(ES)를 함께 형성할 수 있다.
전자기 밴드갭 구조체(ES)는 다양한 형태로 구현될 수 있다. 예를 들어. 2층 또는 3층 패턴 구조로 형성될 수 있으며, 전자기 밴드갭 구조체(ES)를 구성하는 EBG 셀(180)은 다양한 예와 원리를 도14 내지 도16b를 참조하여 후술하기로 한다.
도9 및 도10에 도시된 바와 같이, 봉합재(130) 상에는 백사이드 금속층(132)이 배치될 수 있다. 백사이드 금속층(132)은 봉합재(130)의 적어도 일부를 관통하는 백사이드 비아(133)를 통하여 제2 금속층(115b)과 연결될 수 있다. 백사이드 금속층(132) 상에는 패시베이션층(180)이 배치될 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
코어부재(110)는 구체적인 재료에 따라 패키지(100)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)는 제1 및 제2 관통홀(110HA,110HB)을 가진다. 제1 및 제2 관통홀(110HA,110HB) 내에는 각각 반도체 칩(120)과 복수의 수동부품(125)이 배치된다. 반도체칩 (120)과 복수의 수동부품(125)은 각각 제1 및 제2 관통홀(110HA,110HB)의 벽면과 소정거리 이격되어 배치될 수 있다. 필요에 따라 변형도 가능하며, 제1 및 제2 관통홀(110HA,110HB)는 개수나 형상을 다양하게 형성될 수도 있다(도17a 내지 도17e 참조).
코어부재(110)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
코어부재(110)는 제2 관통홀(110HB)의 내부 표면(WB)에는 제1 금속층(115a)이 배치되며, 제1 금속층(115a)은 수동부품(125)를 둘러싸도록 배치된다. 코어부재(110)의 상면 및 하면에는 각각 제2 금속층 및 제3 금속층(115b,115c)이 배치되며, 제1 금속층(115a)과 연결된다. 이와 같이, 제1 내지 제3 금속층(115a,115b, 115c)는 EMI 차폐 구조(특히, 수동부품(125)을 위한 구조)를 구현할 수 있다. 제1 내지 제3 금속층(115a,115b,115c)은 그라운드(GND) 패턴에 연결될 수 있다. 예를 들어, 제1 내지 제3 금속층(115a,115b,115c)은 연결부재(140)의 재배선층(142) 중 그라운드 패턴과 연결될 수 있다. 제1 내지 제3 금속층(115a,115b,115c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 내지 제3 금속층(115a,115b,115c)은 도금 공정으로 형성될 수 있다.
도11 및 도12에 도시된 바와 같이, 2개의 제2 관통홀(110HB)은 상기 제1 관통홀(110HA)을 둘러싸도록 구성될 수도 있다.
본 실시예에 채용된 코어부재(110)는 그 외곽을 정의하는 외부 측벽 구조물(110A)과, 상기 외부 측벽 구조물(110A)로부터 내부 공간으로 연장되어 상기 내부 공간을 상기 제1 및 제2 관통홀(110HA,110HB)로 구분하는 내부 측벽 구조물(110B)을 포함한다.
일반적으로, 외부 측벽 구조물(110A)이 내부 측벽 구조물(110B)의 폭보다 큰 폭을 가지므로, 외부 측벽 구조물(110A)이 전자기 밴드갭 구조체(ES)를 형성하는데 유리하다. 따라서, 상기 전자기 밴드갭 구조체(ES)는, 상기 내부 측벽 구조물(110B)과 연결되는 상기 외부 측벽 구조물(110A) 영역에 위치할 수 있다.
도13을 참조하면, 제2 관통홀(110HB)의 내부 표면(WB)에 형성된 제1 금속층(115a)에 의해 수동부품으로부터 방출되는 전자파는 차단되어 다른 관통홀의 수동 부품이나 반도체 칩에 영향을 주지 않을 수 있으나, 반도체 칩(120)이 배치된 제1 관통홀(110HA)의 내부 표면(WA)에는 금속층이 형성되지 않으므로 반도체 칩(120)으로부터 방출된 전자파를 제1 내부 측벽 구조물(110B')에 흡수되어 전파되다가 전자기 밴드갭 구조체에 의해 흡수되어 다른 부품이나 패키지에 악영향을 주지 않을 수 있다.
도11 및 도12를 참조하면 상기 내부 측벽 구조물(110B)은, 상기 제1 관통홀(110HA)을 둘러싸는 제1 내부 측벽 구조물(110B')과, 상기 제1 내부 측벽 구조물(110B')과 상기 외부 측벽 구조물(110A)을 연결하는 제2 내부 측벽 구조물(110B")을 포함할 수 있다.
즉, 본 실시예에서는 전자기 밴드갭 구조체(ES)는, 제2 내부 측벽 구조물(110B")에 연결되는 외부 측벽 구조물(110A) 영역에 위치할 수 있다. 이와 달리, 필요에 따라, 전자기 밴드갭 구조체(ES)는, 제2 내부 측벽 구조물(110B")에 위치하도록 형성될 수 있다.
코어부재(110) 내에는 필요에 따라 도체 패턴과 비아로 구성된 배선구조를 가질 수 있다. 따라서, 본 실시예에 채용된 전자기 밴드갭 구조체(ES)도 코어부재(110)에 구현되는 도체 패턴과 비아를 이용하여 용이하게 구현될 수 있다. 예를 들어, 전자기 밴드갭 구조체(ES)는 코어부재(110)의 상면 및 하면에 각각 배치된 도체 패턴 및/또는 비아를 구비한 2층 구조를 가질 수 있다(도 14 및 도 15b 참조).
코어부재(110)를 구성하는 절연층은 다층으로 구성되어 다층 도체패턴을 가질 수 있다. 전자기 밴드갭 구조체(ES)는 다양한 형태로 구현될 수 있다. 예를 들어. 2층 패턴 구조 외도 3층 또는 그 이상의 패턴 구조로 형성될 수 있으며, 또는 2층 패턴 구조의 전자기 밴드갭 구조체(ES)를 2회 이상 적층된 형태로 구현할 수 있다.
코어부재(110)의 배선구조는 연결부재(140)의 재배선층(142)보다 두께가 두꺼울 수 있다. 배선구조가 구현된 코어부재(110)는 패키지-온-패키지(PoP)를 위한 패키지로 활용될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니다. 한편, 반도체 칩(120)은 별도의 범프나 재배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 집적 회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우에, 반도체 칩(120)의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속 패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다.
복수의 수동부품(125)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 인덕터, 비즈, 그 외 각종 다른 종류의 필터 등일 수 있다. 각각의 수동부품(125)은 서로 다른 두께를 가질 수 있다. 또한, 각각의 수동부품(125)은 반도체 칩(120)과도 다른 두께를 가질 수 있다. 본 실시예에 따른 반도체 패키지(100)에서는 복수의 제1 및 제2 관통홀(110HA,110HB)을 이용하여 수동부품(125)은 반도체 칩(120)의 두께 편차가 최소화되도록 나누어 배열할 수도 있다.
봉합재(130)는 코어부재(110)와 반도체칩(120)과 다수의 수동부품(125)의 적어도 일부를 봉합한다. 또한, 제1 및 제2 관통홀(110HA,110HB)의 적어도 일부를 채운다. 봉합재(130)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이며, 필요에 따라서는 PIE(Photo Imagable Encapsulant)을 사용할 수도 있다. 필요에 따라, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
앞서 설명한 바와 같이, 제1 관통홀(110HA)의 벽면에는 금속층이 형성되지 않으므로 제1관통홀(110HA)의 내부 표면(WA)은 봉합재(130)와 접할 수 있다. 이 경우 상술한 바와 같은 수율 향상을 기대할 수 있다.
백사이드 금속층(132)은 봉합재(130) 상부를 덮을 수 있다. 백사이드 금속층(132)은 플레이트(plate) 형태일 수 있다. 백사이드 금속층(132)은 봉합재(130)의 적어도 일부를 관통하는 백사이드 비아(133)를 통하여 제2 금속층(115b)과 연결될 수 있다. 백사이드 금속층(132) 역시 그라운드로 이용될 수 있다. 백사이드 금속층(132)과 백사이드 비아(133)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 금속층(132)과 백사이드 비아(133)는 도금 공정으로 형성될 수 있다.
연결부재(140)를 이용하여 반도체 칩(120)의 접속 패드(120P)는 확장되어 재배선될 수 있다. 또한, 반도체 칩(120)과 수동부품(125)을 전기적으로 연결한다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(120P)가 각각 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 연결부재(140)가 단층으로 구성될 수도 있으며, 도시된 수보다 많은 수의 층으로 설계될 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(120P)를 재배선하는 역할을 수행할 수 있다. 예를 들어, 재배선층(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 배선층(134b), 접속패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100B) 내에 전기적 경로를 재구성할 수 있다. 예를 들어, 비아(143)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 비아(143)는 테이퍼 형상, 원통형상과 같은 다양한 형상을 가질 수 있다.
연결부재(140)는 반도체칩(120)의 활성면 상에 배치되는 방열 구조(143B)를 포함할 수 있다. 방열구조(143B)는 스택비아 형태일 수 있으나, 이에 한정되는 것은 아니다. 방열구조(143B)는 전기연결 구조체(170)를 통하여 메인보드에 연결되어 반도체칩(120)으로부터 발생하는 열을 효과적으로 방출시킬 수 있다.
연결부재(140)는 재배선층(142)을 둘러싸는 차폐구조(143S)를 포함할 수 있다. 차폐구조(143S)는 연결부재(140)의 테두리를 따라 형성될 수 있다. 차폐구조(143S)는 스택 비아를 가질수 있으나, 이에 한정되는 것은 아니다. 차폐구조(143S)는 제3 금속층(115c)과 연결될 수 있으나, 이에 한정되는 것은 아니다. 차폐구조(143S)를 통하여 재배선층(142)으로부터 발생하는 EMI나 외부로부터 재배선층(142)으로 유입되는 EMI 차폐 역시 효과적으로 차단할 수 있다.
패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프 금속층(160) 전기연결 구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100)의 보드 레벨 신뢰성을 개선해준다. 언더범프 금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프 금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결 구조체(170)는 반도체 패키지(100)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 반도체 패키지(100)은 전기연결 구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않는다. 예를 들면, 전기연결 구조체(170)의 수는 접속패드(120P)의 수에 따라 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결 구조체(170) 중 적어도 일부는 팬-아웃 영역에 배치될 수 있다. '팬-아웃(fan-out)' 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있다.
패시베이션층(180)은 백사이드 금속층(132)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(180)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(180)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
이하, 본 실시예에 채용되는 코어부재(110)에 구현 가능한 EBG 구조체(ES)의 다양한 예를 설명한다.
도 14는 본 개시의 일 실시예에 채용 가능한 전자기 밴드갭 구조체를 구성하는 EBG 셀의 일 예를 나타내며, 도 15는 도 14의 EBG 셀의 등가회로도이다.
도 14를 참조하면, 본 실시예에 따른 EBG 셀(280a)은 스티칭 비아 형태(stitching via type )로서, 제1 레벨에 배치된 제1 도체 패턴(210a)과, 제1 레벨과 상이한 제2 레벨에 배치된 한 쌍의 제2 도체 패턴(230a-1, 230a-2)과 스티칭 비아부(240a)를 포함한다. 스티칭 비아부(240a)는 제1 도체 패턴(210a)가 배치된 평면을 경유하여 한 쌍의 제2 도체 패턴(230a-1, 230a-2)에 각각 연결되면서, 제1 도체 패턴(210a)과는 전기적으로 분리된다.
도 14에 도시된 EBG 셀은 특정 주파수 대역의 신호를 차폐하는 전자기 밴드갭 구조물로서 기능할 수 있다. 구체적으로, 제1 도체 패턴(210a)와 한 쌍의 제2 도체 패턴(230a-1,230a-2) 사이에는 유전층(220a)이 개재되며, 이에 의해 제1 도체 패턴(210a)과 한 쌍의 제2 도체 패턴(230a-1,230a-2) 사이 그리고 이웃하는 한 쌍의 제2 도체 패턴(230a-1,230a-2) 간에 형성되는 캐패시턴스(capacitance) 성분이 존재한다. 여기서 유전층(220a)은 코어부재(110)를 구성하는 절연층일 수 있다.
또한, 스티칭 비아부(240a)는 이웃하는 한 쌍의 제2 도체 패턴(230a-1, 230a-2) 간에 제1 비아(241a), 연결 패턴(243a), 제2 비아(242a)를 경유하는 인덕턴스(inductance) 성분도 존재하게 된다. 이때, 캐패시턴스 성분은 제1 도체 패턴(210a)과, 한 쌍의 제2 도체 패턴(230a-1,230a-2) 간, 및 이웃하는 한 쌍의 도체 패턴(230a-1, 230a-2) 간의 이격 간격, 유전층(220a)을 구성하는 유전 물질의 유전율, 도체 패턴의 크기, 형상, 면적 등과 같은 팩터에 의해 그 값이 변화될 수 있다. 인덕턴스 성분 또한 제1 비아(241a), 제2 비아(242a) 그리고 연결 패턴(243a)의 형상, 길이, 두께, 폭, 단면적 등과 같은 팩터에 의해 그 값이 변화될 수 있다.
따라서, 상술한 다양한 팩터들을 적절히 조정, 설계하게 되면, 도 14에 도시된 구조물을 목적 주파수 대역의 특정 신호 또는 특정 노이즈의 제거 또는 차폐를 위한 EBG 셀로서 활용할 수 있다. 즉, 대역 저지 필터(band stop filter)로 작용할 수 있다.
예를 들어, 도 9 내지 도 13에 도시된 반도체 패키기의 경우에, 제1 도체 패턴(210a)은 코어부재(110)의 제1 레벨(예, 하면)에 배치되며, 한 쌍의 제2 도체 패턴(230a-1,230a-2)은 상기 코어부재의 제2 레벨(예, 상면)에 배치될 수 있다. 스티칭 비아부(240a)는 코어 부재를 관통하는 비아일 수 있다.
이하, 이러한 작용을 도 15의 등가회로도를 참조하여 설명한다.
도 15를 참조하면, 인덕턴스 성분인 L1은 제1 비아(241a)에 해당되고, 인덕턴스 성분인 L2는 제2 비아(242a)에 해당되며, 인덕턴스 성분인 L3는 연결 패턴(243a)에 해당된다. C1은 한 쌍의 제2 도체 패턴(230a-1,230a-2)와 그 상부에 위치할 다른 임의의 유전층 및 제1 도체 패턴(210a)에 의한 캐패시턴스 성분이고, C2 및 C3는 연결 패턴(243a)을 기준으로 그와 동일 레벨에 위치한 제1 도체 패턴(210a)과 그 하부에 위치할 다른 임의의 유전층 및 제1 도체 패턴(210a)에 의한 캐패시턴스 성분이다.
이러한 등가회로도에 따라 도 14의 EBG 셀(280a)은 특정 주파수 대역의 신호를 차폐하는 대역 저지 필터로서의 기능을 수행하게 된다. 즉, 도 15에 도시된 바와 같이, 저주파수 대역의 신호(참조부호 (x) 참조) 및 고주파수 대역의 신호(참조부호 (y) 참조)는 전자기 밴드갭 구조물을 통과하고, 그 중간의 특정 주파수 대역의 신호(참조부호 (z1), (z2), (z3) 참조)는 EBG 셀에 의해 차폐될 수 있다.
EBG 구조체의 다른 실시예는, 2층 구조의 예로서 코플래너 타입의 EBG(280B)와, 3층 구조의 예로서 머쉬룸 형태의 EBG(Mushroom type EBG, 280C)를 포함한다.
본 예에 따른 코플래너 EBG(280B)는 전원층 또는 접지층으로서 기능할 어느 하나의 금속층 전체를 통해 특정 패턴의 EBG 셀이 복수 개(예, 4개)를 반복적으로 배치시킨 구조를 예시하고 있다.
도 16a을 참조하면, 코플래너 EBG(280B)는 임의의 일 금속층(210d)과 다른 평면에 위치하는 복수개의 금속판(221d)이 특정의 일부분(예, 각 금속판의 모서리 끝단)를 통해 금속 브랜치(metal branch, 222d)에 의해 상호간 브리지(bridge) 연결되는 형태를 갖는다.
이때에, 넓은 면적을 갖는 금속판들(221d)이 저임피던스 영역을 구성하고, 좁은 면적을 갖는 금속 브랜치들(222d)이 고임피던스 영역을 구성하게 된다. 따라서, 코플래너 EBG(280d)는 저임피던스 영역과 고임피던스 영역이 반복적으로 교번 형성되는 구조를 통해, 특정 주파수 대역의 노이즈를 차폐시킬 수 있는 대역 저지 필터로서의 기능을 수행할 수 있다.
이러한 코플래너 EBG 구조(280B)는 2층 구조로도 전자기 밴드갭 구조를 구성할 수 있다는 장점이 있으며, 도14에 도시된 EBG 셀(280A)와 유사하게 코어부재(110)에 구현될 수 있다.
도 16b를 참조하면, 머쉬룸 EBG(280C)는 예를 들어 전원층(power layer)과 접지층(ground layer)으로 기능할 두 개의 금속층(210c, 220c) 사이에 버섯모양을 갖는 EBG 셀이 복수개(예, 4개)를 삽입한 구조를 갖는다.
머쉬룸 EBG(280c)는 각각 접지층 및 전원층 중 어느 하나 및 다른 하나의 층으로서 기능하는 제1 금속층(210c)과 제2 금속층(220c) 사이에 금속판(231c)을 더 형성하고, 제1 금속층(210c)과 금속판(231c) 간을 비아(232c)로 연결한 버섯형 구조물(230c)을 반복하여 배치시킨 형태를 가질 수 있다.
이때, 제1 금속층(210c)과 금속판(231c)의 사이에는 제1 유전층(215c)이, 금속판(231c)과 제2 금속층(220c)의 사이에는 제2 유전층(225c)이 개재될 수 있다. 이와 같은 머쉬룸 EBG(280c)는 제2 금속층(220c)과 제2 유전층(225c) 그리고 금속판(231c)에 의해 형성되는 캐패시턴스 성분과, 제1 유전층(215c)을 관통하여 제1 금속층(210c)과 금속판(231c) 간을 연결하는 비아(232c)에 의해 형성되는 인덕턴스 성분이 제1 금속층(210c)과 제2 금속층(220c) 사이에서 L-C 직렬 연결된 상태를 가짐으로써 일종의 대역 저지 필터(band stop filter)로서의 기능을 수행할 수 있다.
본 실시예에 따른 반도체 패키지에 채용될 수 있는 코어 부재는 다양한 구조를 가질 수 있으며, 이에 따라 전자기 밴드갭 구조체를 다양한 배열을 가질 수 있다.
앞선 실시예와 같이, 반도체 칩을 배치하는 제1 관통홀을 거의 중앙에 배치되며, 복수의 제2 관통홀은 상기 제1 관통홀을 둘러싸도록 배열될 수 있으며, 이러한 형태에서도 다양한 구조(도 17a 내지 도 17e 참조)를 가질 수 있다. 물론 이에 한정되는 것은 아니다.
다양한 실시예에 채용된 코어부재(110)는, 공통적으로 그 외곽을 정의하는 외부 측벽 구조물(110A)과, 제1 관통홀(110HA)을 둘러싸는 제1 내부 측벽 구조물(110B')과, 상기 제1 내부 측벽 구조물(110B')로부터 상기 외부 측벽 구조물(110A)에 연결된 제2 내부 측벽 구조물(110B")을 포함한다. 상기 제2 내부 측벽 구조물(110B")은 제2 관통홀(110HB)의 크기와 형상을 다양하게 정의할 수 있다. 여러 구조의 코어부재에서 전자기 밴드갭(EBG) 구조체의 다양한 배열을 가질 수 있다.
도 17a 내지 도 17e는 본 개시의 일 실시예에 따른 반도체 패키지의 코어부재의 다양한 예들을 나타내는 평면도다.
도 17a를 참조하면, 코어부재(110)는, 실질적으로 중앙에 위치한 제1 관통홀(110HA)과 2개의 제2 관통홀(110HB)을 가질 수 있다. 2개의 제2 관통홀(110HB)은 제1 관통홀(110HA)을 기준으로 그 상하에 위치하며 서로 동일한 크기와 형상을 갖도록 2개의 제2 내부 측벽 구조물(110B")이 형성될 수 있다. 수동 부품이 실장될 제2 관통홀(110HB)의 내부 표면에는 제1 금속층(115a)이 형성되며, 제1 관통홀(110HA)의 내부 표면에는 금속층이 형성되지 않는다. 여기서, 2개의 전자기 밴드갭 구조체(ES)는 제2 내부 측벽 구조물(110B")에 연결되는 외부 측벽 구조물(110A)의 두 영역에 각각 배치될 수 있다.
도 17b를 참조하면, 코어부재(110)는 실질적으로 중앙에 위치한 제1 관통홀(110HA)과 4개의 제2 관통홀(110HB)을 가질 수 있다. 4개의 제2 관통홀(110HB)은 제1 관통홀(110HA)을 기준으로 각 코너에 위치하며 서로 동일한 크기와 형상을 갖도록 4개의 제2 내부 측벽 구조물(110B")이 형성될 수 있다. 수동 부품이 실장될 제2 관통홀(110HB)의 내부 표면에는 제1 금속층(115a)이 형성되며, 제1 관통홀(110HA)의 내부 표면에는 금속층이 형성되지 않는다. 여기서, 4개의 전자기 밴드갭 구조체(ES)는 제2 내부 측벽 구조물(110B")에 연결되는 외부 측벽 구조물(110A)의 네 영역에 각각 배치될 수 있다.
도 17c를 참조하면, 코어부재(110)는 실질적으로 중앙에 위치한 제1 관통홀(110HA)과 2개의 제2 관통홀(110HB)을 가질 수 있다. 2개의 제2 관통홀(110HB)은 제1 관통홀(110HA)을 기준으로 상하에 위치하며 서로 다른 크기와 형상을 갖도록 2개의 제2 내부 측벽 구조물(110B")이 형성될 수 있다. 수동 부품이 실장될 제2 관통홀(110HB)의 내부 표면에는 제1 금속층(115a)이 형성되며, 제1 관통홀(110HA)의 내부 표면에는 금속층이 형성되지 않는다. 앞선 예와 달리, 본 예에 도입된 전자기 밴드갭 구조체(ES)는 제1 내부 측벽 구조물(110B')에 연결된 제2 내부 측벽 구조물(110B")의 두 영역에 각각 배치될 수 있다.
도 17d를 참조하면, 코어부재(110)는 실질적으로 중앙에 위치한 제1 관통홀(110HA)과 2개의 제2 관통홀(110HB)을 가질 수 있다. 2개의 제2 관통홀(110HB)은 제1 관통홀(110HA)을 기준으로 상하에 위치하며 그 형상이 대각선 방향으로 대칭 구조를 갖도록 2개의 제2 내부 측벽 구조물(110B")이 형성될 수 있다. 수동 부품이 실장될 제2 관통홀(110HB)의 내부 표면에는 제1 금속층(115a)이 형성되며, 제1 관통홀(110HA)의 내부 표면에는 금속층이 형성되지 않는다.
도 17a 및 도 17 b에 도시된 예들과 유사하게, 2개의 제1 전자기 밴드갭 구조체(ES1)는 제2 내부 측벽 구조물(110B")에 연결되는 외부 측벽 구조물(110A)의 두 영역에 각각 배치될 수 있다. 한편, 도 17c에 도시된 예와 달리, 2개의 제2 전자기 밴드갭 구조체(ES2)는 제1 내부 측벽 구조물(110B')에 연결된 제2 내부 측벽 구조물(110B")의 두 영역에 각각 배치될 수 있다. 본 예에서는, 제1 전자기 밴드갭 구조체(ES1)와 제2 전자기 밴드갭 구조체(ES2)의 2중 전자 흡수 구조를 이용하여 보다 향상된 전자파 흡수 작용을 구현할 수 있다.
도 17e를 참조하면, 코어부재(110)는 실질적으로 중앙에 위치한 제1 관통홀(110HA)과 4개의 제2 관통홀(110HB)을 가질 수 있다. 4개의 제2 관통홀(110HB)은 제1 관통홀(110HA)을 기준으로 상하 대칭 및 좌우 대칭으로 각각 동일한 형상을 갖도록 4개의 제2 내부 측벽 구조물(110B")이 형성될 수 있다. 수동 부품이 실장될 제2 관통홀(110HB)의 내부 표면에는 제1 금속층(115a)이 형성되며, 제1 관통홀(110HA)의 내부 표면에는 금속층이 형성되지 않는다.
앞선 예와 유사하게, 4개의 제1 전자기 밴드갭 구조체(ES1)는 제2 내부 측벽 구조물(110B")에 연결되는 외부 측벽 구조물(110A)의 네 영역에 각각 배치되고, 4개의 제2 전자기 밴드갭 구조체(ES2)는 제1 내부 측벽 구조물(110B')에 연결된 제2 내부 측벽 구조물(110B")의 네 영역에 각각 배치될 수 있다. 본 예에서도, 제1 전자기 밴드갭 구조체(ES1)와 제2 전자기 밴드갭 구조체(ES2)의 2중 전자 흡수 구조를 이용하여 보다 향상된 전자파 흡수 작용을 구현할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 반도체 패키지 110: 코어부재
110A: 외부 측벽 구조물 110B: 내부 측벽 구조물
110B': 제1 내부 측벽 구조물 110B": 제2 내부 측벽 구조물
110HA: 제1 관통홀 110HB: 제2 관통홀
115a~115c: 제1 내지 제3 금속층
120: 반도체칩 120P: 접속패드
125: 수동부품 130: 봉합재
132: 백사이드 금속층 133: 백사이드 비아
140: 연결부재 141: 절연층
142: 재배선층 143: 비아
150: 패시베이션층 160: 언더범프 금속층
170: 전기연결 구조체 180: 패시베이션층

Claims (16)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 연결부재;
    상기 연결부재의 제1 면에 배치되며, 서로 이격된 제1 및 제2 관통홀을 가지고, 적어도 상기 제2 관통홀의 내부 표면에 차폐층이 배치된 코어부재;
    상기 제1 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩;
    상기 제2 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 단자를 갖는 적어도 하나의 수동부품;
    상기 코어부재, 상기 반도체 칩, 및 상기 적어도 하나의 수동부품을 봉합하는 봉합재; 및
    상기 코어부재에 내장된 전자기 밴드갭(electromagnetic bandgap: EBG) 구조체를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 코어부재는,
    상기 코어부재의 외곽을 정의하는 외부 측벽 구조물과,
    상기 외부 측벽 구조물로부터 내부 공간으로 연장되어 상기 내부 공간을 상기 제1 및 제2 관통홀로 구분하는 내부 측벽 구조물을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 전자기 밴드갭 구조체는, 상기 내부 측벽 구조물과 연결되는 상기 외부 측벽 구조물 영역에 위치하는 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 제2 관통홀은 복수의 제2 관통홀이며,
    상기 복수의 제2 관통홀은 상기 제1 관통홀을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 내부 측벽 구조물은,
    상기 제1 관통홀을 둘러싸는 제1 내부 측벽 구조물과,
    상기 제1 내부 측벽 구조물과 상기 외부 측벽 구조물을 연결하는 제2 내부 측벽 구조물을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 전자기 밴드갭 구조체는, 상기 제2 내부 측벽 구조물에 위치하는 것을 특징으로 하는 반도체 패키지.
  7. 제5항에 있어서,
    상기 전자기 밴드갭 구조체는, 상기 제2 내부 측벽 구조물에 연결되는 상기 외부 측벽 구조물 영역에 위치하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 전자기 밴드갭 구조체는 복수의 EBG 셀의 반복적인 배열을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 복수의 EBG 셀은 각각 상기 코어 부재에 형성된 2층 구조의 도체 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 복수의 EBG 셀 중 적어도 하나는
    상기 코어부재의 제1 레벨에 배치된 제1 도체 패턴과,
    상기 코어부재의 제2 레벨에 배치된 한 쌍의 제2 도체 패턴과,
    상기 제2 레벨로부터 상기 한 쌍의 제2 도체 패턴에 연결되며 상기 제1 도체 패턴과는 분리된 복수의 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제8항에 있어서,
    상기 복수의 EBG 셀은 각각 상기 코어부재의 하면에 배치된 제1 도체 패턴과, 상기 코어부재의 상면에 배치된 제2 도체 패턴과, 상기 코어부재 내에 배치된 제3 도체 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 차폐층은, 상기 제2 관통홀의 내부 표면에 배치된 제1 금속층과, 상기 제1 금속층과 연결되며 상기 코어부재의 상면 및 하면에 각각 배치된 제2 및 제3 금속층을 포함하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 연결부재는 상기 차폐층의 제3 금속층과 연결되는 제1 스택 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 연결부재는 상기 반도체 칩에 대응되는 영역에 위치한 제2 스택 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 코어 부재의 상면에 배치되어 상기 차폐층의 제2 금속층과 연결되는 금속판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 연결부재;
    상기 연결부재의 제1 면에 배치되며, 제1 관통홀과 복수의 제2 관통홀을 갖는 코어부재;
    상기 제1 관통홀의 내부 표면을 제외한 상기 복수의 제2 관통홀의 내부 표면에 배치된 전자파 차폐층;
    상기 제1 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩; 및
    상기 복수의 제2 관통홀에 각각 배치되며, 각각 상기 재배선층에 연결되는 접속 단자를 갖는 복수의 수동부품;를 포함하며,
    상기 코어부재는, 그 외곽을 정의하는 외부 측벽 구조물과, 상기 제1 관통홀을 둘러싸는 제1 내부 측벽 구조물과, 상기 제1 내부 측벽 구조물로부터 상기 외부 측벽 구조물에 연결된 제2 내부 측벽 구조물을 포함하며,
    상기 제2 내부 측벽 구조물에 연결된 외부 측벽 구조물 영역에 배치된 전자기 밴드갭(EBG) 구조체를 더 포함하는 반도체 패키지.
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