JP2019080029A - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP2019080029A
JP2019080029A JP2018044652A JP2018044652A JP2019080029A JP 2019080029 A JP2019080029 A JP 2019080029A JP 2018044652 A JP2018044652 A JP 2018044652A JP 2018044652 A JP2018044652 A JP 2018044652A JP 2019080029 A JP2019080029 A JP 2019080029A
Authority
JP
Japan
Prior art keywords
semiconductor package
core member
hole
disposed
sidewall structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018044652A
Other languages
English (en)
Other versions
JP6647333B2 (ja
Inventor
キム、ハン
Kim Han
ジュン キム、ヒュン
Hyun Jun Kim
ジュン キム、ヒュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2019080029A publication Critical patent/JP2019080029A/ja
Application granted granted Critical
Publication of JP6647333B2 publication Critical patent/JP6647333B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

【課題】半導体チップと多数の受動部品をモジュール化する際にＥＭＩ遮蔽の適用が困難なＥＭＩ脆弱部分を改善した半導体パッケージを提供する。【解決手段】本発明の一実施形態は、互いに反対に位置した第１面及び第２面を有し、再配線層を含む連結部材と、上記連結部材の第１面に配置され、互いに離隔した第１及び第２貫通孔を有し、少なくとも上記第２貫通孔の内部表面に遮蔽層が配置されたコア部材と、上記第１貫通孔内に配置され、上記再配線層に連結される接続パッドを有する半導体チップと、上記第２貫通孔内に配置され、上記再配線層に連結される接続端子を有する少なくとも１つの受動部品と、上記コア部材、上記半導体チップ、及び上記少なくとも１つの受動部品を封止する封止材と、上記コア部材に内蔵された電磁バンドギャップ（ＥＢＧ）構造体と、を含む半導体パッケージを提供する。【選択図】図１０

Description

本発明は、少なくとも１つの半導体チップ及び複数の受動部品が一つのパッケージ内に搭載される半導体パッケージに関する。
モバイル用ディスプレイの大型化に伴い、電池容量の増加の必要性が高まっている。電池容量の増加に伴い、電池が占める面積が大きくなっており、印刷回路基板（ＰＣＢ）のサイズの縮小が求められている。これに伴う部品の実装面積の減少によって、モジュール化に対する関心が益々高まっている。
一方、従来の多数の部品を実装する技術としては、ＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）技術が挙げられる。ＣＯＢは、印刷回路基板上に個別の受動素子と半導体パッケージを表面実装技術（ＳＭＴ）により実装する方式である。しかし、部品間の最小間隔を維持するために広い実装面積が要求されるだけでなく、部品間の電磁波干渉（ＥＭＩ）が大きく、特に半導体チップと受動部品との間の距離が遠いため、電気的なノイズが増加するという問題がある。
本発明の様々な目的の１つは、半導体チップと多数の受動部品をモジュール化する際にＥＭＩ遮蔽の適用が困難なＥＭＩ脆弱部分を改善した半導体パッケージを提供することにある。
本発明により提案する様々な解決手段の１つは、複数の貫通孔を有するコア部材を用いて多数の受動部品と半導体チップを実装するパッケージにおいて、既存のＥＭＩ遮蔽構造を補完するために、コア部材の一部領域に、ＥＭＩ吸収構造としての電磁バンドギャップ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｂａｎｄｇａｐ：ＥＢＧ）構造体を導入することである。
本発明の一実施形態は、互いに反対に位置した第１面及び第２面を有し、再配線層を含む連結部材と、上記連結部材の第１面に配置され、互いに離隔した第１及び第２貫通孔を有し、少なくとも上記第２貫通孔の内部表面に遮蔽層が配置されたコア部材と、上記第１貫通孔内に配置され、上記再配線層に連結される接続パッドを有する半導体チップと、上記第２貫通孔内に配置され、上記再配線層に連結される接続端子を有する少なくとも１つの受動部品と、上記コア部材、上記半導体チップ、及び上記少なくとも１つの受動部品を封止する封止材と、上記コア部材に内蔵された電磁バンドギャップ（ＥＢＧ）構造体と、を含む半導体パッケージを提供する。
本発明の一実施形態は、互いに反対に位置した第１面及び第２面を有し、再配線層を含む連結部材と、上記連結部材の第１面に配置され、第１貫通孔及び複数の第２貫通孔を有するコア部材と、上記第１貫通孔の内部表面を除いた上記複数の第２貫通孔の内部表面に配置された電磁波遮蔽層と、上記第１貫通孔内に配置され、上記再配線層に連結される接続パッドを有する半導体チップと、上記複数の第２貫通孔内にそれぞれ配置され、上記再配線層に連結される接続端子を有する複数の受動部品と、を含み、上記コア部材は、その外側を定義する外部側壁構造物と、上記第１貫通孔を囲む第１内部側壁構造物と、上記第１内部側壁構造物から上記外部側壁構造物に連結された第２内部側壁構造物と、を含み、上記第２内部側壁構造物に連結された外部側壁構造物の領域に電磁バンドギャップ（ＥＢＧ）構造体がさらに配置されている、半導体パッケージを提供する。
本発明の様々な効果の一効果として、コア部材の一部領域（すなわち、側壁構造物）にＥＭＩ吸収構造としての電磁バンドギャップ構造体を形成することで、ＥＭＩ遮蔽構造の適用が困難なＥＭＩ脆弱領域（例えば、半導体チップの周囲）を改善し、ＥＭＩノイズが著しく減少した半導体パッケージを提供することができる。
本実施形態に採用可能な電磁バンドギャップ構造体は、コア部材の導体パターンを用いて所望の位置に容易に形成することができる。
電子機器システムの例を概略的に示したブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン−イン半導体パッケージが印刷回路基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−イン半導体パッケージが印刷回路基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの概略的な形態を示した断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 本発明の一実施形態による半導体パッケージを概略的に示した斜視図である。 図９の半導体パッケージを示した概略的な断面図である。 図１０の半導体パッケージをＩ−Ｉ'線に沿って切断して示した平面図である。 図９の半導体パッケージに採用されたコア部材の金属層（遮蔽層）とＥＢＧ構造体の配置状態を概略的に示した斜視図である。 図９の半導体パッケージに採用されたコア部材の金属層（遮蔽層）とＥＢＧ構造体による効果を説明するための平面図である。 本発明の一実施形態に採用可能な電磁バンドギャップ構造体を構成するＥＢＧセルの一例を示す図である。 図１４のＥＢＧセルの等価回路図である。 本発明の一実施形態による半導体パッケージに採用可能なＥＢＧ構造体の様々な例を示す図である。 本発明の一実施形態による半導体パッケージに採用可能なＥＢＧ構造体の様々な例を示す図である。 本発明の一実施形態による半導体パッケージのコア部材の様々な例を示す平面図である。 本発明の一実施形態による半導体パッケージのコア部材の様々な例を示す平面図である。 本発明の一実施形態による半導体パッケージのコア部材の様々な例を示す平面図である。 本発明の一実施形態による半導体パッケージのコア部材の様々な例を示す平面図である。 本発明の一実施形態による半導体パッケージのコア部材の様々な例を示す平面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモチーブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
図２は電子機器の一例を概略的に示した斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割をすることはできず、外部からの物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
かかるパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図であり、図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどはもちろん、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
図５はファン−イン半導体パッケージが印刷回路基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図であり、図６はファン−イン半導体パッケージが印刷回路基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が印刷回路基板２３０１によりさらに再配線され、最終的には、印刷回路基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側は封止材２２９０などで覆われることができる。または、ファン−イン半導体パッケージ２２００は、別の印刷回路基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、印刷回路基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００への実装が可能となる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別の印刷回路基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、または印刷回路基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
本製造工程では、半導体チップ２１２０の外側に封止材２１３０が形成された後、連結部材２１４０が形成されることができる。この場合、連結部材２１４０の工程は、半導体チップ２１２０の接続パッド２１２２と連結するビア及び再配線層から行われるため、ビア２１４３は、半導体チップに近いほど小さい幅を有するように形成されることができる（拡大領域参照）。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別の印刷回路基板がなくても実装されることができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別の印刷回路基板などがなくても電子機器のメインボード２５００に実装されることができる。
このように、ファン−アウト半導体パッケージは、別の印刷回路基板がなくても電子機器のメインボードに実装されることができるため、印刷回路基板を用いるファン−イン半導体パッケージに比べてその厚さを薄く実現することができて、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、ファン−イン半導体パッケージが内蔵される印刷回路基板などの印刷回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる。
以下、添付図面を参照して本発明の様々な実施形態を詳細に説明する。
図９は本発明の一実施形態による半導体パッケージを概略的に示した斜視図である。図１０は図９の半導体パッケージを示した概略的な断面図であり、図１１は図１０の半導体パッケージをＩ−Ｉ'線に沿って切断して示した平面図である。
図９から図１１を参照すると、本実施形態による半導体パッケージ１００は、互いに反対に位置した第１面及び第２面を有する連結部材１４０と、上記連結部材１４０の第１面に配置され、互いに離隔した第１貫通孔１１０ＨＡ及び第２貫通孔１１０ＨＢを有するコア部材１１０と、上記第１貫通孔１１０ＨＡ内に配置された半導体チップ１２０と、上記第２貫通孔１１０ＨＢ内に配置された複数の受動部品１２５と、上記コア部材１１０、上記半導体チップ１２０、及び上記複数の受動部品１２５を封止する封止材１３０と、を含む。
上記半導体チップ１２０は、上記第１貫通孔１１０ＨＡで連結部材１４０の再配線層１４２に連結された接続パッド１２０Ｐを含む。上記複数の受動部品１２５は、上記第２貫通孔１１０ＨＢで連結部材１４０の再配線層１４２に連結された接続端子を含む。本実施形態において、上記第２貫通孔１１０ＨＢは２つの貫通孔であり、それぞれの第２貫通孔１１０ＨＢに複数の受動部品１２５が搭載されることができる。
連結部材１４０の第２面にパッシベーション層１５０が配置されており、パッシベーション層１５０の開口部に、再配線層１４２と電気的に連結されたアンダーバンプ金属層１６０が配置されることができる。電気連結構造体１７０はアンダーバンプ金属層１６０を介して再配線層１４２と電気的に連結されることができる。
近年、モバイル用ディスプレイの大型化に伴い、電池容量の増加の必要性が高まっている。電池容量の増加に伴い、電池が占める面積が大きくなっており、印刷回路基板（ＰＣＢ）のサイズの縮小が求められている。これに伴う部品の実装面積の減少により、モジュール化に対する関心が益々高まっている。
多数の部品を実装する従来の技術としては、ＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）技術が挙げられる。ＣＯＢは、印刷回路基板上に個別の受動部品と半導体パッケージを表面実装技術（ＳＭＴ）により実装する方式である。この方式は、価格的な利点はあるが、部品間の最小間隔を維持するために広い実装面積が要求されるだけでなく、部品間の電磁波干渉（ＥＭＩ）が大きく、半導体チップと受動部品との間の距離が遠いため、電気的なノイズが増加するという問題がある。
しかし、本実施形態による半導体パッケージ１００では、多数の受動部品１２５が半導体チップ１２０とともに一つのパッケージ構造内に配置されることができる。したがって、部品間の間隔を最小化することができ、印刷回路基板などのメインボードにおける実装面積を減少させることができる。また、半導体チップ１２０と受動部品１２５との間の電気的経路を最小化することができるため、ノイズの問題を改善することができる。特に、半導体チップ１２０と多数の受動部品１２５をそれぞれ第１及び第２貫通孔１１０ＨＡ、１１０ＨＢ内に配置することができる。
第２貫通孔１１０ＨＢの内部表面ＷＢに、電磁波遮蔽要素として第１金属層１１５ａが配置されることができる。また、追加的な遮蔽要素として、コア部材１１０の上面及び下面に、それぞれ第２及び第３金属層１１５ｂ、１１５ｃが形成されることができる。上記第２及び第３金属層１１５ｂ、１１５ｃは、上記第１金属層１１５ａと連結されて遮蔽要素を構成することができる。このような第１〜第３金属層１１５ａ、１１５ｂ、１１５ｃは、コア部材１１０にめっき工程を行うことで形成されることができる。
このように、第２貫通孔１１０ＨＢでは、第１金属層１１５ａを用いて、多数の受動部品１２５に対するＥＭＩ遮蔽を実現することができる。コア部材１１０の上面に形成された第２金属層１１５ｂはバックサイドビア１３３を介してバックサイド金属層１３２と連結されることができ、その結果、半導体チップ１２０及び多数の受動部品１２５の上部でのＥＭＩを効果的に遮蔽することができる。
これに対し、半導体チップ１２０に配置される第１貫通孔１１０ＨＡの内部表面ＷＡには遮蔽構造が形成されず、その代わりに封止材１３０と直接接触することができる。
そのため、電磁波対策に対して相対的に脆弱な構造となり得る。本実施形態のように、第１貫通孔１１０ＨＡの内部表面ＷＡには遮蔽構造が配置されない理由は、高価の半導体チップ１２０の収率のために、受動部品１２５の実装工程が先行されるためである。具体的に、第２貫通孔１１０ＨＢを形成してから遮蔽構造のためのめっき工程を行うことができるが、これは後続の第１貫通孔１１０ＨＡの形成後には、追加のめっき工程を行うことが困難であるためである。
したがって、半導体チップ１２０から発生する電磁波に対する対策が脆弱となる恐れがあり、これに対する代案が要求される。
その代案として、本実施形態に採用されたコア部材１１０に電磁バンドギャップ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｂａｎｄｇａｐ：ＥＢＧ）構造体ＥＳを含む。上記電磁バンドギャップ構造体ＥＳは、繰り返しパターンで配列された複数のＥＢＧセル１８０を含むことができる。上記電磁バンドギャップ構造体は、微細パターンを用いるフィルター回路で構成された電磁波吸収体であって、電磁波を遮断する遮蔽層（例えば、第１〜第３金属層１１５ａ、１１５ｂ、１１５ｃ）と区別され得る。
本実施形態に採用された電磁バンドギャップ構造体ＥＳは、コア部材１１０の表面に搭載されるか、または内蔵された形態で実現されることができる。図１０に示されたように、コア部材１１０の上面及び下面にそれぞれ配置された導体パターン及び／またはビアで構成されることができ、コア部材１１０に再配線のための配線構造を形成する時に、電磁バンドギャップ構造体ＥＳをともに形成することができる。
電磁バンドギャップ構造体ＥＳは様々な形態で実現されることができる。例えば、２層または３層のパターン構造で形成されることができ、電磁バンドギャップ構造体ＥＳを構成するＥＢＧセル１８０の様々な例と原理を、図１４から図１６ｂを参照して後述する。
図９及び図１０に示されたように、封止材１３０上にはバックサイド金属層１３２が配置されることができる。バックサイド金属層１３２は、封止材１３０の少なくとも一部を貫通するバックサイドビア１３３を介して第２金属層１１５ｂと連結されることができる。バックサイド金属層１３２上にはパッシベーション層１８０が配置されることができる。
以下、本実施形態による半導体パッケージ１００に含まれるそれぞれの構成について、より詳細に説明する。
コア部材１１０は、具体的な材料に応じて半導体パッケージ１００の剛性をより改善させることができ、封止材１３０の厚さ均一性を確保するなどの役割を担うことができる。コア部材１１０は、第１及び第２貫通孔１１０ＨＡ、１１０ＨＢを有する。第１及び第２貫通孔１１０ＨＡ、１１０ＨＢ内には、それぞれ半導体チップ１２０と複数の受動部品１２５が配置される。半導体チップ１２０と複数の受動部品１２５は、それぞれ第１及び第２貫通孔１１０ＨＡ、１１０ＨＢ内の壁面と所定距離離隔して配置されることができる。必要に応じて変形も可能であり、第１及び第２貫通孔１１０ＨＡ、１１０ＨＢの個数や形状は、多様に形成されてもよい（図１７ａから図１７ｅ参照）。
コア部材１１０の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
コア部材１１０の第２貫通孔１１０ＨＢの内部表面ＷＢには第１金属層１１５ａが配置されており、第１金属層１１５ａは受動部品１２５を囲むように配置される。コア部材１１０の上面及び下面にはそれぞれ第２金属層及び第３金属層１１５ｂ、１１５ｃが配置され、第１金属層１１５ａと連結される。このように、第１〜第３金属層１１５ａ、１１５ｂ、１１５ｃは、ＥＭＩ遮蔽構造（特に、受動部品１２５のための構造）を実現することができる。第１〜第３金属層１１５ａ、１１５ｂ、１１５ｃはグランド（ＧＮＤ）パターンに連結されることができる。例えば、第１〜第３金属層１１５ａ、１１５ｂ、１１５ｃは、連結部材１４０の再配線層１４２のうちグランドパターンと連結されることができる。第１〜第３金属層１１５ａ、１１５ｂ、１１５ｃの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。第１〜第３金属層１１５ａ、１１５ｂ、１１５ｃはめっき工程により形成されることができる。
図１１及び図１２に示されたように、２つの第２貫通孔１１０ＨＢが上記第１貫通孔１１０ＨＡを囲むように構成されることもできる。
本実施形態に採用されたコア部材１１０は、その外側を定義する外部側壁構造物１１０Ａと、上記外部側壁構造物１１０Ａから内部空間に延びて、上記内部空間を上記第１及び第２貫通孔１１０ＨＡ、１１０ＨＢに区分する内部側壁構造物１１０Ｂと、を含む。
一般に、外部側壁構造物１１０Ａが内部側壁構造物１１０Ｂの幅より大きい幅を有するため、外部側壁構造物１１０Ａが電磁バンドギャップ構造体ＥＳの形成において有利である。したがって、上記電磁バンドギャップ構造体ＥＳは、上記内部側壁構造物１１０Ｂと連結される上記外部側壁構造物１１０Ａの領域に位置することができる。
図１３を参照すると、第２貫通孔１１０ＨＢの内部表面ＷＢに形成された第１金属層１１５ａにより、受動部品から放出される電磁波が遮断されるため、他の貫通孔の受動部品や半導体チップに影響を与えないことが可能である。また、半導体チップ１２０が配置された第１貫通孔１１０ＨＡの内部表面ＷＡには金属層が形成されていないため、半導体チップ１２０から放出された電磁波は、第１内部側壁構造物１１０Ｂ'に吸収されて伝播されてから、電磁バンドギャップ構造体によって吸収されるため、他の部品やパッケージに悪影響を与えない。
図１１及び図１２を参照すると、上記内部側壁構造物１１０Ｂは、上記第１貫通孔１１０ＨＡを囲む第１内部側壁構造物１１０Ｂ'と、上記第１内部側壁構造物１１０Ｂ'と上記外部側壁構造物１１０Ａとを連結する第２内部側壁構造物１１０Ｂ''と、を含むことができる。
すなわち、本実施形態において、電磁バンドギャップ構造体ＥＳは、第２内部側壁構造物１１０Ｂ''に連結される外部側壁構造物１１０Ａの領域に位置することができる。これと異なって、必要に応じて、電磁バンドギャップ構造体ＥＳは、第２内部側壁構造物１１０Ｂ''に位置するように形成されてもよい。
コア部材１１０は、必要に応じて、導体パターン及びビアで構成された配線構造を有することができる。したがって、本実施形態に採用された電磁バンドギャップ構造体ＥＳも、コア部材１１０に実現される導体パターン及びビアを用いて容易に実現されることができる。例えば、電磁バンドギャップ構造体ＥＳは、コア部材１１０の上面及び下面にそれぞれ配置された導体パターン及び／またはビアを備えた２層構造を有することができる（図１４及び図１６ｂ参照）。
コア部材１１０を構成する絶縁層が多層で構成され、電磁バンドギャップ構造体ＥＳは多層の導体パターンを有することができる。電磁バンドギャップ構造体ＥＳは様々な形態で実現されることができる。例えば、２層パターン構造の他にも、３層またはそれ以上のパターン構造で形成されてもよく、または、２層パターン構造の電磁バンドギャップ構造体ＥＳが２回以上積層された形態で実現してもよい。
コア部材１１０の配線構造は、連結部材１４０の再配線層１４２に比べて厚さが厚いことができる。配線構造が実現されたコア部材１１０は、パッケージ−オン−パッケージ（ＰｏＰ）のためのパッケージとして活用されることができる。
半導体チップ１２０は、数百〜数百万個以上の素子が１つのチップ内に集積化されている集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であることができる。この際、集積回路は、例えば、電力管理集積回路（ＰＭＩＣ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）であることができるが、これに限定されるものではない。一方、半導体チップ１２０は、別のバンプや再配線層が形成されないベア（Ｂａｒｅ）状態の集積回路であることができる。集積回路は、活性ウエハーをベースとして形成されることができる。この場合、半導体チップ１２０の本体を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には様々な回路が形成されていることができる。接続パッド１２０Ｐは、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであって、その形成物質としては、それぞれアルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。本体上には接続パッド１２０Ｐを露出させるパッシベーション膜（不図示）が形成されることができる。パッシベーション膜（不図示）は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。その他の必要な位置に、それぞれ絶縁膜（不図示）などがさらに配置されてもよい。
複数の受動部品１２５は、それぞれ独立して、ＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）、ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）、インダクタ、ビーズ、その他の種々のフィルターなどであることができる。それぞれの受動部品１２５は、互いに異なる厚さを有することができる。また、それぞれの受動部品１２５は、半導体チップ１２０とも異なる厚さを有することができる。本実施形態による半導体パッケージ１００において、受動部品１２５は、半導体チップ１２０の厚さ偏差が最小化されるように複数の第２貫通孔１１０ＨＢに分けて配列してもよい。
封止材１３０は、コア部材１１０、半導体チップ１２０、及び多数の受動部品１２５のそれぞれの少なくとも一部を封止する。また、第１及び第２貫通孔１１０ＨＡ、１１０ＨＢ内のそれぞれの少なくとも一部を満たす。封止材１３０は絶縁物質を含む。絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、具体的に、ＡＢＦ、ＦＲ−４、ＢＴ樹脂などを用いることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）を用いてもよい。必要に応じて、熱硬化性樹脂や熱可塑性樹脂などの絶縁樹脂が無機フィラー及び／またはガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いてもよい。
上述のように、第１貫通孔１１０ＨＡの壁面には金属層が形成されないため、第１貫通孔１１０ＨＡの内部表面ＷＡは封止材１３０と接することができる。この場合、上述のように収率の向上を期待することができる。
バックサイド金属層１３２は封止材１３０の上部を覆うことができる。バックサイド金属層１３２はプレート（ｐｌａｔｅ）状であることができる。バックサイド金属層１３２は、封止材１３０の少なくとも一部を貫通するバックサイドビア１３３を介して第２金属層１１５ｂと連結されることができる。バックサイド金属層１３２もグランドとして用いられることができる。バックサイド金属層１３２とバックサイドビア１３３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。バックサイド金属層１３２とバックサイドビア１３３は、めっき工程により形成されることができる。
連結部材１４０は、半導体チップ１２０の接続パッド１２０Ｐを拡張して再配線させ、また、半導体チップ１２０と受動部品１２５を電気的に連結することができる。連結部材１４０により、様々な機能を有する数十〜数百万個の半導体チップ１２０の接続パッド１２０Ｐがそれぞれ再配線されることができ、電気連結構造体１７０を介して、その機能に応じて外部と物理的及び／または電気的に連結されることができる。連結部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通して再配線層１４２間を連結するビア１４３と、を含む。連結部材１４０は単層で構成されてもよく、図に示された数より多数の層に設計されてもよい。
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は感光性絶縁層であることができる。絶縁層１４１が感光性の性質を有する場合、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層１４１が多層である場合、それらの物質は互いに同一であってもよく、必要に応じて互いに異なってもよい。絶縁層１４１が多層である場合、これらは工程によって一体化され、その境界が不明確であってもよい。
再配線層１４２は、実質的に接続パッド１２０Ｐを再配線する役割を担うことができる。例えば、再配線層１４２は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含むことができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
ビア１４３は、互いに異なる層に形成された再配線層１４２、配線層１３４ｂ、接続パッド１２０Ｐなどを電気的に連結させ、その結果、半導体パッケージ１００内に電気的経路を再構成することができる。例えば、ビア１４３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含むことができる。ビア１４３は導電性物質で完全に充填されることができる。また、ビア１４３は、テーパ状、円筒状などの様々な形状を有することができる。
連結部材１４０は、半導体チップ１２０の活性面上に配置される放熱構造１４３Ｂを含むことができる。放熱構造１４３Ｂはスタックビアの形態であることができるが、これに限定されるものではない。放熱構造１４３Ｂは、電気連結構造体１７０を介してメインボードに連結され、半導体チップ１２０から発生する熱を効果的に放出させることができる。
連結部材１４０は再配線層１４２を囲む遮蔽構造１４３Ｓを含むことができる。遮蔽構造１４３Ｓは連結部材１４０の縁に沿って形成されることができる。遮蔽構造１４３Ｓはスタックビアを有することができるが、これに限定されるものではない。遮蔽構造１４３Ｓは第３金属層１１５ｃと連結されることができるが、これに限定されるものではない。遮蔽構造１４３Ｓにより、再配線層１４２から発生するＥＭＩや外部から再配線層１４２に流入されるＥＭＩも、効果的に遮断することができる。
パッシベーション層１５０は、連結部材１４０を外部からの物理的、化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部を有することができる。このような開口部は、パッシベーション層１５０に数十〜数千個が形成されることができる。パッシベーション層１５０は、絶縁樹脂及び無機フィラーを含む一方で、ガラス繊維は含まくてもよい。例えば、パッシベーション層１５０はＡＢＦであることができるが、これに限定されるものではない。
アンダーバンプ金属層１６０は電気連結構造体１７０の接続信頼性を向上させ、その結果、半導体パッケージ１００のボードレベル信頼性を改善する。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部を介して露出する連結部材１４０の再配線層１４２と連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部に公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができるが、これに限定されるものではない。
電気連結構造体１７０は、半導体パッケージ１００を外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、半導体パッケージ１００は電気連結構造体１７０を介して電子機器のメインボードに実装されることができる。電気連結構造体１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができる。電気連結構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気連結構造体１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これに限定されるものではない。電気連結構造体１７０の数、間隔、配置形態などは特に限定されない。例えば、電気連結構造体１７０の数は、接続パッド１２０Ｐの数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。
電気連結構造体１７０の少なくとも一部はファン−アウト領域に配置されることができる。「ファン−アウト（ｆａｎ−ｏｕｔ）」領域とは、半導体チップ１２０が配置されている領域を超えた領域を意味する。ファン−アウトパッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができる。
パッシベーション層１８０は、バックサイド金属層１３２を外部の物理的、化学的損傷などから保護することができる。パッシベーション層１８０は、絶縁樹脂及び無機フィラーを含み、且つガラス繊維は含まないことができる。例えば、パッシベーション層１８０はＡＢＦであることができるが、これに限定されるものではない。
以下、本実施形態に採用されるコア部材１１０に実現可能なＥＢＧ構造体ＥＳの様々な例を説明する。
図１４は本発明の一実施形態に採用可能な電磁バンドギャップ構造体を構成するＥＢＧセルの一例を示し、図１５は図１４のＥＢＧセルの等価回路図である。
図１４を参照すると、本実施形態によるＥＢＧセル２８０Ａは、スティッチングビアタイプ（ｓｔｉｔｃｈｉｎｇ ｖｉａ ｔｙｐｅ）であって、第１レベルに配置された第１導体パターン２１０ａと、第１レベルと異なる第２レベルに配置された一対の第２導体パターン２３０ａ−１、２３０ａ−２と、スティッチングビア部２４０ａと、を含む。スティッチングビア部２４０ａは、第１導体パターン２１０ａが配置された平面を経由して一対の第２導体パターン２３０ａ−１、２３０ａ−２にそれぞれ連結され、且つ第１導体パターン２１０ａとは電気的に分離される。
図１４に示されたＥＢＧセルは、特定の周波数帯の信号を遮蔽する電磁バンドギャップ構造物として機能することができる。具体的に、第１導体パターン２１０ａと一対の第２導体パターン２３０ａ−１、２３０ａ−２との間には誘電層２２０ａが介在されており、これにより、第１導体パターン２１０ａと一対の第２導体パターン２３０ａ−１、２３０ａ−２との間、及び隣合う一対の第２導体パターン２３０ａ−１、２３０ａ−２の間に形成されるキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）成分が存在する。ここで、誘電層２２０ａはコア部材１１０を構成する絶縁層であることができる。
また、スティッチングビア部２４０ａでは、隣合う一対の第２導体パターン２３０ａ−１、２３０ａ−２の間に、第１ビア２４１ａ、連結パターン２４３ａ、第２ビア２４２ａを経由するインダクタンス（ｉｎｄｕｃｔａｎｃｅ）成分も存在するようになる。この際、キャパシタンス成分は、第１導体パターン２１０ａと一対の第２導体パターン２３０ａ−１、２３０ａ−２との間、及び隣合う一対の導体パターン２３０ａ−１、２３０ａ−２の間の離隔間隔、誘電層２２０ａを構成する誘電物質の誘電率、導体パターンの大きさ、形状、面積などのようなファクターによってその値が変わり得る。インダクタンス成分も、第１ビア２４１ａ、第２ビア２４２ａ、及び連結パターン２４３ａの形状、長さ、厚さ、幅、断面積などのようなファクターによってその値が変わり得る。
したがって、上述の様々なファクターを適宜調整、設計すると、図１４に示された構造物を、目的周波数帯の特定信号または特定ノイズの除去または遮蔽のためのＥＢＧセルとして活用することができる。すなわち、帯域阻止フィルター（ｂａｎｄ ｓｔｏｐ ｆｉｌｔｅｒ）として作用することができる。
例えば、図９から図１３に示された半導体パッケージの場合、第１導体パターン２１０ａはコア部材１１０の第１レベル（例えば、下面）に配置され、一対の第２導体パターン２３０ａ−１、２３０ａ−２は上記コア部材の第２レベル（例えば、上面）に配置されることができる。スティッチングビア部２４０ａはコア部材を貫通するビアであることができる。
以下、このような作用を、図１５の等価回路図を参照して説明する。
図１５を参照すると、インダクタンス成分であるＬ１は第１ビア２４１ａに該当し、インダクタンス成分であるＬ２は第２ビア２４２ａに該当し、インダクタンス成分であるＬ３は連結パターン２４３ａに該当する。Ｃ１は、一対の第２導体パターン２３０ａ−１、２３０ａ−２とその上部に位置すべき他の任意の誘電層、及び第１導体パターン２１０ａによるキャパシタンス成分であり、Ｃ２及びＣ３は、連結パターン２４３ａを基準としてそれと同一レベルに位置した第１導体パターン２１０ａとその下部に位置すべき他の任意の誘電層、及び第１導体パターン２１０ａによるキャパシタンス成分である。
このような等価回路図に従って、図１４のＥＢＧセル２８０Ａは特定の周波数帯の信号を遮蔽する帯域阻止フィルターとしての機能を担う。すなわち、図１５に示されたように、低周波数帯の信号（参照符号（ｘ）参照）及び高周波数帯の信号（参照符号（ｙ）参照）は電磁バンドギャップ構造物を通過し、その中間の特定の周波数帯の信号（参照符号（ｚ１）、（ｚ２）、（ｚ３）参照）はＥＢＧセルによって遮蔽されることができる。
ＥＢＧ構造体の他の実施形態は、２層構造の例としてコプレーナタイプのＥＢＧ２８０Ｂ、及び３層構造の例としてマッシュルームタイプのＥＢＧ（Ｍｕｓｈｒｏｏｍ ｔｙｐｅ ＥＢＧ）２８０Ｃを含む。
本形態によるコプレーナＥＢＧ２８０Ｂとしては、電源層または接地層として機能すべきの何れか１つの金属層の全体にわたって、特定パターンの複数（例えば、４つ）のＥＢＧセルが繰り返して配置された構造を例示している。
図１６ａを参照すると、コプレーナＥＢＧ２８０Ｂは、任意の一金属層２１０ｄと異なる平面に位置する複数の金属板２２１ｄとが、特定の一部分（例えば、各金属板の角の先端）を介して金属ブランチ（ｍｅｔａｌ ｂｒａｎｃｈ）２２２ｄによって互いにブリッジ（ｂｒｉｄｇｅ）連結される形態を有する。
この際、広い面積を有する金属板２２１ｄが低インピーダンス領域を構成し、狭い面積を有する金属ブランチ２２２ｄが高インピーダンス領域を構成するようになる。したがって、コプレーナＥＢＧ２８０Ｂは、低インピーダンス領域と高インピーダンス領域が繰り返して交互に形成される構造により、特定の周波数帯のノイズを遮蔽させることができる帯域阻止フィルターとしての機能を担うことができる。
このようなコプレーナＥＢＧ２８０Ｂの構造は、２層構造でも電磁バンドギャップ構造を構成することができるという利点があり、図１４に示されたＥＢＧセル２８０Ａと類似してコア部材１１０に実現されることができる。
図１６ｂを参照すると、マッシュルームＥＢＧ２８０Ｃは、例えば、電源層（ｐｏｗｅｒ ｌａｙｅｒ）と接地層（ｇｒｏｕｎｄ ｌａｙｅｒ）として機能すべき２つの金属層２１０ｃ、２２０ｃの間にマッシュルーム状の複数（例えば、４つ）のＥＢＧセルが挿入された構造を有する。
マッシュルームＥＢＧ２８０Ｃは、それぞれ接地層及び電源層の何れか１つ及び他の１つの層として機能する第１金属層２１０ｃと第２金属層２２０ｃとの間に金属板２３１ｃをさらに形成し、第１金属層２１０ｃと金属板２３１ｃとをビア２３２ｃで連結したマッシュルーム状構造物２３０ｃを繰り返して配置した形態を有することができる。
この際、第１金属層２１０ｃと金属板２３１ｃとの間には第１誘電層２１５ｃが、金属板２３１ｃと第２金属層２２０ｃとの間には第２誘電層２２５ｃが介在されることができる。このようなマッシュルームＥＢＧ２８０Ｃは、第２金属層２２０ｃ、第２誘電層２２５ｃ、及び金属板２３１ｃによって形成されるキャパシタンス成分と、第１誘電層２１５ｃを貫通して第１金属層２１０ｃと金属板２３１ｃとを連結するビア２３２ｃによって形成されるインダクタンス成分が、第１金属層２１０ｃと第２金属層２２０ｃとの間でＬ−Ｃ直列連結された状態を有することで、一種の帯域阻止フィルター（ｂａｎｄ ｓｔｏｐ ｆｉｌｔｅｒ）としての機能を担うことができる。
本実施形態による半導体パッケージに採用され得るコア部材は様々な構造を有することができ、これによって、電磁バンドギャップ構造体の様々な配列を有することができる。
先ず、上述の実施形態のように、半導体チップを配置する第１貫通孔が略中央に配置され、複数の第２貫通孔が上記第１貫通孔を囲むように配列されることができ、このような形態でも様々な構造（図１７ａ〜図１７ｅ参照）を有することができるが、これに限定されるものではないことはいうまでもない。
様々な実施形態に採用されたコア部材１１０は、共通して、その外側を定義する外部側壁構造物１１０Ａと、第１貫通孔１１０ＨＡを囲む第１内部側壁構造物１１０Ｂ'と、上記第１内部側壁構造物１１０Ｂ'から上記外部側壁構造物１１０Ａに連結された第２内部側壁構造物１１０Ｂ''と、を含む。上記第２内部側壁構造物１１０Ｂ''は、第２貫通孔１１０ＨＢの大きさと形状を多様に定義することができる。様々な構造のコア部材において、電磁バンドギャップ（ＥＢＧ）構造体の様々な配列を有することができる。
図１７ａから図１７ｅは本発明の一実施形態による半導体パッケージのコア部材の様々な例を示す平面図である。
図１７ａを参照すると、コア部材１１０は、実質的に中央に位置した第１貫通孔１１０ＨＡ及び２つの第２貫通孔１１０ＨＢを有することができる。２つの第２貫通孔１１０ＨＢは、第１貫通孔１１０ＨＡを基準としてその上下に位置し、互いに同一の大きさ及び形状を有するように、２つの第２内部側壁構造物１１０Ｂ''が形成されることができる。受動部品が実装される第２貫通孔１１０ＨＢの内部表面には第１金属層１１５ａが形成され、第１貫通孔１１０ＨＡの内部表面には金属層が形成されない。ここで、２つの電磁バンドギャップ構造体ＥＳは、第２内部側壁構造物１１０Ｂ''に連結される外部側壁構造物１１０Ａの２つの領域にそれぞれ配置されることができる。
図１７ｂを参照すると、コア部材１１０は、実質的に中央に位置した第１貫通孔１１０ＨＡ及び４つの第２貫通孔１１０ＨＢを有することができる。４つの第２貫通孔１１０ＨＢは、第１貫通孔１１０ＨＡを基準として各コーナーに位置し、互いに同一の大きさ及び形状を有するように、４つの第２内部側壁構造物１１０Ｂ''が形成されることができる。受動部品が実装される第２貫通孔１１０ＨＢの内部表面には第１金属層１１５ａが形成され、第１貫通孔１１０ＨＡの内部表面には金属層が形成されない。ここで、４つの電磁バンドギャップ構造体ＥＳは、第２内部側壁構造物１１０Ｂ''に連結される外部側壁構造物１１０Ａの４つの領域にそれぞれ配置されることができる。
図１７ｃを参照すると、コア部材１１０は、実質的に中央に位置した第１貫通孔１１０ＨＡ及び２つの第２貫通孔１１０ＨＢを有することができる。２つの第２貫通孔１１０ＨＢは、第１貫通孔１１０ＨＡを基準として上下に位置し、互いに異なる大きさ及び形状を有するように、２つの第２内部側壁構造物１１０Ｂ''が形成されることができる。受動部品が実装される第２貫通孔１１０ＨＢの内部表面には第１金属層１１５ａが形成され、第１貫通孔１１０ＨＡの内部表面には金属層が形成されない。上述の例と異なって、この例に導入された電磁バンドギャップ構造体ＥＳは、第１内部側壁構造物１１０Ｂ'に連結された第２内部側壁構造物１１０Ｂ''の２つの領域にそれぞれ配置されることができる。
図１７ｄを参照すると、コア部材１１０は、実質的に中央に位置した第１貫通孔１１０ＨＡ及び２つの第２貫通孔１１０ＨＢを有することができる。２つの第２貫通孔１１０ＨＢは、第１貫通孔１１０ＨＡを基準として上下に位置し、その形状が対角線方向に対称構造となるように、２つの第２内部側壁構造物１１０Ｂ''が形成されることができる。受動部品が実装される第２貫通孔１１０ＨＢの内部表面には第１金属層１１５ａが形成され、第１貫通孔１１０ＨＡの内部表面には金属層が形成されない。
図１７ａ及び図１７ｂに示された例と類似して、２つの第１電磁バンドギャップ構造体ＥＳ１は、第２内部側壁構造物１１０Ｂ''に連結された外部側壁構造物１１０Ａの２つの領域にそれぞれ配置されることができる。一方、図１７ｃに示された例と異なって、２つの第２電磁バンドギャップ構造体ＥＳ２は、第１内部側壁構造物１１０Ｂ'に連結された第２内部側壁構造物１１０Ｂ''の２つの領域にそれぞれ配置されることができる。この例では、第１電磁バンドギャップ構造体ＥＳ１と第２電磁バンドギャップ構造体ＥＳ２の二重の電子吸収構造を用いて、より向上した電磁波吸収作用を実現することができる。
図１７ｅを参照すると、コア部材１１０は、実質的に中央に位置した第１貫通孔１１０ＨＡ及び４つの第２貫通孔１１０ＨＢを有することができる。４つの第２貫通孔１１０ＨＢは、第１貫通孔１１０ＨＡを基準として上下対称及び左右対称にそれぞれ同一の形状を有するように、４つの第２内部側壁構造物１１０Ｂ''が形成されることができる。受動部品が実装される第２貫通孔１１０ＨＢの内部表面には第１金属層１１５ａが形成され、第１貫通孔１１０ＨＡの内部表面には金属層が形成されない。
上述の例と類似して、４つの第１電磁バンドギャップ構造体ＥＳ１は、第２内部側壁構造物１１０Ｂ''に連結された外部側壁構造物１１０Ａの４つの領域にそれぞれ配置され、４つの第２電磁バンドギャップ構造体ＥＳ２は、第１内部側壁構造物１１０Ｂ'に連結された第２内部側壁構造物１１０Ｂ''の４つの領域にそれぞれ配置されることができる。この例でも、第１電磁バンドギャップ構造体ＥＳ１と第２電磁バンドギャップ構造体ＥＳ２の二重の電子吸収構造を用いて、より向上した電磁波吸収作用を実現することができる。
本発明において、「下側、下部、下面」などは、図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などは、その反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲が上記方向に係る記載によって特に限定されるものではないことはいうまでもない。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 半導体パッケージ
１１０ コア部材
１１０Ａ 外部側壁構造物
１１０Ｂ 内部側壁構造物
１１０Ｂ' 第１内部側壁構造物
１１０Ｂ'' 第２内部側壁構造物
１１０ＨＡ 第１貫通孔
１１０ＨＢ 第２貫通孔
１１５ａ〜１１５ｃ 第１〜第３金属層
１２０ 半導体チップ
１２０Ｐ 接続パッド
１２５ 受動部品
１３０ 封止材
１３２ バックサイド金属層
１３３ バックサイドビア
１４０ 連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１６０ アンダーバンプ金属層
１７０ 電気連結構造体
１８０ パッシベーション層

Claims (27)

  1. 互いに反対に位置した第１面及び第２面を有し、再配線層を含む連結部材と、
    前記連結部材の第１面に配置され、互いに離隔した第１及び第２貫通孔を有し、少なくとも前記第２貫通孔の内部表面に遮蔽層が配置されたコア部材と、
    前記第１貫通孔内に配置され、前記再配線層に連結される接続パッドを有する半導体チップと、
    前記第２貫通孔内に配置され、前記再配線層に連結される接続端子を有する少なくとも１つの受動部品と、
    前記コア部材、前記半導体チップ、及び前記少なくとも１つの受動部品を封止する封止材と、
    前記コア部材に内蔵された電磁バンドギャップ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｂａｎｄｇａｐ：ＥＢＧ）構造体と、を含む、半導体パッケージ。
  2. 前記コア部材は、
    前記コア部材の外側を定義する外部側壁構造物と、
    前記外部側壁構造物から内部空間に延び、前記内部空間を前記第１及び第２貫通孔に区分する内部側壁構造物と、を含む、請求項１に記載の半導体パッケージ。
  3. 前記電磁バンドギャップ構造体は、前記内部側壁構造物と連結される前記外部側壁構造物の領域に位置する、請求項２に記載の半導体パッケージ。
  4. 前記第２貫通孔は複数の第２貫通孔であり、
    前記複数の第２貫通孔は、前記第１貫通孔を囲むように形成される、請求項２または３に記載の半導体パッケージ。
  5. 前記内部側壁構造物は、
    前記第１貫通孔を囲む第１内部側壁構造物と、
    前記第１内部側壁構造物と前記外部側壁構造物とを連結する第２内部側壁構造物と、を含む、請求項４に記載の半導体パッケージ。
  6. 前記電磁バンドギャップ構造体は、前記第２内部側壁構造物に位置する、請求項５に記載の半導体パッケージ。
  7. 前記電磁バンドギャップ構造体は、前記第２内部側壁構造物に連結される前記外部側壁構造物の領域に位置する、請求項５に記載の半導体パッケージ。
  8. 前記電磁バンドギャップ構造体は、繰り返して配列された複数のＥＢＧセルを含む、請求項１から７のいずれか一項に記載の半導体パッケージ。
  9. 前記複数のＥＢＧセルはそれぞれ、前記コア部材に形成された２層構造の導体パターンを含む、請求項８に記載の半導体パッケージ。
  10. 前記複数のＥＢＧセルの少なくとも１つは、
    前記コア部材の第１レベルに配置された第１導体パターンと、
    前記コア部材の第２レベルに配置された一対の第２導体パターンと、
    前記第２レベルで前記一対の第２導体パターンに連結され、前記第１導体パターンとは分離された複数のビアと、を含む、請求項９に記載の半導体パッケージ。
  11. 前記複数のＥＢＧセルはそれぞれ、
    前記コア部材の下面に配置された第１導体パターンと、
    前記コア部材の上面に配置された第２導体パターンと、
    前記コア部材の内部に配置された第３導体パターンと、を含む、請求項８に記載の半導体パッケージ。
  12. 前記遮蔽層は、
    前記第２貫通孔の内部表面に配置された第１金属層と、
    前記第１金属層と連結され、前記コア部材の上面及び下面にそれぞれ配置された第２及び第３金属層と、を含む、請求項１から１１のいずれか一項に記載の半導体パッケージ。
  13. 前記連結部材は、
    前記遮蔽層の第３金属層と連結される第１スタックビアを含む、請求項１から１２のいずれか一項に記載の半導体パッケージ。
  14. 前記連結部材は、
    前記半導体チップに対応する領域に位置した第２スタックビアを含む、請求項１から１３のいずれか一項に記載の半導体パッケージ。
  15. 前記コア部材の上面に配置され、前記遮蔽層の第２金属層と連結される金属板をさらに含む、請求項１から１４のいずれか一項に記載の半導体パッケージ。
  16. 互いに反対に位置した第１面及び第２面を有し、再配線層を含む連結部材と、
    前記連結部材の第１面に配置され、第１貫通孔及び複数の第２貫通孔を有するコア部材と、
    前記第１貫通孔の内部表面を除いた前記複数の第２貫通孔の内部表面に配置された電磁波遮蔽層と、
    前記第１貫通孔内に配置され、前記再配線層に連結される接続パッドを有する半導体チップと、
    前記複数の第２貫通孔にそれぞれ配置され、それぞれ前記再配線層に連結される接続端子を有する複数の受動部品と、を含み、
    前記コア部材は、その外側を定義する外部側壁構造物と、前記第１貫通孔を囲む第１内部側壁構造物と、前記第１内部側壁構造物から前記外部側壁構造物に連結された第２内部側壁構造物と、を含み、
    前記第２内部側壁構造物に連結された外部側壁構造物の領域に電磁バンドギャップ（ＥＢＧ）構造体がさらに配置されている、半導体パッケージ。
  17. 前記コア部材は、
    前記第１内部側壁構造物と前記外部側壁構造物との間に連結された複数の第２内部側壁構造物を含み、
    複数の電磁バンドギャップ（ＥＢＧ）構造体は、前記複数の第２内部側壁構造物のそれぞれに隣接した前記外部側壁構造物の各領域に配置される、請求項１６に記載の半導体パッケージ。
  18. 前記コア部材は、前記第１内部側壁構造物と前記外部側壁構造物の間に連結された複数の第２内部側壁構造物を含み、
    複数の電磁バンドギャップ（ＥＢＧ）構造体はそれぞれ、前記複数の第２内部側壁構造物に配置される、請求項１６または１７に記載の半導体パッケージ。
  19. 前記連結部材と反対側に位置する前記コア部材の一面に配置され、前記電磁波遮蔽層と連結されたバックサイド金属層をさらに含む、請求項１６から１８のいずれか一項に記載の半導体パッケージ。
  20. 前記電磁波遮蔽層は前記再配線層のビアと電気的に連結される、請求項１６から１９のいずれか一項に記載の半導体パッケージ。
  21. 互いに反対に位置した第１面及び第２面を有し、再配線層を含む連結部材と、
    前記連結部材の第１面に配置され、前記連結部材の第１面に位置する第１面及びその反対に位置する第２面を有し、上記第１面から第２面に延長する複数の貫通孔を有するコア部材と、を含み、
    前記複数の貫通孔は、前記コア部材の側面から離隔した第１貫通孔と、前記第１貫通孔と前記コア部材の各側面との間に位置する少なくとも一つの第２貫通孔と、を含み、導電性金属層が前記少なくとも一つの第２貫通孔の内部表面に配置される、半導体パッケージ。
  22. 前記連結部材の再配線層は、前記第１貫通孔と前記少なくとも一つの第２貫通孔との間、前記第１貫通孔と前記連結部材の第２面に、電気的連結を提供する、請求項２１に記載の半導体パッケージ。
  23. 前記第１貫通孔の内部表面には導電性金属層が形成されない、請求項２１または２２に記載の半導体パッケージ。
  24. 前記コア部材は、
    前記コア部材の外側を定義する外部側壁構造物と、
    前記少なくとも一つの第２貫通孔から前記第１貫通孔を区分する内部側壁構造物と、を含む、請求項２１から２３のいずれか一項に記載の半導体パッケージ。
  25. 前記内部側壁構造物の一部は前記外部側壁構造物に延び、
    前記内部側壁構造物の一部に隣接する前記外部側壁構造物に内蔵された電磁バンドギャップ（ＥＢＧ）構造体をさらに含む、請求項２４に記載の半導体パッケージ。
  26. 前記内部側壁構造物に内蔵された電磁バンドギャップ（ＥＢＧ）構造体をさらに含む、請求項２４に記載の半導体パッケージ。
  27. 前記電磁バンドギャップ（ＥＢＧ）構造体は、前記コア部材に形成された導電パターンを含み、且つ２層構造を有し、前記２層構造は層間にビアを含む、請求項２６に記載の半導体パッケージ。
JP2018044652A 2017-10-19 2018-03-12 半導体パッケージ Active JP6647333B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170136006A KR102019349B1 (ko) 2017-10-19 2017-10-19 반도체 패키지
KR10-2017-0136006 2017-10-19

Publications (2)

Publication Number Publication Date
JP2019080029A true JP2019080029A (ja) 2019-05-23
JP6647333B2 JP6647333B2 (ja) 2020-02-14

Family

ID=66170716

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018044652A Active JP6647333B2 (ja) 2017-10-19 2018-03-12 半導体パッケージ

Country Status (5)

Country Link
US (1) US10756023B2 (ja)
JP (1) JP6647333B2 (ja)
KR (1) KR102019349B1 (ja)
CN (1) CN109686723B (ja)
TW (1) TWI694579B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020213122A1 (ja) * 2019-04-18 2020-10-22 三菱電機株式会社 信号伝送回路
WO2022009777A1 (ja) * 2020-07-10 2022-01-13 株式会社村田製作所 モジュール
WO2022014348A1 (ja) * 2020-07-17 2022-01-20 株式会社村田製作所 モジュールおよびその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
US10595394B1 (en) * 2019-05-09 2020-03-17 Cray Inc. PCB with minimized crosstalk
US11309246B2 (en) 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration
KR20220027537A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 팬-아웃 타입 반도체 패키지
CN114513893B (zh) * 2020-11-16 2024-06-18 华为技术有限公司 一种加强结构及电子设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165824A (ja) * 2010-02-08 2011-08-25 Nec Corp 半導体装置
WO2011111314A1 (ja) * 2010-03-08 2011-09-15 日本電気株式会社 配線基板、電子装置およびノイズ遮蔽方法
JP2011258910A (ja) * 2010-06-08 2011-12-22 Samsung Electro-Mechanics Co Ltd 電磁気バンドギャップ構造物を含むｅｍｉノイズ遮蔽基板
JP5160528B2 (ja) * 2009-02-24 2013-03-13 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電磁気バンドギャップ構造を用いたｅｍｉノイズ低減基板
JP2014229866A (ja) * 2013-05-27 2014-12-08 京セラ株式会社 電子部品搭載用基板およびそれを用いた電子部品実装パッケージ
JP2015038962A (ja) * 2013-07-16 2015-02-26 ソニー株式会社 配線基板および配線基板の製造方法、並びに、部品内蔵ガラス基板および部品内蔵ガラス基板の製造方法。
JP2015057815A (ja) * 2013-08-09 2015-03-26 太陽誘電株式会社 回路モジュール
JP2015097273A (ja) * 2014-12-12 2015-05-21 株式会社東芝 回路基板および半導体部品
WO2016181954A1 (ja) * 2015-05-11 2016-11-17 株式会社村田製作所 高周波モジュール

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626216B2 (en) * 2005-10-21 2009-12-01 Mckinzie Iii William E Systems and methods for electromagnetic noise suppression using hybrid electromagnetic bandgap structures
US8217272B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
KR101084252B1 (ko) * 2010-03-05 2011-11-17 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US8241964B2 (en) * 2010-05-13 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of embedding bumps formed on semiconductor die into penetrable adhesive layer to reduce die shifting during encapsulation
JP2012060056A (ja) * 2010-09-13 2012-03-22 Nec Corp 電子装置及び電子モジュール
US8952265B2 (en) * 2011-08-22 2015-02-10 Samsung Electro-Mechanics Co., Ltd. Electromagnetic interference noise reduction package board
TW201405758A (zh) * 2012-07-19 2014-02-01 矽品精密工業股份有限公司 具有防電磁波干擾之半導體元件
JP5670392B2 (ja) 2012-07-27 2015-02-18 株式会社東芝 回路基板
CN104716102B (zh) * 2013-12-13 2017-07-21 环旭电子股份有限公司 电子封装模块及其制造方法
CN103943610B (zh) * 2014-04-16 2016-12-07 华为技术有限公司 一种电子元件封装结构及电子设备
US9842789B2 (en) 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR101973425B1 (ko) 2015-05-11 2019-09-02 삼성전자주식회사 전자부품 패키지 및 그 제조방법
KR20160132751A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US9748184B2 (en) * 2015-10-15 2017-08-29 Micron Technology, Inc. Wafer level package with TSV-less interposer
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
DE112017001710T5 (de) * 2016-04-01 2018-12-20 Sony Corporation Mikrowellenantenneneinrichtung, Verpackungs- und Herstellungsverfahren

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5160528B2 (ja) * 2009-02-24 2013-03-13 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電磁気バンドギャップ構造を用いたｅｍｉノイズ低減基板
JP2011165824A (ja) * 2010-02-08 2011-08-25 Nec Corp 半導体装置
WO2011111314A1 (ja) * 2010-03-08 2011-09-15 日本電気株式会社 配線基板、電子装置およびノイズ遮蔽方法
JP2011258910A (ja) * 2010-06-08 2011-12-22 Samsung Electro-Mechanics Co Ltd 電磁気バンドギャップ構造物を含むｅｍｉノイズ遮蔽基板
JP2014229866A (ja) * 2013-05-27 2014-12-08 京セラ株式会社 電子部品搭載用基板およびそれを用いた電子部品実装パッケージ
JP2015038962A (ja) * 2013-07-16 2015-02-26 ソニー株式会社 配線基板および配線基板の製造方法、並びに、部品内蔵ガラス基板および部品内蔵ガラス基板の製造方法。
JP2015057815A (ja) * 2013-08-09 2015-03-26 太陽誘電株式会社 回路モジュール
JP2015097273A (ja) * 2014-12-12 2015-05-21 株式会社東芝 回路基板および半導体部品
WO2016181954A1 (ja) * 2015-05-11 2016-11-17 株式会社村田製作所 高周波モジュール

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020213122A1 (ja) * 2019-04-18 2020-10-22 三菱電機株式会社 信号伝送回路
JPWO2020213122A1 (ja) * 2019-04-18 2021-09-13 三菱電機株式会社 信号伝送回路
WO2022009777A1 (ja) * 2020-07-10 2022-01-13 株式会社村田製作所 モジュール
WO2022014348A1 (ja) * 2020-07-17 2022-01-20 株式会社村田製作所 モジュールおよびその製造方法

Also Published As

Publication number Publication date
US10756023B2 (en) 2020-08-25
TW201917864A (zh) 2019-05-01
US20190122993A1 (en) 2019-04-25
TWI694579B (zh) 2020-05-21
JP6647333B2 (ja) 2020-02-14
KR20190043913A (ko) 2019-04-29
KR102019349B1 (ko) 2019-09-09
CN109686723A (zh) 2019-04-26
CN109686723B (zh) 2023-04-07

Similar Documents

Publication Publication Date Title
KR102609138B1 (ko) 인쇄회로기판 어셈블리
JP6647333B2 (ja) 半導体パッケージ
KR102499038B1 (ko) 안테나 모듈
KR101982049B1 (ko) 팬-아웃 반도체 패키지
KR102059815B1 (ko) 안테나 기판 및 이를 포함하는 안테나 모듈
KR20180037529A (ko) 팬-아웃 반도체 패키지
JP6523504B2 (ja) ファン−アウト半導体パッケージ
US11862574B2 (en) Fan-out semiconductor package
JP6770031B2 (ja) ファン−アウト半導体パッケージ
KR20200008886A (ko) 안테나 모듈
KR101982061B1 (ko) 반도체 패키지
KR20200114084A (ko) 반도체 패키지
KR102008344B1 (ko) 반도체 패키지
KR101942736B1 (ko) 반도체 패키지 연결 시스템
JP2019087731A (ja) ファン−アウト半導体パッケージ
KR20200052067A (ko) 반도체 패키지
KR102109570B1 (ko) 반도체 패키지 실장 기판
KR20190075647A (ko) 팬-아웃 반도체 패키지
KR20180018232A (ko) 팬-아웃 반도체 패키지
KR20200022155A (ko) 반도체 패키지 및 이를 포함하는 안테나 모듈
KR102509644B1 (ko) 패키지 모듈
US10192831B1 (en) Fan-out semiconductor package module
KR102070085B1 (ko) 반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판
KR102034307B1 (ko) 반도체 패키지 제조방법 및 이에 이용되는 제조장치
KR20190138108A (ko) 전자부품 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190514

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20190603

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190619

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200114

R150 Certificate of patent or registration of utility model

Ref document number: 6647333

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250