CN104716102B - 电子封装模块及其制造方法 - Google Patents

电子封装模块及其制造方法 Download PDF

Info

Publication number
CN104716102B
CN104716102B CN201310682030.0A CN201310682030A CN104716102B CN 104716102 B CN104716102 B CN 104716102B CN 201310682030 A CN201310682030 A CN 201310682030A CN 104716102 B CN104716102 B CN 104716102B
Authority
CN
China
Prior art keywords
groove
packaging body
face
electronic
ground
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310682030.0A
Other languages
English (en)
Other versions
CN104716102A (zh
Inventor
陈仁君
施百胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HUANXU ELECTRONICS CO Ltd
Original Assignee
HUANXU ELECTRONICS CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HUANXU ELECTRONICS CO Ltd filed Critical HUANXU ELECTRONICS CO Ltd
Priority to CN201310682030.0A priority Critical patent/CN104716102B/zh
Publication of CN104716102A publication Critical patent/CN104716102A/zh
Application granted granted Critical
Publication of CN104716102B publication Critical patent/CN104716102B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本发明实施例提供电子封装模块及其制造方法，所述电子封装模块的制造方法包括配置多个电子元件于一载板的表面。设置封装体于载板的表面且包覆于这些电子元件。分离载板与封装体。形成多个第一沟槽于封装体的一第一面。填置导电材料于封装体的第一面以及这些第一沟槽的表面，以形成一导电层。图案化位于封装体的第一面的导电层以形成一电路层，其中电路层包括至少一接地垫。形成多个第二沟槽于封装体的第二面。形成至少一隔间遮蔽结构于这些第一沟槽以及这些第二沟槽中。形成一电磁遮蔽层，而电磁遮蔽层与接地垫连接。

Description

电子封装模块及其制造方法
技术领域
本发明有关于一种电子封装模块及其制造方法。
背景技术
目前常见的电子封装模块大多为在使用封装材料封装各种电子元件，电子产品的功能越来越多，所以电子封装模块内部所整合的电子元件的种类也越来越多。因此，不同的电子元件之间的电磁波彼此容易交互影响。
一般而言，为降低各种电子元件所产生的的电磁干扰效应与射频干扰效应，通常会在电子封装模块内设计一内电磁遮蔽(Electromagnetic Interference，EMI)层以隔绝不同的电子元件。或者是，在电子封装模块外部装设一金属盖(Metal lid)。
不过，在微型化的趋势下，整体的电子封装模块的封装密度越来越高，在电子封装模块内设计内电磁遮蔽层难度将变得较高。另外，在电子封装模块外部设置金属盖将使得整体封装体积增加。
发明内容
本发明实施例提供一种电子封装模块，其包括隔间遮蔽结构用以隔绝电子元件之间的电磁干扰效应。
本发明实施例提供一种电子封装模块，所述电子封装模块包括电路层、多个电子元件、封装体、隔间遮蔽结构、至少一接地结构以及电磁遮蔽层。电路层包括至少一接地垫。电子元件与该电路层电性连接。封装体覆盖至少一电子元件，其中封装体中形成有一沟槽以将封装体区隔出至少二封装隔间。隔间遮蔽结构配置沟槽中且位于这些封装隔间之间，且隔间遮蔽结构与接地垫电性连接。电磁遮蔽层配置该封装体的表面且与接地垫电性连接。
本发明实施例提供一种电子封装模块的制造方法，用以改进对现有电子封装模块的工艺。
本发明实施例提供一种电子封装模块的制造方法，所述电子封装模块的制造方法包括配置多个电子元件于一载板的表面。设置封装体于载板的表面且包覆于这些电子元件。分离载板与封装体。形成多个第一沟槽以及多个第一接地沟槽于封装体的一第一面。形成导电材料于封装体的第一面、这些第一沟槽内以及该多个第一接地沟槽内，以形成一导电层以及多个接地结构。图案化位于封装体的第一面的导电层以形成一电路层，其中电路层包括至少一接地垫，其中该至少一接地垫电性连接该多个接地结构。形成多个对应于这些第一沟槽的第二沟槽于封装体的第二面，而第二面相对于第一面。将导电材料形成于这些第二沟槽内并与这些第一沟槽内部的导电材料电性连接，以形成至少一隔间遮蔽结构于这些第一沟槽以及这些第二沟槽中。于封装体的第二面对应这些接地结构处进行切割，以分离成多个封装单元。将导电材料形成于封装单元的侧面及表面以形成一电磁遮蔽层，而电磁遮蔽层与接地垫电性连接。
本发明实施例提供一种电子封装模块的制造方法，所述电子封装模块的制造方法包括配置多个电子元件于一载板的表面。设置封装体于载板的表面且包覆于这些电子元件。分离载板与封装体。形成多个第一沟槽以及多个第一接地沟槽于封装体的一第一面。形成导电材料于封装体的第一面、这些第一沟槽内以及该多个第一接地沟槽内，以形成一导电层。图案化位于封装体的第一面的导电层以形成一电路层，其中电路层包括至少一接地垫，其中至少一接地垫电性连接这些接地结构。形成多个对应于这些第一沟槽的第二沟槽于封装体的第二面，形成多个对应于这些第一接地沟槽的第二接地沟槽于封装体的一第二面，而第二面相对于第一面。将导电材料形成于这些第二沟槽内并与这些第一沟槽内部的导电材料电性连接，以形成至少一隔间遮蔽结构于这些第一沟槽以及这些第二沟槽中，将导电材料形成于这些第二接地沟槽内并与这些第一接地沟槽内部的导电材料电性连接，以形成多个接地结构，而接地结构位于这些第一接地沟槽以及这些第二接地沟槽中。于封装体的第二面对应这些接地结构处进行切割，以分离成多个封装单元。将导电材料形成于封装单元的侧面及表面以形成一电磁遮蔽层，而电磁遮蔽层与接地垫连接。
综上所述，本发明实施例提供电子封装模块的制造方法，所述电子封装模块的制造方法通过黏附电子元件于载板的表面，且在载板的表面设置封装体以包覆于电子元件。分离载板与封装体。而后，形成第一沟槽于封装体的第一面，填置导电材料于封装体的第一面以及第一沟槽的表面，以形成导电层。随后，图案化位于导电层以形成电路层，从而电路层直接形成封装体上而非形成于电路基板上，进而得以降低封装体积。接着，形成第二沟槽于封装体的第二面，且第二沟槽与第一沟槽相连通。形成隔间遮蔽结构于第一沟槽以及第二沟槽中，用以降低封装隔间之间的电磁干扰效应与射频干扰效应。形成一电磁遮蔽层，而电磁遮蔽层与接地垫连接。
本发明实施例提供电子封装模块，所述电子封装模块包括封装体以及隔间遮蔽结构。隔间遮蔽结构位于不同的封装隔间之间，用以降低封装隔间之间的电磁干扰效应与射频干扰效应。隔间遮蔽结构透过接地垫将所接收的电磁干扰信号传递至外界，进而增加电子封装模块的电磁屏蔽效果。
为了能更进一步了解本发明为达成既定目的所采取的技术、方法及功效，请参阅以下有关本发明之详细说明、图式，相信本发明的目的、特征与特点，当可由此得以深入且具体之了解，然而所附图式与附件仅提供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1A至1K分别是本发明第一实施例的电路板的制造方法于各步骤所形成的剖面示意图。
图2A至2C分别是本发明第二实施例的电路板的制造方法于各步骤所形成的剖面示意图。
图3A至3D分别是本发明第三实施例的电路板的制造方法于各步骤所形成的剖面示意图。
图4是本发明第一实施例的电子封装模块的结构示意图。
其中，附图标记说明如下：
100、200：电子封装模块
110：电路层
110’：导电层
112：接地垫
120：电子元件
130：封装体
130a：封装隔间
140、240：隔间遮蔽结构
140a：第一部分
140b：第二部分
150：电磁遮蔽层
151：导电材料
160、260：接地结构
A1：黏性材料
B1：载板
F1：沟槽
G1：第一接地沟槽
G2：第二接地沟槽
L1：激光
P1：保护层
S1：第一面
S2：第二面
T1：第一沟槽
T2：第二沟槽
U1：封装单元
V1：贯孔
具体实施方式
图1A至1K分别是本发明第一实施例的电子封装模块的制造方法于各步骤所形成的示意图。请依序配合参照图1A至1K。
首先，请参阅图1A，配置多个电子元件120于一载板B1的表面。在实际应用中，施加黏性材料A1于载板B1的表面，而后通过黏性材料A1将电子元件120黏附于载板B1的表面。值得说明的是，电子元件120可以是芯片、晶体管、二极管、电容或者是电感等，而黏性材料A1可以是液态黏胶、双面胶、具有黏性的油墨等材料。不过，本发明并不对电子元件120与载板B1之间的配置方式加以限定。
请参阅图1B，设置封装体130于载板B1上且包覆于电子元件120。一般来说，封装体130可以是模封胶或为具有黏性的预浸材料层。封装体130至少局部黏附于载板B1的表面上且覆盖电子元件120。封装体130具有一第一面S1以及一相对于第一面S1的第二面S2。在本实施例中，第一面S1为封装体130的底面，而第二面S2为封装体130的顶面。不过，在其它实施例中，第一面S1可以是封装体130的顶面，而第二面S2为封装体130的底面。本发明并不对此加以限制。
请参阅图1C，去除黏性材料A1以使载板B1与封装体130之间分离。一般来说，黏性材料可以是通过机械法去除，例如是以刮刀刮除、砂纸磨除等。另外，黏性材料也可以是通过加热法去除黏性材料的黏性。或者是，黏性材料也可以是通过溶剂而溶除。本发明并不对此加以限制。
请参阅图1D，电子封装模块的制造方法可以更包括形成一保护层P1覆盖于封装体130上。详细而言，在于封装体130的表面设置沟槽的步骤之前，形成保护层P1覆盖于所欲设置沟槽的封装体130的表面上，主要用于降低设置沟槽步骤中所产生的粉尘对后续制备工序或者结构所造成的污染。一般来说，保护层P1可以是绝缘油墨胶层(ink coating)或是光致抗蚀剂(photoresist)，不过，本发明并不对此加以限制。在本实施例中，保护层P1形成于第一面S1上。
请参阅图1E，于封装体130内设置多个第一沟槽T1以及多个第一接地沟槽G1。详细而言，由保护层P1的表面通过激光L1烧蚀以通过封装体130，以形成这些第一沟槽T1以及第一接地沟槽G1。封装单元U1定义为所欲于后续单体化程序中获得的封装单体的预设区域，而封装单体即为电子封装模块。详细而言，这些第一沟槽T1位于所欲区隔的电子元件120之间，而第一接地沟槽G1位于不同的封装单元U1之间。值得说明的是，这些第一沟槽T1以及第一接地沟槽G1皆未触及封装体130的第二面S2。
在其它实施例中，为了顾及电磁遮蔽需求以及不同的电子元件120的配置设计，第一沟槽T1延伸的形状可以具有多种变化，且可以划分出三个以上的封装隔间130a。不过，而本发明并不对第一沟槽T1延伸的形状加以限制。
在激光L1烧蚀第一沟槽T1以及第一接地沟槽G1的步骤之后，去除保护层P1。值得说明的是，在激光烧蚀部分封装体130以形成第一沟槽T1以及多个第一接地沟槽G1的过程中，将会有许多粉尘产生，而大部分的粉尘将会附着于保护层P1的表面。因此，通过溶剂洗除保护层P1，可同时将粉尘去除。
请参阅图1F，填置导电材料于封装体130的第一面S1以及第一沟槽T1以及第一接地沟槽G1。详细而言，以喷涂(spray coating)、印刷(printing)、电镀(Electroplating)或是注入导电材料于封装体130的第一面S1、第一沟槽T1以及第一接地沟槽G1，以至少覆盖第一沟槽T1以及第一接地沟槽G1的表面。在本实施例中，导电材料覆盖于第一面S1以形成导电层110’。此外，导电材料不仅覆盖于第一沟槽T1以及第一接地沟槽G1表面，且导电材料填满第一沟槽T1，以及填满第一接地沟槽G1内以形成多个接地结构160。接着，进行烘烤固化程序，以使导电材料固化。
请参阅图1G，图案化位于封装体130的第一面S1的导电层110’以形成一电路层110。电路层110包括至少一接地垫112，而接地垫112电性连接接地结构160，其中也包括主动元件与被动元件接地端的连接。值得说明的是，在本实施例中，电路层110为一重新布线层，亦即，电路层110位于封装单元U1的底面，而接地垫112重新布线至封装单元U1底面的周边。不过，在其它实施例中，为了不同的接地电路设计考虑，接地垫112亦可以不仅只位于封装单元U1底面的周边。本发明并不对接地垫112的位置加以限制。
请参阅图1H，形成多个对应于第一沟槽T1的第二沟槽T2于封装体130的第二面S2。在于封装体130的第二面S2设置第二沟槽T2的步骤之前，可以形成保护层P1覆盖于电路层110的表面上。值得说明的是，在后续形成电磁遮蔽层的步骤时，为避免电路层110污染而造成短路，可以先形成保护层P1覆盖于电路层110。接着，可以通过激光L1进行烧蚀以去除封装体130而形成第二沟槽T2。在本实施例中，第一沟槽T1以及第二沟槽T2的深度不相同，第一沟槽T1的深度为封装体130高度的70%以上。这些第二沟槽T2与这些第一沟槽T1导通，以此划分出至少两个封装隔间130a。
请参阅图1I，形成至少一隔间遮蔽结构140于这些第一沟槽T1以及这些第二沟槽T2中。在本实施例中，以喷镀或是溅镀(sputter)的方式将导电材料151覆盖于封装体130的第二面S2以及第二沟槽T2的表面上。位于第二沟槽T2的表面的导电材料与位于第一沟槽T1内部的导电材料相连且电性连接，从而形成隔间遮蔽结构140。值得说明的是，为了不同的接地电路设计考虑，隔间遮蔽结构140可以与接地垫112电性连接。
请参阅图1J，在本实施例中，于封装体130的第二面S2对应这些接地结构160处进行切割以分离成多个封装单元U1。
请参阅图1K，形成电磁遮蔽层150覆盖封装体130。由于在封装体130的第二面S2对应这些接地结构160处进行切割以分离成多个封装单元U1，所以封装单元U1的侧面会裸露出这些接地结构160。接着，以喷涂或溅镀的方式将导电材料形成于封装单元U1的侧面及表面，而位于封装单元U1的侧面的导电材料与位于封装单元U1的顶面的导电材料相连以形成电磁遮蔽层150，但是本发明不限定形成电磁遮蔽层150的方法。值得注意的是，电磁遮蔽层150与接地结构160以及接地垫112电性连接。接着，溶剂洗除保护层P1，可同时将粉尘去除。电子封装模块100大致上已经形成。
值得说明的是，本发明所提供电子封装模块制造方法可以应用于芯片级封装(Wafer level chip scale package，WLCSP)，不需透过基板(Substrate or PCB)即能封装芯片，从而改善现有覆晶(Flip chip)或是打线接合(Wire bonding)封装需要透过基板而与外部进行电性导通，进一步缩小整体封装体积。此外，本发明的电磁遮蔽层与接地垫电性连接从而得以降低电磁干扰效应与射频干扰效应。
图2A至2C为本发明第二实施例的电子封装模块的制造方法中各步骤所形成的示意图。第二实施例的电子封装模块的制造方法与第一实施例的电子封装模块的制造方法二者相似，功效相同。以下将仅介绍第二实施例与第一实施例二者的差异，而相同的步骤以及特征则不再重复赘述。请依序配合参照图2A至2C。
图2A的步骤为接续本发明第一实施例之图1G的步骤，请参阅图2A，形成多个第二沟槽T2以及多个第二接地沟槽G2于封装体130的第二面S2。详细而言，在第二实施例中，通过激光L1进行烧蚀以去除部份封装体130以形成多个第二沟槽T2以及多个第二接地沟槽G2。值得说明的是，这些第二沟槽T2对应于这些第一沟槽T1并且与这些第一沟槽T1导通，而这些第二接地沟槽G2对应于这些第一接地沟槽G1并且与这些第一接地沟槽G1导通，以此划分出至少两个封装隔间130a。
请参阅图2B，将导电材料151形成于封装体130的第二面S2、这些第二沟槽T2内以及第二接地结构G2内。详细而言，以喷涂或溅镀或注入或印刷方式将导电材料151形成于第二面S2上、第二沟槽T2内以及第二接地结构G2内。其中，形成于第二面S2上的导电材料151为电磁遮蔽层150，形成于第二沟槽T2内的导电材料151与这些第一沟槽T1内部的导电材料151电性连接以形成至少一隔间遮蔽结构240，而形成于这些第二接地沟槽G2内的导电材料151与该多个第一接地沟槽G1内部的导电材料电性连接以形成多个接地结构260。接着，于封装体130的第二面S2对应这些接地结构260处进行切割以分离成多个封装单元U1。
请参阅图2C，覆盖于第二面S2上的电磁遮蔽层150与隔间遮蔽结构240以及位于电子封装模块200侧面的接地结构260相连接且电性连接，而这些封装单元U1的表面电磁屏蔽金属层是通过接地结构260达到电磁遮蔽效果。电磁遮蔽层150覆盖封装体130且与接地垫112电性连接。
值得注意的是，由于第二实施例是先形成电子封装模块200侧面的隔间遮蔽结构240以及接地结构260，而后再通过切割以形成多个电子封装模块200，因此第二实施例在形成第二沟槽T2时，可以不需要施加保护层P1于电路层110的表面上。图3A至3D为本发明第三实施例的电子封装模块的制造方法中各步骤所形成的示意图。第三实施例的电子封装模块的制造方法与第一实施例的电子封装模块的制造方法二者相似，功效相同。以下将仅介绍第三实施例与第一实施例二者的差异，而相同的步骤以及特征则不再重复赘述。请依序配合参照图3A至3D。
图3A的步骤为接续本发明第一实施例的图1E的步骤。请参阅图3A，通过激光L1于第一沟槽T1进行烧蚀多个贯孔V1，这些贯孔V1孔径细小且由第一沟槽T1穿透封装体130到达第二面S2。值得说明的是，这些贯孔V1的孔径大约介于20微米(μm)至40微米(μm)之间。
请参阅图3B，填置导电材料于封装体130的第一面S1以及第一沟槽T1以及第一接地沟槽G1。详细而言，先通过喷涂(spray platingcoating)、印刷(printing)、电镀(Electroplating)或注入的方式将导电材料形成于封装体130的第一面S1，以及覆盖并填满第一沟槽T1以及第一接地沟槽G1的表面，形成导电层110’。同时，由封装体130的第二面S2透过这些贯孔V1进行抽气，从而使得导电材料得以较易流入第一沟槽T1内。在本实施例中，导电材料不仅覆盖于第一沟槽T1以及第一接地沟槽G1表面，且导电材料填满第一沟槽T1，以及填满第一接地沟槽G1内以形成多个接地结构160。接着，进行烘烤固化程序，以使导电材料固化。
请参阅图3C，图案化位于封装体130的第一面S1的导电层110’以形成一电路层110。电路层110包括至少一接地垫112，而接地垫112电性连接接地结构160。值得说明的是，在本实施例中，电路层110为一重新布线层。
请参阅图3D，由封装体130的第二面S2形成第二沟槽T2。这些第二沟槽T2是通过去除这些贯孔V1以外的部份封装体130而形成，这些第二沟槽T2与这些第一沟槽T1导通。在本实施例中，第一沟槽T1以及第二沟槽T2的宽度相同。不过，在其它实施例中，第一沟槽T1以及第二沟槽T2的宽度亦可以是不相同。本发明并不对此加以限制。
而后，再次参阅图1I，本发明第一实施例中图1I至图1K的步骤接续图3D的步骤。
图4是本发明第一实施例的电子封装模块的结构示意图。请参阅图4，电子封装模块100包括电路层110、多个电子元件120、封装体130、隔间遮蔽结构140、至少一接地结构160以及电磁遮蔽层150。电子元件120与电路层110电性连接。封装体130覆盖至少一电子元件120上，而且封装体130包括至少两个封装隔间130a。隔间遮蔽结构140配置于不同的封装隔间130a之间，电磁遮蔽层150形成于封装体130上。
电路层110包括接地垫112以及电路。在本实施例中，电路层110为一重新布线层，从而接地垫112重新布线至封装单元U1底面的周边。在实际应用中，这些接合垫、接地垫112以及电路可依电子元件120的摆设需求而设置。
电子元件120可以包括多种各种类型，也就是说这些电子元件120的种类并不完全相同。电子元件120可以是多个不完全相同的电子元件，例如是芯片、晶体管、二极管、电容或者是电感等。如图4中所绘示，电子元件120可以包括不同的种类，皆以电子元件120表示。不过，本发明并不对电子元件120的种类加以限定。
封装体130具有第一面S1以及一相对于第一面S1的第二面S2。在本实施例中，第一面S1为封装体130的底面且与电路层110接触，而第二面S2为封装体130的顶面。值得说明的是，封装体130中形成有第一沟槽T1与第二沟槽T2，第一沟槽T1由封装体130的第一面S1往封装体130内延伸，第二沟槽T2由封装体130的第二面S2往封装体130内延伸且与第一沟槽T2相连通。沟槽F1定义为第一沟槽T1与第二沟槽T2之间相连通的空间，也就是说，沟槽F1由封装体130的顶面(第二面S2)直通封装层130的底面(第一面S1)，且将封装体130区隔定义出至少两个封装隔间130a。
在本实施例中，封装体130包括两个封装隔间130a，而这两个封装隔间130a都包覆至少一个电子元件120。不过，在其它实施例中，封装体130可以包括三个以上的封装隔间130a，而且这些封装隔间130a可以皆包覆电子元件120，或者是，仅其中至少一个封装隔间130a包覆电子元件120。然而，本发明并不对封装隔间130a所包覆的电子元件120数量加以限制。
值得说明的是，封装体130为模封胶，用以避免电子元件120之间产生不必要的电性连接或是短路等情形。封装体130可以是具黏性的预浸材料层（PreimpregnatedMaterial），其中预浸材料层例如是玻璃纤维预浸材(Glass fiber prepreg)、碳纤维预浸材(Carbon fiber prepreg)、环氧树脂(Epoxy resin)等材料。
隔间遮蔽结构140配置于沟槽F1中且位于封装隔间130a之间。详细而言，隔间遮蔽结构140位于封装体130中且由封装体130的顶面延伸至封装体130的底面，从而能够隔出不同的封装隔间130a。在本实施例中，隔间遮蔽结构140包括第一部分140a以及第二部分140b，以喷涂、溅镀、印刷或是注入的方式将导电材料填满第一沟槽T1以形成第一部分140a，而以喷涂或是溅镀的方式将导电材料151覆盖于第二沟槽T2的表面上以形成第二部分140b。值得注意的是，位于第二沟槽T2的表面的导电材料与位于第一沟槽T1内部的导电材料电性连接，也就是说，第一部分140a与第二部分140b电性连接，从而形成隔间遮蔽结构140。
值得说明的是，隔间遮蔽结构140用以降低封装隔间130a之间的电磁干扰效应与射频干扰效应。隔间遮蔽结构140通过接地垫112将所接收的电磁干扰信号传递至大地(Ground)，进而增加电子封装模块的电磁屏蔽效果。从而增加被包覆于不同的封装隔间130a里的这些电子元件120之间的电磁遮蔽效果。
值得说明的是，隔间遮蔽结构140的材料为金属材料，例如是铜、铝或是银或镍等材料。不过，于其它发明实施例中，隔间遮蔽结构140也可以是导电高分子材料，例如，聚苯胺（Polyaniline，PAn)、聚砒咯（Polypyrrole，PYy）或是聚赛吩（Polythiophene，PTh）等材料。不过，本发明并不限定隔间遮蔽结构140的材料。
电磁遮蔽层150配置于封装体130的第二面S2以及侧面，并且与隔间遮蔽结构140的第二部分140b电性连接。详细而言，电磁遮蔽层150用以降低电子元件120与外界的电磁波干扰。在本实施例中，接地结构160裸露于封装体130的侧壁，并且与接地垫112电性连接。电磁遮蔽层150覆盖封装体130的顶面及封装体130的侧面，在不同的实施例中，电磁遮蔽层150并可覆盖至接地垫112的侧面，以与接地结构160以及接地垫112电性连接，从而电磁遮蔽层150得以将接收的电磁干扰信号传递至位于电路层110的接地垫112，进而增加电子封装模块的电磁屏蔽效果。不过，值得说明的是，电磁遮蔽层150也可以仅覆盖封装体130的顶面及封装体130的侧面，并无延伸至接地垫112。由此，电磁遮蔽层150将接收的电磁干扰信号通过接地结构160而传至大地。
本发明所提供电子封装模块的结构可以应用于芯片级封装(Wafer level chipscale package，WLCSP)。值得说明的是，本发明的封装模块在完成后不需具有基板(Substrate or PCB)，从而改善现有覆晶(Flip chip)或是打线接合(Wire bonding)封装需要透过载板而与外部进行电性导通，进一步缩小整体封装体积。此外，本发明的电磁遮蔽层与接地垫连接从而得以降低电磁干扰效应与射频干扰效应。
请再次参阅图2C，图2C是本发明第二实施例的电子封装模块的结构示意图。电子封装模块200与电子封装模块100相似，以下仅叙述电子封装模块200与电子封装模块100的差异。
在本实施例中，隔间遮蔽结构240以喷涂、溅镀、印刷或是注入的方式将导电材料填满沟槽F1，而隔间遮蔽结构240由封装体130的第一面S1(底面)延伸至封装体130的第二面S2(顶面)而与电磁遮蔽层150电性连接。
此外，电磁遮蔽层150不仅覆盖于封装体130第二面S2而与隔间遮蔽结构240电性连接，电磁遮蔽层150与位于电子封装模块200侧面的接地结构260相连接且电性连接，而这些电子封装模块200的侧面是通过接地结构260达到侧面的电磁遮蔽效果。电磁遮蔽层150覆盖封装体130且与接地垫112电性连接。
综上所述，本发明实施例提供电子封装模块的制造方法，所述电子封装模块的制造方法通过黏附电子元件于载板的表面，且在载板的表面设置封装体以包覆于电子元件。分离载板与封装体。而后，形成第一沟槽于封装体的第一面，填置导电材料于封装体的第一面以及第一沟槽的表面，以形成导电层。随后，图案化位于导电层以形成电路层，从而电路层直接形成封装体上而非形成于电路基板上，进而得以降低封装体积。接着，形成第二沟槽于封装体的第二面，且第二沟槽与第一沟槽相连通。形成隔间遮蔽结构于第一沟槽以及第二沟槽中，用以降低封装隔间之间的电磁干扰效应与射频干扰效应。形成一电磁遮蔽层，而电磁遮蔽层与接地垫连接。
本发明实施例提供电子封装模块，所述电子封装模块包括封装体以及隔间遮蔽结构。隔间遮蔽结构位于不同的封装隔间之间，用以降低封装隔间之间的电磁干扰效应与射频干扰效应。隔间遮蔽结构透过接地垫将所接收的电磁干扰信号传递至外界，进而增加电子封装模块的电磁屏蔽效果。
以上所述仅为本发明的实施例，其并非用以限定本发明的专利保护范围。任何熟习相像技艺者，在不脱离本发明的精神与范围内，所作的更动及润饰的等效替换，仍为本发明的专利保护范围内。

Claims (19)

1.一种电子封装模块的制造方法，其特征在于，该电子封装模块的制造方法包括：
配置多个电子元件于一载板的表面；
设置一封装体于该载板的表面且包覆于该多个电子元件；
分离该载板与该封装体；形成多个第一沟槽以及多个第一接地沟槽于该封装体的一第一面；
形成导电材料于该封装体的该第一面、该多个第一沟槽内以及该多个第一接地沟槽内，以形成一导电层以及多个接地结构；
图案化位于该第一面的该导电层以形成一电路层，其中该电路层包括至少一接地垫，其中该至少一接地垫电性连接该多个接地结构；
形成多个对应于该多个第一沟槽的第二沟槽于该封装体的一第二面，而该第二面相对于该第一面；
将导电材料形成于该多个第二沟槽内并与该多个第一沟槽内部的导电材料电性连接，以形成至少一隔间遮蔽结构，而该隔间遮蔽结构位于该多个第一沟槽以及该多个第二沟槽中；
于该封装体的该第二面对应该多个接地结构处进行切割，以分离成多个封装单元；以及
将导电材料形成于该封装单元的侧面及表面以形成一电磁遮蔽层，而该电磁遮蔽层与该接地垫电性连接。
2.如权利要求1所述的电子封装模块的制造方法，其特征在于，形成该多个第二沟槽的步骤包括：
由该第二面去除部分该封装体，以使该多个第二沟槽与该多个第一沟槽相通以划分出至少两个封装隔间。
3.如权利要求1所述的电子封装模块的制造方法，其特征在于，在形成该多个第一沟槽以及该多个第一接地沟槽的步骤之后，于该多个第一沟槽内去除部分该封装体以形成多个贯孔。
4.如权利要求3所述的电子封装模块的制造方法，其特征在于，形成导电材料于该封装体的该第一面以及该多个第一沟槽的步骤更包括：
于该封装体的该第二面透过该多个贯孔抽气。
5.如权利要求4所述的电子封装模块的制造方法，其特征在于，形成该多个第二沟槽的步骤包括：
由该封装体的该第二面去除该多个贯孔以外的部份该封装体，以使该多个第二沟槽与该多个第一沟槽相通。
6.如权利要求1所述的电子封装模块的制造方法，其特征在于，该电子封装模块的制造方法更包括：
在形成该多个第一沟槽以及该多个第一接地沟槽的步骤之前，形成一保护层覆盖于该封装体上。
7.如权利要求6所述的电子封装模块的制造方法，其特征在于，在形成该多个第一沟槽以及该多个第一接地沟槽的步骤之后，去除该保护层。
8.如权利要求1所述的电子封装模块的制造方法，其特征在于，该电子封装模块的制造方法更包括：
在形成多个对应于该多个第一沟槽的第二沟槽于该封装体的该第二面的步骤之前，形成一保护层覆盖于该电路层上。
9.如权利要求8所述的电子封装模块的制造方法，其特征在于，在将导电材料形成于该封装单元的侧面及表面以形成一电磁遮蔽层的步骤之后，去除该保护层。
10.如权利要求1所述的电子封装模块的制造方法，其特征在于，该多个第一沟槽以及该多个第二沟槽的深度不相同。
11.一种电子封装模块的制造方法，其特征在于，该电子封装模块的制造方法包括：
配置多个电子元件于一载板的表面；设置一封装体于该载板的表面且包覆于该多个电子元件；分离该载板与该封装体；形成多个第一沟槽以及多个第一接地沟槽于该封装体的一第一面；
形成导电材料于该封装体的该第一面、该多个第一沟槽内以及该多个第一接地沟槽内，以形成一导电层；
图案化位于该第一面的该导电层以形成一电路层，其中该电路层包括至少一接地垫；
形成多个对应于该多个第一沟槽的第二沟槽于该封装体的一第二面，形成多个对应于该多个第一接地沟槽的第二接地沟槽于该封装体的一第二面，而该第二面相对于该第一面；
将导电材料形成于该多个第二沟槽内并与该多个第一沟槽内部的导电材料电性连接，以形成至少一隔间遮蔽结构，将导电材料形成于该多个第二接地沟槽内并与该多个第一接地沟槽内部的导电材料电性连接，以形成多个接地结构，其中该隔间遮蔽结构位于该多个第一沟槽以及该多个第二沟槽中，该接地结构位于该多个第一接地沟槽以及该多个第二接地沟槽中；以及
于该封装体的该第二面对应该多个接地结构处进行切割，以分离成多个封装单元，而该多个封装单元具有一电磁遮蔽层覆盖该封装体且与该接地垫连接。
12.如权利要求11所述的电子封装模块的制造方法，其特征在于，形成该多个第二沟槽以及该多个第二接地沟槽的步骤包括：由该封装体的该第二面去除部分该封装体，以使该多个第二沟槽与该多个第一沟槽相通；由该封装体的该第二面去除部分该封装体，以使该多个第二接地沟槽与该多个第一接地沟槽相通。
13.如权利要求11所述的电子封装模块的制造方法，其特征在于，该电子封装模块的制造方法更包括：
在形成该多个第一沟槽以及该多个第一接地沟槽的步骤之前，形成一保护层覆盖于该封装体上。
14.如权利要求13所述的电子封装模块的制造方法，其特征在于，在形成该多个第一沟槽以及该多个第一接地沟槽的步骤之后，去除该保护层。
15.如权利要求11所述的电子封装模块的制造方法，其特征在于，该多个第一沟槽以及该多个第二沟槽的深度不相同。
16.一种电子封装模块，其特征在于，该电子封装模块包括：
一电路层，该电路层包括至少一接地垫；
多个电子元件，该多个电子元件与该电路层电性连接；
一封装体，该封装体覆盖至少一电子元件，其中该封装体中形成有一沟槽以将该封装体区隔出至少二封装隔间；
至少一接地结构，该接地结构与该接地垫电性连接；
一隔间遮蔽结构，位于该多个封装隔间之间；以及
一电磁遮蔽层，该电磁遮蔽层配置于该封装体的表面及侧面，且与该接地垫电性连接；
其中，该沟槽定义为第一沟槽与第二沟槽之间相连通的空间，该第一沟槽由该封装体的底面往该封装体内延伸，该第二沟槽由该封装体的顶面往该封装体内延伸且与该第一沟槽相连通。
17.如权利要求16所述的电子封装模块，其特征在于，该隔间遮蔽结构包括一第一部分以及一第二部分，该第一部分是填满该第一沟槽的导电材料，该第二部分是覆盖于该第二沟槽的表面的导电材料，该第一部分与该第二部分相连，而该第二部分与该电磁遮蔽层相连。
18.如权利要求16所述的电子封装模块，其特征在于，该隔间遮蔽结构是填满该沟槽的导电材料，且该隔间遮蔽结构与该电磁遮蔽层电性连接。
19.如权利要求16所述的电子封装模块，其特征在于，至少一该封装隔间容置至少一该电子元件。
CN201310682030.0A 2013-12-13 2013-12-13 电子封装模块及其制造方法 Active CN104716102B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310682030.0A CN104716102B (zh) 2013-12-13 2013-12-13 电子封装模块及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310682030.0A CN104716102B (zh) 2013-12-13 2013-12-13 电子封装模块及其制造方法

Publications (2)

Publication Number Publication Date
CN104716102A CN104716102A (zh) 2015-06-17
CN104716102B true CN104716102B (zh) 2017-07-21

Family

ID=53415288

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310682030.0A Active CN104716102B (zh) 2013-12-13 2013-12-13 电子封装模块及其制造方法

Country Status (1)

Country Link
CN (1) CN104716102B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI565382B (zh) * 2016-02-05 2017-01-01 財團法人工業技術研究院 電子元件的轉移方法、電子模組及光電裝置
CN108575081B (zh) * 2017-03-14 2019-08-16 景硕科技股份有限公司 抗电磁干扰的屏蔽装置及其制作方法
KR102019349B1 (ko) * 2017-10-19 2019-09-09 삼성전자주식회사 반도체 패키지
CN108054105A (zh) * 2017-12-25 2018-05-18 环维电子(上海)有限公司 一种电子封装模块及其制造方法和设备
US10461043B1 (en) * 2018-04-27 2019-10-29 Qorvo Us, Inc. Method of manufacturing an electromagnetic shield
CN112349603B (zh) * 2019-08-07 2024-04-12 天芯互联科技有限公司 一种功率器件的制作方法、功率器件和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1926682A (zh) * 2004-03-04 2007-03-07 斯盖沃克斯瑟路申斯公司 具有集成emi和rfi屏蔽的包覆成型半导体封装
CN102054821A (zh) * 2009-10-30 2011-05-11 日月光半导体制造股份有限公司 具有内屏蔽体的封装结构及其制造方法
CN102157392A (zh) * 2011-01-31 2011-08-17 江阴长电先进封装有限公司 低成本芯片扇出结构的封装方法
CN102364683A (zh) * 2011-10-21 2012-02-29 华为终端有限公司 封装结构、方法、及电子设备

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1926682A (zh) * 2004-03-04 2007-03-07 斯盖沃克斯瑟路申斯公司 具有集成emi和rfi屏蔽的包覆成型半导体封装
CN102054821A (zh) * 2009-10-30 2011-05-11 日月光半导体制造股份有限公司 具有内屏蔽体的封装结构及其制造方法
CN102157392A (zh) * 2011-01-31 2011-08-17 江阴长电先进封装有限公司 低成本芯片扇出结构的封装方法
CN102364683A (zh) * 2011-10-21 2012-02-29 华为终端有限公司 封装结构、方法、及电子设备

Also Published As

Publication number Publication date
CN104716102A (zh) 2015-06-17

Similar Documents

Publication Publication Date Title
CN104716102B (zh) 电子封装模块及其制造方法
CN100485921C (zh) 具有集成emi和rfi屏蔽的包覆成型半导体封装
TWI509767B (zh) 電子封裝模組及其製造方法
CN105101634B (zh) 电子器件模块及电子器件模块的制造方法
CN108292645A (zh) 具有基于沟槽模制的电磁干扰屏蔽的半导体封装
CN104347595B (zh) 电子封装模块及其制造方法
US9397074B1 (en) Semiconductor device package and method of manufacturing the same
US20130194756A1 (en) Electronic module and method of manufacturing electronic module
US20140198459A1 (en) Stacked package device and manufacturing method thereof
CN108155156A (zh) 半导体封装结构及其制造方法
CN105336629B (zh) 电子封装模块的制造方法以及电子封装模块
US10096567B2 (en) Package substrate and package
TWI554196B (zh) 電子封裝模組及其製造方法
CN109585421A (zh) 带有电磁屏蔽的双面模块
TW201605001A (zh) 電子封裝模組之製造方法及其結構
TWI553818B (zh) 電子封裝模組之製造方法以及電子封裝模組結構
CN104812226B (zh) 盖板结构及其制作方法
CN109473405A (zh) 一种硅刻蚀通孔的扇出型晶圆级封装结构及其方法
CN103281858A (zh) 印刷电路板及其制造方法、倒装芯片封装件及其制造方法
CN107046777B (zh) 一种电路基板内埋无源器件的集成方法
CN109962056A (zh) 具有高频线元件的半导体装置和相应的制造方法
US9704812B1 (en) Double-sided electronic package
CN108461456A (zh) 电子封装构件及其制作方法
CN105321830B (zh) 电子封装模块的制造方法
CN211125639U (zh) 电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant