JP2003345480A - バス接続方式及びこれに用いる半導体チップ - Google Patents
バス接続方式及びこれに用いる半導体チップInfo
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- JP2003345480A JP2003345480A JP2002156007A JP2002156007A JP2003345480A JP 2003345480 A JP2003345480 A JP 2003345480A JP 2002156007 A JP2002156007 A JP 2002156007A JP 2002156007 A JP2002156007 A JP 2002156007A JP 2003345480 A JP2003345480 A JP 2003345480A
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- bus connection
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Abstract
(57)【要約】
【課題】 プリント基板上での配線がノイズを受け難い
配線とし、遅延時間制限が厳しい条件での配線を可能と
すること。 【解決手段】 プリント基板３３上に実装された半導体
チップ１１，１４間の複数ビットをバスで接続するバス
接続方式において、プリント基板上のバス接続をストレ
ートのパターン配線とし、半導体チップ内にバス接続の
並び替え部を設け、並び替え部におけるバスの並びを正
接続又は逆接続とするための半導体チップの外部設定部
３６，３７を設けること。また、並び替え部におけるバ
スの並びを正接続又は逆接続とするための半導体チップ
内蔵の内部設定部７１を設けるバス接続方式。
配線とし、遅延時間制限が厳しい条件での配線を可能と
すること。 【解決手段】 プリント基板３３上に実装された半導体
チップ１１，１４間の複数ビットをバスで接続するバス
接続方式において、プリント基板上のバス接続をストレ
ートのパターン配線とし、半導体チップ内にバス接続の
並び替え部を設け、並び替え部におけるバスの並びを正
接続又は逆接続とするための半導体チップの外部設定部
３６，３７を設けること。また、並び替え部におけるバ
スの並びを正接続又は逆接続とするための半導体チップ
内蔵の内部設定部７１を設けるバス接続方式。
Description
【０００１】
【発明の属する技術分野】本発明は、外部と接続するた
めの複数ビットの幅をもつＢＵＳ（バス）を有する半導
体チップにおいて、プリント基板上の配線を容易にする
技術に関する。
めの複数ビットの幅をもつＢＵＳ（バス）を有する半導
体チップにおいて、プリント基板上の配線を容易にする
技術に関する。
【０００２】
【従来の技術】従来、電子機器ではその機能を実現する
ために複数の半導体チップを搭載している。ディスクア
レイサブシステムを例に説明する。ディスクアレイサブ
システムは、パソコンやワークステーションに接続さ
れ、基本的な動作としてはパソコンやワークステーショ
ンからデータを受取りそのデータに保証コードを付加し
てハードディスクに格納する。
ために複数の半導体チップを搭載している。ディスクア
レイサブシステムを例に説明する。ディスクアレイサブ
システムは、パソコンやワークステーションに接続さ
れ、基本的な動作としてはパソコンやワークステーショ
ンからデータを受取りそのデータに保証コードを付加し
てハードディスクに格納する。
【０００３】この動作を実現するためには、複数の半導
体チップが必要となる。全体の制御を行うＭＰＵ、パソ
コンやワークステーションとのインタフェースを制御す
るインターフェース制御チップ、パソコンやワークステ
ーションからのデータを一旦格納するメモリ、ハードデ
ィスクとのインタフェースを制御するインターフェース
制御チップ、という複数の半導体チップを使用して機能
を実現している。
体チップが必要となる。全体の制御を行うＭＰＵ、パソ
コンやワークステーションとのインタフェースを制御す
るインターフェース制御チップ、パソコンやワークステ
ーションからのデータを一旦格納するメモリ、ハードデ
ィスクとのインタフェースを制御するインターフェース
制御チップ、という複数の半導体チップを使用して機能
を実現している。
【０００４】この半導体チップ間は、制御、データの受
渡しのために接続する必要があるが、それはプリント基
板上に半導体チップを搭載し、プリント基板のパターン
にて接続することとなる。高性能に対する要求が高まっ
ており、それに対応するために各半導体チップ間の制御
情報、データの転送速度を上げる必要があり、ＢＵＳ幅
を広げたり（バス接続本数を増加したり）、動作周波数
を上げることで対応している。
渡しのために接続する必要があるが、それはプリント基
板上に半導体チップを搭載し、プリント基板のパターン
にて接続することとなる。高性能に対する要求が高まっ
ており、それに対応するために各半導体チップ間の制御
情報、データの転送速度を上げる必要があり、ＢＵＳ幅
を広げたり（バス接続本数を増加したり）、動作周波数
を上げることで対応している。
【０００５】また、ＬＳＩの外部入出力端子の機能割り
当てを設定変更するために端子配置を可変にする従来技
術として、特開平１０−２６０７５７号公報には、複数
の入出力ノードを有する内部回路と複数の外部入出力端
子を備えたＬＳＩにおいて、クロック信号によりインク
リメントされるカウンタの出力に基づいて、内部回路と
外部の入出力端子間を選択的に接続することが開示され
ている。
当てを設定変更するために端子配置を可変にする従来技
術として、特開平１０−２６０７５７号公報には、複数
の入出力ノードを有する内部回路と複数の外部入出力端
子を備えたＬＳＩにおいて、クロック信号によりインク
リメントされるカウンタの出力に基づいて、内部回路と
外部の入出力端子間を選択的に接続することが開示され
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、ＢＵＳ
幅を広げた場合、半導体チップ間を接続する信号線間の
空間的なすきまを狭くしたり、複数の層を使用して配線
する必要がある（プリント基板上の配線パターンは一平
面上に形成されるので、１つのプリント基板上ではクロ
ス配線はできず、複数の層を使用してクロス配線す
る）。信号線が層をまたがる場合、信号の品質が低下す
ることとなり、誤動作の原因となる。
幅を広げた場合、半導体チップ間を接続する信号線間の
空間的なすきまを狭くしたり、複数の層を使用して配線
する必要がある（プリント基板上の配線パターンは一平
面上に形成されるので、１つのプリント基板上ではクロ
ス配線はできず、複数の層を使用してクロス配線す
る）。信号線が層をまたがる場合、信号の品質が低下す
ることとなり、誤動作の原因となる。
【０００７】また、信号線間のすきまが狭い場合、他の
信号線からの影響を受けやすくなり、ノイズが混入する
ことにより誤動作の可能性がある。また、動作周波数を
上げると、プリント基板上の遅延に対する制限が厳しく
なり、実現が困難となるという課題が生じる。
信号線からの影響を受けやすくなり、ノイズが混入する
ことにより誤動作の可能性がある。また、動作周波数を
上げると、プリント基板上の遅延に対する制限が厳しく
なり、実現が困難となるという課題が生じる。
【０００８】特に、ディスクアレイサブシステムは多数
のＨＤＤ（ハードディスクドライブ）に対するアクセス
を処理するため、ＤＭＡ ＣＴＬ（ダイナミックメモリ
アクセスコントローラ）とＤＰＣ（ドライブインタフェ
ースプロトコルコントローラ）との間は、大量のデータ
を高速に転送することが求められる。データ転送速度が
高速であるほど、ＤＭＡ ＣＴＬとＤＰＣとを接続する
複数の信号線毎においても、厳しい遅延時間制限が要求
される。したがって、ＤＭＡ ＣＴＬとＤＰＣとを接続
する複数の信号線の長さは、可能な限り均一である必要
がある。
のＨＤＤ（ハードディスクドライブ）に対するアクセス
を処理するため、ＤＭＡ ＣＴＬ（ダイナミックメモリ
アクセスコントローラ）とＤＰＣ（ドライブインタフェ
ースプロトコルコントローラ）との間は、大量のデータ
を高速に転送することが求められる。データ転送速度が
高速であるほど、ＤＭＡ ＣＴＬとＤＰＣとを接続する
複数の信号線毎においても、厳しい遅延時間制限が要求
される。したがって、ＤＭＡ ＣＴＬとＤＰＣとを接続
する複数の信号線の長さは、可能な限り均一である必要
がある。
【０００９】同様の理由により、ディスクアレイサブシ
ステムにおいて、ＨＰＣ（ホストインタフェースプロト
コルコントローラ）とＤＭＡ ＣＴＬとを接続する複数
の信号線の長さも、可能な限り均一である必要がある。
ステムにおいて、ＨＰＣ（ホストインタフェースプロト
コルコントローラ）とＤＭＡ ＣＴＬとを接続する複数
の信号線の長さも、可能な限り均一である必要がある。
【００１０】また、上述した公報には、端子間を選択的
に接続する技術が開示されているが、この選択的接続に
使用する選択回路は、一致検出回路、ラッチ／デコード
部、入出力セレクタから構成されているものであり、プ
リント基板上のパターン配線を用いた選択的接続を採用
するものではなくて、複雑な回路構成を要するものであ
る。
に接続する技術が開示されているが、この選択的接続に
使用する選択回路は、一致検出回路、ラッチ／デコード
部、入出力セレクタから構成されているものであり、プ
リント基板上のパターン配線を用いた選択的接続を採用
するものではなくて、複雑な回路構成を要するものであ
る。
【００１１】本発明の目的は、プリント基板上での配線
がノイズを受け易い配線とならずに、且つ遅延時間制限
が厳しい条件での配線を可能とするバス接続方式を提供
することにある。
がノイズを受け易い配線とならずに、且つ遅延時間制限
が厳しい条件での配線を可能とするバス接続方式を提供
することにある。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、本発明は主として次のような構成を採用する。プリ
ント基板上に実装された半導体チップ間の複数ビットを
バスで接続するバス接続方式において、前記プリント基
板上のバス接続をストレートのパターン配線とし、前記
半導体チップ内にバス接続の並び替え部を設け、前記並
び替え部におけるバスの並びを正接続又は逆接続とする
ための前記半導体チップの外部設定部を設けるバス接続
方式。
に、本発明は主として次のような構成を採用する。プリ
ント基板上に実装された半導体チップ間の複数ビットを
バスで接続するバス接続方式において、前記プリント基
板上のバス接続をストレートのパターン配線とし、前記
半導体チップ内にバス接続の並び替え部を設け、前記並
び替え部におけるバスの並びを正接続又は逆接続とする
ための前記半導体チップの外部設定部を設けるバス接続
方式。
【００１３】また、プリント基板上に実装された半導体
チップ間の複数ビットをバスで接続するバス接続方式に
おいて、前記プリント基板上のバス接続をストレートの
パターン配線とし、前記半導体チップ内にバス接続の並
び替え部を設け、前記並び替え部におけるバスの並びを
正接続又は逆接続とするための前記半導体チップ内蔵の
内部設定部を設けるバス接続方式。
チップ間の複数ビットをバスで接続するバス接続方式に
おいて、前記プリント基板上のバス接続をストレートの
パターン配線とし、前記半導体チップ内にバス接続の並
び替え部を設け、前記並び替え部におけるバスの並びを
正接続又は逆接続とするための前記半導体チップ内蔵の
内部設定部を設けるバス接続方式。
【００１４】
【発明の実施の形態】本発明の実施形態に係るバス接続
方式について、図１、図２及び図３を用いて説明する。
まず、本実施形態に係るバス接続方式の基盤的技術につ
いて図４〜図８を参照しながら以下説明する。
方式について、図１、図２及び図３を用いて説明する。
まず、本実施形態に係るバス接続方式の基盤的技術につ
いて図４〜図８を参照しながら以下説明する。
【００１５】図４は本発明の実施形態に係るバス接続方
式を適用するディスクアレイサブシステムに関連する全
体構成を示す図であり、図５はディスクアレイサブシス
テムの構成及びデータ流れを示すブロック図であり、図
６はプリント基板に半導体チップを搭載して半導体チッ
プ間の接続関係を示す図であり、図７は半導体チップ間
のバス接続方式の基本的技術を示す図であり、図８は半
導体チップ間のバス接続方式の他の基本的技術を示す図
である。
式を適用するディスクアレイサブシステムに関連する全
体構成を示す図であり、図５はディスクアレイサブシス
テムの構成及びデータ流れを示すブロック図であり、図
６はプリント基板に半導体チップを搭載して半導体チッ
プ間の接続関係を示す図であり、図７は半導体チップ間
のバス接続方式の基本的技術を示す図であり、図８は半
導体チップ間のバス接続方式の他の基本的技術を示す図
である。
【００１６】図４には、ディスクアレイサブシステム
（２）とＨＯＳＴ（１）の接続を示す。ディスクアレイ
サブシステム（２）は、ディスクアレイコントローラ部
（３）とハードディスク（５）を複数台搭載したハード
ディスク部（４）とから構成される。ディスクアレイサ
ブシステム（２）はデータに保証コードであるパリティ
を付加してハードディスク部（４）に格納する記憶装置
である。ＨＯＳＴからのデータをまずメモリに格納し、
そのデータに保証コードであるパリティデータを生成、
その後データと生成したパリティデータをハードディス
クに格納する。
（２）とＨＯＳＴ（１）の接続を示す。ディスクアレイ
サブシステム（２）は、ディスクアレイコントローラ部
（３）とハードディスク（５）を複数台搭載したハード
ディスク部（４）とから構成される。ディスクアレイサ
ブシステム（２）はデータに保証コードであるパリティ
を付加してハードディスク部（４）に格納する記憶装置
である。ＨＯＳＴからのデータをまずメモリに格納し、
そのデータに保証コードであるパリティデータを生成、
その後データと生成したパリティデータをハードディス
クに格納する。
【００１７】図５にＨＯＳＴ（１）からディスクアレイ
コントローラ部（３）を通してハードディスクドライブ
ＨＤＤ（５）までのデータの流れを示す。ホストインタ
フェースプロトコルコントローラＨＰＣ（７）はＨＯＳ
Ｔ（１）からのアクセスを受領したらＭＰＵ（６）に報
告する機能とデータ転送を行う機能を持つ。ダイナミッ
クメモリアクセスコントローラＤＭＡ ＣＴＬ（１１）
は、マイクロプロセッサユニットＭＰＵ（６）からの指
示に基づき、ＨＰＣ（７）−メモリ（９）間のデータ転
送を行う機能を持つ。ドライブインタフェースプロトコ
ルコントローラＤＰＣ（１４）は、ＤＭＡ ＣＴＬ（１
１）−ＨＤＤ（５）間のデータ転送制御を行う。
コントローラ部（３）を通してハードディスクドライブ
ＨＤＤ（５）までのデータの流れを示す。ホストインタ
フェースプロトコルコントローラＨＰＣ（７）はＨＯＳ
Ｔ（１）からのアクセスを受領したらＭＰＵ（６）に報
告する機能とデータ転送を行う機能を持つ。ダイナミッ
クメモリアクセスコントローラＤＭＡ ＣＴＬ（１１）
は、マイクロプロセッサユニットＭＰＵ（６）からの指
示に基づき、ＨＰＣ（７）−メモリ（９）間のデータ転
送を行う機能を持つ。ドライブインタフェースプロトコ
ルコントローラＤＰＣ（１４）は、ＤＭＡ ＣＴＬ（１
１）−ＨＤＤ（５）間のデータ転送制御を行う。
【００１８】ＨＯＳＴ（１）からアクセスが来ると、Ｈ
ＰＣ（７）よりＭＰＵ（６）に報告が入り、ＭＰＵ
（６）はアクセスの種類を解析して、ＤＭＡ ＣＴＬ
（１１）を起動し、ライトの場合メモリにデータを格納
し、リードの場合はメモリからＨＰＣにデータを出力す
る。
ＰＣ（７）よりＭＰＵ（６）に報告が入り、ＭＰＵ
（６）はアクセスの種類を解析して、ＤＭＡ ＣＴＬ
（１１）を起動し、ライトの場合メモリにデータを格納
し、リードの場合はメモリからＨＰＣにデータを出力す
る。
【００１９】図５ではＨＯＳＴ（１）からデータライト
が来た場合のデータの流れ（８，１２，１３）を示す。
データは、メモリ（９）にＨＰＣ（７）を経由して格納
される。そのデータに対してパリティ演算回路（１０）
によりパリティデータを生成し、メモリ（９）に格納す
る。その後、データ及びパリティデータをＤＰＣ（１
４）を経由してＨＤＤ（５）に格納する。
が来た場合のデータの流れ（８，１２，１３）を示す。
データは、メモリ（９）にＨＰＣ（７）を経由して格納
される。そのデータに対してパリティ演算回路（１０）
によりパリティデータを生成し、メモリ（９）に格納す
る。その後、データ及びパリティデータをＤＰＣ（１
４）を経由してＨＤＤ（５）に格納する。
【００２０】図６に図５で説明したＤＭＡ ＣＴＬ（１
１）とＤＰＣ（１４）がプリント基板（１５）上に搭載
されている図を示す。プリント基板（１５）上に実装さ
れているＤＭＡ ＣＴＬ（１１）とＤＰＣ（１４）間は
複数ビットのＢＵＳ（１６）で接続されている。
１）とＤＰＣ（１４）がプリント基板（１５）上に搭載
されている図を示す。プリント基板（１５）上に実装さ
れているＤＭＡ ＣＴＬ（１１）とＤＰＣ（１４）間は
複数ビットのＢＵＳ（１６）で接続されている。
【００２１】図７に、ＤＭＡ ＣＴＬ（１１）とＤＰＣ
（１４）を接続した場合のＢＵＳ接続の基本接続例を示
す。ＤＭＡ ＣＴＬ（１１）とＤＰＣ（１４）の同じ番
号のビットを接続する。すなわち、ＤＭＡ ＣＴＬ（１
１）のビット７（１７）とＤＰＣ（１４）のビット７
（２５）、ＤＭＡ ＣＴＬ（１１）のビット６（１８）
とＤＰＣ（１４）のビット６（２６）、ＤＭＡ ＣＴＬ
（１１）のビット５（１９）とＤＰＣ（１４）のビット
５（２７）、ＤＭＡ ＣＴＬ（１１）のビット４（２
０）とＤＰＣ（１４）のビット４（２８）、ＤＭＡ Ｃ
ＴＬ（１１）のビット３（２１）とＤＰＣ（１４）のビ
ット３（２９）、ＤＭＡ ＣＴＬ（１１）のビット２
（２２）とＤＰＣ（１４）のビット２（３０）、ＤＭＡ
ＣＴＬ（１１）のビット１（２３）とＤＰＣ（１４）
のビット１（３１）、ＤＭＡ ＣＴＬ（１１）のビット
０（２４）とＤＰＣ（１４）のビット０（３２）をそれ
ぞれ接続する。
（１４）を接続した場合のＢＵＳ接続の基本接続例を示
す。ＤＭＡ ＣＴＬ（１１）とＤＰＣ（１４）の同じ番
号のビットを接続する。すなわち、ＤＭＡ ＣＴＬ（１
１）のビット７（１７）とＤＰＣ（１４）のビット７
（２５）、ＤＭＡ ＣＴＬ（１１）のビット６（１８）
とＤＰＣ（１４）のビット６（２６）、ＤＭＡ ＣＴＬ
（１１）のビット５（１９）とＤＰＣ（１４）のビット
５（２７）、ＤＭＡ ＣＴＬ（１１）のビット４（２
０）とＤＰＣ（１４）のビット４（２８）、ＤＭＡ Ｃ
ＴＬ（１１）のビット３（２１）とＤＰＣ（１４）のビ
ット３（２９）、ＤＭＡ ＣＴＬ（１１）のビット２
（２２）とＤＰＣ（１４）のビット２（３０）、ＤＭＡ
ＣＴＬ（１１）のビット１（２３）とＤＰＣ（１４）
のビット１（３１）、ＤＭＡ ＣＴＬ（１１）のビット
０（２４）とＤＰＣ（１４）のビット０（３２）をそれ
ぞれ接続する。
【００２２】この場合、接続するためにはプリント基板
上の配線で並び替えを行う必要がある。すなわち、図７
の上段図において、半導体チップ間の同一番号端子間を
単純に接続すると、その接続配線は交差（クロス）する
こととなる。しかし、上段図のＣ層のようにプリント基
板の配線は一平面上でのパターン配線であり交差させる
ことができないのであるから、プリント基板上のパター
ン配線を用いて上述の端子間接続をしようとすると、図
７の中段及び下段に示すＤ層とＥ層のパターン配線を用
いる必要がある。まず、ＤＭＡ ＣＴＬ（１１）及びＤ
ＰＣ（１４）が実装されているＣ層（３３）で、チップ
から信号線を引出す。Ｄ層（３４）ではビットの並び替
えを行う。Ｅ層（３５）ではＤ層（３４）で並べ替えた
信号をＣ層（３３）のＤＰＣ（１４）から引出した配線
の部分まで配線する。このように、プリント基板に３層
の層が必要となる。
上の配線で並び替えを行う必要がある。すなわち、図７
の上段図において、半導体チップ間の同一番号端子間を
単純に接続すると、その接続配線は交差（クロス）する
こととなる。しかし、上段図のＣ層のようにプリント基
板の配線は一平面上でのパターン配線であり交差させる
ことができないのであるから、プリント基板上のパター
ン配線を用いて上述の端子間接続をしようとすると、図
７の中段及び下段に示すＤ層とＥ層のパターン配線を用
いる必要がある。まず、ＤＭＡ ＣＴＬ（１１）及びＤ
ＰＣ（１４）が実装されているＣ層（３３）で、チップ
から信号線を引出す。Ｄ層（３４）ではビットの並び替
えを行う。Ｅ層（３５）ではＤ層（３４）で並べ替えた
信号をＣ層（３３）のＤＰＣ（１４）から引出した配線
の部分まで配線する。このように、プリント基板に３層
の層が必要となる。
【００２３】さらに、図７においては、ＤＭＡ ＣＴＬ
（１１）とＤＰＣ（１４）との同じ番号のビットを接続
する複数の信号線は、配線長が異なる。したがって、複
数の信号線毎の遅延時間制限がルーズになってしまい、
データ転送の高速化に限界が生じる。したがって、高速
なデータ転送が要求される電子機器、特にディスクアレ
イサブシステムにおいては、データ転送の高速化に支障
をきたす。
（１１）とＤＰＣ（１４）との同じ番号のビットを接続
する複数の信号線は、配線長が異なる。したがって、複
数の信号線毎の遅延時間制限がルーズになってしまい、
データ転送の高速化に限界が生じる。したがって、高速
なデータ転送が要求される電子機器、特にディスクアレ
イサブシステムにおいては、データ転送の高速化に支障
をきたす。
【００２４】なお、図７ではそれぞれの半導体チップの
端子配列が逆順序となっている例（７→０と０→７）を
挙げたが、この例は両者の接続において最も厳しい条件
の場合である。図７の例では、交差しないパターン配線
したＣ層、Ｄ層、Ｅ層の薄板を重ねて１つのプリント基
板としている。また、各層の黒丸部位はその表裏が導通
しており、他の層との重ね合わせ時にその黒丸部位の位
置が一致する場合に層間のパターン配線が互いに接続で
きるようになっている。
端子配列が逆順序となっている例（７→０と０→７）を
挙げたが、この例は両者の接続において最も厳しい条件
の場合である。図７の例では、交差しないパターン配線
したＣ層、Ｄ層、Ｅ層の薄板を重ねて１つのプリント基
板としている。また、各層の黒丸部位はその表裏が導通
しており、他の層との重ね合わせ時にその黒丸部位の位
置が一致する場合に層間のパターン配線が互いに接続で
きるようになっている。
【００２５】また、ＢＵＳ接続の他の接続例として、プ
リント基板の面積に余裕がある場合は、図８の様にＤＭ
Ａ ＣＴＬ（１１）とＤＰＣ（１４）の配置をずらすこ
とにより、Ｃ層（３３）でＤＭＡ ＣＴＬ（１１）及び
ＤＰＣ（１４）から信号を引出し、Ｄ層（３４）で並べ
替えを行うとなり、プリント基板に２層の層が必要とな
る。さらに、図８においては、ＤＭＡ ＣＴＬ（１１）
とＤＰＣ（１４）との同じ番号のビットを接続する複数
の信号線は、配線長が異なる。したがって、複数の信号
線毎の遅延時間制限がルーズになってしまい、データ転
送の高速化に限界が生じる。したがって、高速なデータ
転送が要求される電子機器、特にディスクアレイサブシ
ステムにおいては、データ転送の高速化に支障をきた
す。なお、図８でＣ層の引き出し線の長さがそれぞれ異
なるのは、Ｄ層に示すパターン配線模様（均一な配線隙
間を確保したもの）で並べ替えを行うために必要であ
る。
リント基板の面積に余裕がある場合は、図８の様にＤＭ
Ａ ＣＴＬ（１１）とＤＰＣ（１４）の配置をずらすこ
とにより、Ｃ層（３３）でＤＭＡ ＣＴＬ（１１）及び
ＤＰＣ（１４）から信号を引出し、Ｄ層（３４）で並べ
替えを行うとなり、プリント基板に２層の層が必要とな
る。さらに、図８においては、ＤＭＡ ＣＴＬ（１１）
とＤＰＣ（１４）との同じ番号のビットを接続する複数
の信号線は、配線長が異なる。したがって、複数の信号
線毎の遅延時間制限がルーズになってしまい、データ転
送の高速化に限界が生じる。したがって、高速なデータ
転送が要求される電子機器、特にディスクアレイサブシ
ステムにおいては、データ転送の高速化に支障をきた
す。なお、図８でＣ層の引き出し線の長さがそれぞれ異
なるのは、Ｄ層に示すパターン配線模様（均一な配線隙
間を確保したもの）で並べ替えを行うために必要であ
る。
【００２６】次に、本発明の実施形態に係るＢＵＳ接続
方式について、図１、図２及び図３を参照しながら以下
説明する。図１には、ＤＭＡ ＣＴＬ（１１）とＤＰＣ
（１４）を接続した場合のＢＵＳの接続例を示す。ＢＵ
Ｓの並びを外部のピン（３６，３７）の設定により、例
えば、外部ピン３６をアース接続し（グランド電位を与
える）、外部ピン３７を電源接続する（Ｖｃｃ＋又はＶ
ｃｃ−接続する）ことにより、そのまま（ストレート接
続）とするか（図１のチップ１１の接続態様）、ビット
７を０に、ビット６を１に、ビット５を２に、ビット４
を３に、ビット３を４に、ビット２を５に、ビット１を
６に、ビット０を７に変換接続するか（図１のチップ１
４の接続態様）、を選択する機能を持ち、ＤＭＡ ＣＴ
Ｌ（１１）はそのままの並び、ＤＰＣ（１４）は並び替
えを行う設定をし、且つ、プリント基板上ではストレー
トに配線（ストレートのパターン配線）することによ
り、Ｃ層（３３）のみで配線可能となる。
方式について、図１、図２及び図３を参照しながら以下
説明する。図１には、ＤＭＡ ＣＴＬ（１１）とＤＰＣ
（１４）を接続した場合のＢＵＳの接続例を示す。ＢＵ
Ｓの並びを外部のピン（３６，３７）の設定により、例
えば、外部ピン３６をアース接続し（グランド電位を与
える）、外部ピン３７を電源接続する（Ｖｃｃ＋又はＶ
ｃｃ−接続する）ことにより、そのまま（ストレート接
続）とするか（図１のチップ１１の接続態様）、ビット
７を０に、ビット６を１に、ビット５を２に、ビット４
を３に、ビット３を４に、ビット２を５に、ビット１を
６に、ビット０を７に変換接続するか（図１のチップ１
４の接続態様）、を選択する機能を持ち、ＤＭＡ ＣＴ
Ｌ（１１）はそのままの並び、ＤＰＣ（１４）は並び替
えを行う設定をし、且つ、プリント基板上ではストレー
トに配線（ストレートのパターン配線）することによ
り、Ｃ層（３３）のみで配線可能となる。
【００２７】図示の並べ替えを行う回路は、半導体チッ
プ内の回路構成である。図１の例示でＤＰＣ１４におけ
る並べ替え回路はクロス配線しているが、このクロス配
線はプリント基板上の配線ではなく、半導体チップ内の
クロス配線であるからクロスさせることは可能である。
ここで、外部ピン（半導体チップの外部と接続するため
の接続端）３６，３７をプリント基板のアースと接続
（Ａー）するかプリント基板の電源と接続（Ａ）するか
は、半導体チップ組み込み後に設定可能であるが、半導
体チップをプリント基板に組み込む際に回路設定されて
もよい。
プ内の回路構成である。図１の例示でＤＰＣ１４におけ
る並べ替え回路はクロス配線しているが、このクロス配
線はプリント基板上の配線ではなく、半導体チップ内の
クロス配線であるからクロスさせることは可能である。
ここで、外部ピン（半導体チップの外部と接続するため
の接続端）３６，３７をプリント基板のアースと接続
（Ａー）するかプリント基板の電源と接続（Ａ）するか
は、半導体チップ組み込み後に設定可能であるが、半導
体チップをプリント基板に組み込む際に回路設定されて
もよい。
【００２８】図２に図１で説明したＤＰＣ（１４）の内
部の回路を示す。すなわち、図２は半導体チップ内の並
べ替え回路の詳細構造図である。外部からの入力信号７
（３２）〜０（２５）を内部の信号Ｄ７（６３）〜Ｄ０
（７０）とする際に外部ピン（３７）の状態が０であれ
ば、インバータゲート（３８）を経由して１となった信
号がＡＮＤゲート（３９）〜（４６）に入力され、外部
からの入力信号７（３２）〜０（２５）がＡＮＤゲート
（３９）〜（４６）を通過し、ＯＲゲート（５５）〜
（６２）を経由して内部の信号となる。
部の回路を示す。すなわち、図２は半導体チップ内の並
べ替え回路の詳細構造図である。外部からの入力信号７
（３２）〜０（２５）を内部の信号Ｄ７（６３）〜Ｄ０
（７０）とする際に外部ピン（３７）の状態が０であれ
ば、インバータゲート（３８）を経由して１となった信
号がＡＮＤゲート（３９）〜（４６）に入力され、外部
からの入力信号７（３２）〜０（２５）がＡＮＤゲート
（３９）〜（４６）を通過し、ＯＲゲート（５５）〜
（６２）を経由して内部の信号となる。
【００２９】逆に、外部のピン（３７）が１の場合、Ａ
ＮＤゲート（４７）〜（５４）にその信号が入力され、
外部からの入力信号７（３２）〜０（２５）がビットの
並びをスワップした状態でＡＮＤゲート（４７）〜（５
４）を通過し、ＯＲゲート（５５）〜（６２）を経由し
て内部の信号となる。
ＮＤゲート（４７）〜（５４）にその信号が入力され、
外部からの入力信号７（３２）〜０（２５）がビットの
並びをスワップした状態でＡＮＤゲート（４７）〜（５
４）を通過し、ＯＲゲート（５５）〜（６２）を経由し
て内部の信号となる。
【００３０】上述した図２の構成例の説明では、外部ピ
ンによる設定にて説明を行ったが、外部ピンに代えて、
内部レジスタ（例えば、半導体チップに内蔵のフリップ
フロップＦＦ）の設定でも可能である。その場合の回路
を図３に示す。すなわち、図３は半導体チップ内の並べ
替え回路の他の詳細構造図である。図２の外部ピンの部
分がフリップフロップ（７１）となり、フリップフロッ
プの状態によって図２で説明を行った動作となる。この
際、図５のＭＰＵからの指示によってフリップフロップ
の状態を変更することができる。
ンによる設定にて説明を行ったが、外部ピンに代えて、
内部レジスタ（例えば、半導体チップに内蔵のフリップ
フロップＦＦ）の設定でも可能である。その場合の回路
を図３に示す。すなわち、図３は半導体チップ内の並べ
替え回路の他の詳細構造図である。図２の外部ピンの部
分がフリップフロップ（７１）となり、フリップフロッ
プの状態によって図２で説明を行った動作となる。この
際、図５のＭＰＵからの指示によってフリップフロップ
の状態を変更することができる。
【００３１】また、ビットをランダムに設定することも
可能である。ランダムにするためには、外部からの信号
７（３２）〜０（２５）とＡＮＤゲート（４７）〜（５
４）の接続を適宜に変更すればよい。即ち、図１におい
て、ＤＭＡ ＣＴＬ（１１）の７をＤＰＣ（１４）の７
に接続するのではなくて、７→６，６→５，…というよ
うに接続端番号を任意の番号同士で接続する場合であ
る。更に、半導体チップの接続端子が、図１の例の外
に、（７〜０）ビットの０バイトと（１５〜８）ビット
の１バイトの接続端子がある場合に、０バイトと１バイ
トのバイト間で変更すること、即ち（７〜０）ビットを
（１５〜８）ビットにそっくり入れ替えて並び替えるこ
とも可能である。
可能である。ランダムにするためには、外部からの信号
７（３２）〜０（２５）とＡＮＤゲート（４７）〜（５
４）の接続を適宜に変更すればよい。即ち、図１におい
て、ＤＭＡ ＣＴＬ（１１）の７をＤＰＣ（１４）の７
に接続するのではなくて、７→６，６→５，…というよ
うに接続端番号を任意の番号同士で接続する場合であ
る。更に、半導体チップの接続端子が、図１の例の外
に、（７〜０）ビットの０バイトと（１５〜８）ビット
の１バイトの接続端子がある場合に、０バイトと１バイ
トのバイト間で変更すること、即ち（７〜０）ビットを
（１５〜８）ビットにそっくり入れ替えて並び替えるこ
とも可能である。
【００３２】以上説明したように、本発明では、半導体
チップの設定でＢＵＳの並びを変え、プリント基板上で
の半導体チップ間の接続をストレートに行えるようにす
ることにより、信号線間のすきまの確保による信号間の
干渉の低減、信号が配線の層を跨ることをなくすことに
より信号品質の向上、配線長を短くすることによる遅延
時間の低減を可能とする。
チップの設定でＢＵＳの並びを変え、プリント基板上で
の半導体チップ間の接続をストレートに行えるようにす
ることにより、信号線間のすきまの確保による信号間の
干渉の低減、信号が配線の層を跨ることをなくすことに
より信号品質の向上、配線長を短くすることによる遅延
時間の低減を可能とする。
【００３３】特に、本実施形態によれば、ＤＭＡ ＣＴ
ＬとＤＰＣとを接続する複数の信号線の長さは可能な限
り均一となるため、複数の信号線毎における厳格な遅延
時間制限を満たすことができる。同様に、本実施形態に
よれば、ＨＰＣとＤＭＡ ＣＴＬとを接続する複数の信
号線の長さも可能な限り均一となるため、複数の信号線
毎における厳格な遅延時間制限を満たすことができる。
したがって、本実施形態によれば、ディスクアレイサブ
システムにおいて、大量のデータをより高速に転送する
ことができ、さらなるＨＤＤの台数の増加をも実現する
ことができる。
ＬとＤＰＣとを接続する複数の信号線の長さは可能な限
り均一となるため、複数の信号線毎における厳格な遅延
時間制限を満たすことができる。同様に、本実施形態に
よれば、ＨＰＣとＤＭＡ ＣＴＬとを接続する複数の信
号線の長さも可能な限り均一となるため、複数の信号線
毎における厳格な遅延時間制限を満たすことができる。
したがって、本実施形態によれば、ディスクアレイサブ
システムにおいて、大量のデータをより高速に転送する
ことができ、さらなるＨＤＤの台数の増加をも実現する
ことができる。
【００３４】
【発明の効果】本発明によれば、配線に必要なパターン
配線の層数を減らすことができ、信号線間の信号干渉を
低減でき、パターン配線長の短縮化による遅延時間の低
減を図ることができる。
配線の層数を減らすことができ、信号線間の信号干渉を
低減でき、パターン配線長の短縮化による遅延時間の低
減を図ることができる。
【図１】本発明の実施形態に係るバス接続方式の全体構
成を示す図である。
成を示す図である。
【図２】本実施形態に係るバス接続方式の具体的回路構
成を示す図である。
成を示す図である。
【図３】本実施形態に係るバス接続方式の他の具体的回
路構成を示す図である。
路構成を示す図である。
【図４】本発明の実施形態に係るバス接続方式を適用す
るディスクアレイサブシステムに関連する全体構成を示
す図である。
るディスクアレイサブシステムに関連する全体構成を示
す図である。
【図５】ディスクアレイサブシステムの構成及びデータ
流れを示すブロック図である。
流れを示すブロック図である。
【図６】プリント基板に半導体チップを搭載して半導体
チップ間の接続関係を示す図である。
チップ間の接続関係を示す図である。
【図７】半導体チップ間のバス接続方式の基本的技術を
示す図である。
示す図である。
【図８】半導体チップ間のバス接続方式の他の基本的技
術を示す図である。
術を示す図である。
１ ＨＯＳＴ
２ ディスクアレイサブシステム
３ ディスクアレイコントローラ部
４ ハードディスク部
５ ＨＤＤ（ハードディスクドライブ）
６ ＭＰＵ（マイクロプロセッサユニット）
７ ＨＰＣ（ホストインタフェースプロトコルコントロ
ーラ） ８ ＨＯＳＴからメモリへのデータの流れ ９ メモリ １０ パリティ演算回路 １１ ＤＭＡ ＣＴＬ（ダイナミックメモリアクセスコ
ントローラ） １２ パリティ演算時のデータの流れ １３ メモリからＨＤＤへのデータの流れ １４ ＤＰＣ（ドライブインタフェースプロトコルコン
トローラ） １５，３３，３４，３５ プリント基板 １６ バス配線 １７〜３２，６３〜７０ 信号 ３６，３７ 設定ピン ３８ インバータゲート ３９〜５４ ＡＮＤゲート ５５〜６２ ＯＲゲート ７１ フリップフロップ
ーラ） ８ ＨＯＳＴからメモリへのデータの流れ ９ メモリ １０ パリティ演算回路 １１ ＤＭＡ ＣＴＬ（ダイナミックメモリアクセスコ
ントローラ） １２ パリティ演算時のデータの流れ １３ メモリからＨＤＤへのデータの流れ １４ ＤＰＣ（ドライブインタフェースプロトコルコン
トローラ） １５，３３，３４，３５ プリント基板 １６ バス配線 １７〜３２，６３〜７０ 信号 ３６，３７ 設定ピン ３８ インバータゲート ３９〜５４ ＡＮＤゲート ５５〜６２ ＯＲゲート ７１ フリップフロップ
Claims (6)
- 【請求項１】 プリント基板上に実装された半導体チッ
プ間の複数ビットをバスで接続するバス接続方式におい
て、 前記プリント基板上のバス接続をストレートのパターン
配線とし、 前記半導体チップ内にバス接続の並び替え部を設け、 前記並び替え部におけるバスの並びを正接続又は逆接続
とするための前記半導体チップの外部設定部を設けるこ
とを特徴とするバス接続方式。 - 【請求項２】 プリント基板上に実装された半導体チッ
プ間の複数ビットをバスで接続するバス接続方式におい
て、 前記プリント基板上のバス接続をストレートのパターン
配線とし、 前記半導体チップ内にバス接続の並び替え部を設け、 前記並び替え部におけるバスの並びを正接続又は逆接続
とするための前記半導体チップ内蔵の内部設定部を設け
ることを特徴とするバス接続方式。 - 【請求項３】 プリント基板上に実装された半導体チッ
プ間のバイト毎の複数ビットをバスで接続するバス接続
方式において、 前記プリント基板上のバス接続をストレートのパターン
配線とし、 前記半導体チップ内にバイト毎のバス接続の並び替え部
を設け、 前記並び替え部におけるバイト毎のバスの並びを変更す
るための、前記半導体チップの外部設定部又は前記半導
体チップ内蔵の内部設定部を設けることを特徴とするバ
ス接続方式。 - 【請求項４】 請求項１又は２のバス接続方式におい
て、 前記バス並びの正接続又は逆接続に代えて、前記複数ビ
ットをランダムに変更可能とすることを特徴とするバス
接続方式。 - 【請求項５】 バス接続がストレートのパターン配線さ
れたプリント基板上の半導体チップであって、 前記半導体チップ内にバス接続の並び替え部を設け、 前記並び替え部におけるバスの並びを正接続又は逆接続
とするための前記半導体チップの外部設定部を設けるこ
とを特徴とする半導体チップ。 - 【請求項６】 バス接続がストレートのパターン配線さ
れたプリント基板上の半導体チップであって、 前記半導体チップ内にバス接続の並び替え部を設け、 前記並び替え部におけるバスの並びを正接続又は逆接続
とするための前記半導体チップ内蔵の内部設定部を設け
ることを特徴とする半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156007A JP2003345480A (ja) | 2002-05-29 | 2002-05-29 | バス接続方式及びこれに用いる半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156007A JP2003345480A (ja) | 2002-05-29 | 2002-05-29 | バス接続方式及びこれに用いる半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003345480A true JP2003345480A (ja) | 2003-12-05 |
Family
ID=29772387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002156007A Pending JP2003345480A (ja) | 2002-05-29 | 2002-05-29 | バス接続方式及びこれに用いる半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003345480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091367A1 (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp. | 電子回路、半導体装置及び実装基板 |
| WO2017138121A1 (ja) | 2016-02-10 | 2017-08-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2002
- 2002-05-29 JP JP2002156007A patent/JP2003345480A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091367A1 (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp. | 電子回路、半導体装置及び実装基板 |
| US7528473B2 (en) | 2004-03-19 | 2009-05-05 | Renesas Technology Corp. | Electronic circuit, a semiconductor device and a mounting substrate |
| WO2017138121A1 (ja) | 2016-02-10 | 2017-08-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10325841B2 (en) | 2016-02-10 | 2019-06-18 | Renesas Electronics Corporation | Semiconductor device |
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