TW436730B - Information processor - Google Patents

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TW436730B
TW436730B TW087118357A TW87118357A TW436730B TW 436730 B TW436730 B TW 436730B TW 087118357 A TW087118357 A TW 087118357A TW 87118357 A TW87118357 A TW 87118357A TW 436730 B TW436730 B TW 436730B
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TW
Taiwan
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semiconductor
processing device
aforementioned
patent application
scope
Prior art date
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TW087118357A
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Takanori Shimura
Takanobu Naruse
Atsushi Nakamura
Mitsuaki Katagiri
Kazuo Tanaka
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Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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Description

d36730
五、發明說明（l) [發明之領域] 。。本發明與—種適用微電腦之控制裝置有關，尤與娛樂機 器.、景f像處理裝置、攜帶資訊機器等之控制裝置及微電腦 或邏輯LSI等半導體控制裝置之實際安裝及引腳（Pin)配置 有關。 [發明之背景] 由於半導體記憶體之高功能化、高速化，先前以數十 MJiz工作^之印刷基片上之外部匯流排時鐘將達數百MHz。先 所因外部匯流排時鐘慢，故即使印刷基片上之配線較長惟 對外部S流排之系統設計並未造成大問題…准因例如1〇〇 MHz之1匯流排周期為丨〇毫微秒，故需考慮到印刷基片上之 配線，延（例如1毫微秒/17 cm)加以設計.β因此設計微電 腦之晶片時印刷基片上之晶片配置和配線之牽引逐漸成為 承速„計上t —大課題* 又Λ現高速外部匯流排上問題之一有輸出缓衝器之同時 轉換雜訊之問題。以下說明同時轉換雜訊之問題。 半導體控制裝置之輸出缓衝器之輸出電壓從高位準轉換 為低位準（或從低位準轉換至高位準）時，必須從晶片外部 電源供給輸出緩衝器之電流。此時從外部供給之電流因通 過電感大之封裝引腳（鍵合線、引線框架）故晶片内之電源 接位準上下’ 一時在晶片内之電源/接地與印刷基片上 ^電源/接地間產生雜訊電麼。此即為輸出緩衝器之轉換 雖訊。因此恰似信號未變化之輸出引腳及時鐘信號起變 化’而成為電路錯誤工作之原因。
.J Η 7 3 89.讥 年 21 η ------------------ , ir—丄丨 日J 孢无| 五、發明說明（2) 為減 少此 種 轉 換 雜訊' 考 慮： (1) 減少 同 時 轉 換之 輸 出缓衝器數9 (2) 延遲 輸 出 緩 衝器 數 之轉換速度。 (3 )增加電源/接地引腳支數。 (4) 縮短電源/接地引腳長度。 (5) 實地在印刷基片上多裝電感少之去耦電容器。 (6 )減少輸出引腳之負荷容量。 等對策》 先前因外部匯流排時鐘慢至約3 Ο ΜΗz，故例如延遲微電 腦等半導體控制裝置之輸出緩衝器轉換速度至約15毫微 秒，每8支輸出引腳準備約1支電源/接地引腳，實地在印 刷基片上多裝電感少之去耦電容器，予以對處。 先前之微電腦裝置，因不考慮外部實地安裝之半導體記 憶體及周邊晶片以決定微電腦及周邊晶片之引腳配置’故 設計印刷基片時信號線之牽引頗費苦心β有時信號線過長 致無法達成高速之外部匯流排之資料傳送。 本發明之目的在提供：考慮印刷基片上LSI及記憶體之 S己置以決定微電腦及周邊晶片邏輯LS I之引腳配置，使印 刷基片上之配線牽51容易，可傳送高速外部匯流排之資訊 之微電腦控制系統， ^最近之多媒體用系統，因需處理大量影像資料故要求 $部^流排之資料傳送能力例如1 Ο ΟΜΗζ之高速匯流排為匯 流排寬度64位元 '即8〇〇μΗζ/位元等之高速傳送。 因此上述（1)無法減少同時轉換之輪出緩衝器數，反而
D:\55636. ptd
436730 五、發明說明（3) 從原來之3 2位元匯流排增至6 4位元。 上述（2)無法延遲輸出缓衝器之轉換速度，ioomHz之高 速匯流排因1匯流排周期為1 〇毫微秒，故需將輸出缓衝器 之轉換速度從5毫微秒增高至6毫微秒之高速。 關於（3)將電源/接地引腳數從每8支輸出引腳1支改善為 每4支約1支之比例。 關於（4)則縮短印刷基片上電源/接地引腳長度。 關於（5)即照先前在印刷基片上實地多裝電感少之去耦 電容器。 關於（6)即考量印刷基片之實地安裝，採取減少印刷基 片上輸出引腳之負荷容量、配線容量等對策。 然而先前關於上述（4),雖採取縮短印刷棊片上電源/接 地引腳長度之對策，惟並未採取縮短封裝内部之電源/接 地引腳、降低電感之對策。 本發明之第2目的在提供：縮短半導體控制裝置之封裝 内電源/接地配線長度、降低電感而能減低匯流排時鐘為 1 00 MHz以上之高速外部匯流排之輸出缓衝器轉換雜饥之 微電腦或邏輯LSI等半導趙控制裝置》 發明之概述 [解決之方法] 為解決上述課題，本發明提出由微電腦、和周邊控制半 導體裝置、和多數半導體記憶體構成之微電腦控制裝置’ 其中在微電腦與周邊半導體裝置間配置多數半導體記憶 體，微電腦之引腳配置為：從前述微電腦之與前述半導體
D:\55636.ptd 第7頁 436730 五、發明說明（4) 記憶體之位置最近邊中央輪出時鐘信號，從其時鐘輸出之. 左右輸出位址信號，從其位址輸出之更外側輸出控制信 號，從前述微電腦與前述半導體記憶體之位置次近邊輸出 資料匯流排，以縮短微電腦與記憶體間之時鐘、位址匯流 排、控制信號之配線長度。 又配置在前述微電腦與周邊半導體裝置間之半導體記憶 體係以位址引腳為内側（靠近連接微電腦中心與周邊半導 體裝置中心線之方向），資料引腳為外側橫置配置而成以 縮短位址匯流排之配線長度為宜。 並使微電腦與周邊控制半導體裝置之引腳以線對稱配 置，將周邊控制半導體裝置實地裝在微電腦背面，以縮短 微電腦與周邊控制半導體裝置間信號線之配線長度亦宜。 更可將微電腦、和周邊控制半導體裝置、和半導體記憶體 成為單片（One chip)。 如上述依本發明之適用微電腦之控制系統，因實現外部 匯流排之控制所需信號線之引腳配置，即可使微電腦與記 憶體間配線最短並能以高速外部匯流排傳送資料。 本發明之另一種形態，包含：具有演算功能之第1半導 體裝置、和具有記憶功能之第2及第3之半導體裝置，假設 通過第1半導體裝置之軸為Y軸時，將第2及第3之半導體裝 置配置為對Y轴成線對稱，在第1半導體裝置之靠近第2及 第3半導體裝置之邊具有輸出時鐘信號之時鐘信號接頭， 從該時鐘信號接頭將時鐘信號供給第2及第3半導體裝置。 又假設正交於前述Y軸之X轴時，前述第2及第3半導體裝
D:\55636. ptd 第8頁 436730 五，發明說明（5) 置沿上述X軸方向排列為宜。又在Y轴上設有具備演算功能 之第4半導體裝置，在該第4半導體裝置與前述第1半導體 裝置之間配置第2及第3半導體裝置，將由第1半導體裝置 供給之時鐘信號輸入配置在第4半導體裝置之靠近上述第2 及第3半導體裝置邊之時鐘信號輸入接頭為宜。而傳輸時 鐘信號之配線穿過第2及第3半導體裝置之間為宜。因構成 如上述配置即可使時鐘信號通過最短距離供給各裝置而能 高速穩定工作。 關於位址信號，可構成：第1半導體裝置之時鐘接頭左 右具有位址信號接頭，從該位址信號接頭將位址信號供給 第2及第3半導體裝置。 關於資料信號，將第1半導體裝置之時鐘信號接頭之邊 為苐1邊，將該第I邊兩側之邊為第2及第3邊時，將對配置 在各邊接頭數之資料信號輸出入接頭數之比例設定為第2 或第3邊之比例大於第1邊之比例為宜。即盡可能將資料信 號連接在第2及第3邊。 第2及第3半導體裝置在平行於X轴方向具有長邊，在該 長邊位址信號輸入之接頭配置於比資料信號輸出入接頭靠 近Y軸位置，即可縮短配線長度。 第4半導體裝置之時鐘信號輸入接頭之同邊具有位址信 號輸入接頭，將前述第1半導體裝置之位址信號輸入該位 址信號輸入接頭為宜。又將第4半導體裝置之時鐘信號輸 入接頭之邊為第1邊，將該第1邊兩側之邊為第2及第3邊 時，將對配置在各邊接頭數之資料信號輸出入接頭數之比
D：\55636.ptd 第9頁 4367 3 Ο 五、發明說明（6) 例設定為第2或第3邊之比例大於第1邊之比例為宜。即與 第1半導體裝置相同之旨意。 如此' 本發明提案之適合系統之第1半導體裝置（例如微 電腦）、及第4半導體裝置（例如與微電腦共同工作之演算 裝置）之構造，例如具有矩形狀外形時，一邊配置時鐘及 位址信號有關之接頭，其兩側之2邊設置資料信號之輸出 入接頭。資料信號之輸出入接頭多時，將其一部分配置在 時鐘及位址信號有關接頭之邊亦可。 由於將具有此種接頭配置之第1及第4半導體裝置，以時 鐘及位址信號有關接頭之邊之間相向配置，連接時鐘、位 址、資料線，即可縮短對高速工作影響大之時鐘及位址信 號之配線長度，有利於系統性能之提高。與時鐘及位址信 號有關接頭之邊相反之邊，可連接不甚影響高速性能之信 號接頭、例如低速記憶體、或外部介面電路。 欲增加高速記憶裝置之容量時，更設置與前述第2及第3 半導體裝置同樣構造之第5及第6半導體裝置，將該第5及 第6半導體裝置對Υ軸以線對稱配置，且第5及第6半導體裝 置在平行於前述X軸方向具有長邊，在該長邊之位址信號 輸入接頭配置於比資料信號輸出入接頭靠近Υ軸位置亦 "σ]- 〇 例如將第5及第ΰ半導體裝置配置在與裝配第2及第3半導 體裝置之基片面之同一基片面，且配置在第1與第4半導體 裝置間。即此等記憶體裝置位於第1與第4半導體裝置間， 配置成矩陣狀。
D:\55636. ptd 第10頁 4367 3 Ο 五、發明說明（7) 其他例係將苐5及第6半導體裝置配置在與裝配第2及第3 丰導體裝置之基片面相反之基片面，且對該基片與第2及 第3半導體裝置以面對稱配置而成。本例雖能比前例縮短 配線長度，惟裝置厚度加厚。 典型例之第2、第3、第5及第6半導體裝置為具有16位元 資料匯流排之半導體記憶體、例如同步DRAM。 又具備模仿器、時鐘振盪電路、輸出入埠、串列介面' 及介入電路中之至少一種做為周邊模塊，連接配置在第1 半導體裝置之第1至第3邊以外邊之接頭與上述周邊模塊。 因為此等裝置並不要求太高之高速性。又亦可具有與第2 及第3半導體裝置不同種類之半導體記憶體，連接配置在 前述第1半導體裝置之第1至第3邊以外邊之接頭與上述半 導體記憶體。 第4半導體裝置為影像資料處理用之半導體裝置，並可 考慮其他協處理器（Coprocessor)。 又其他發明形態，即將微電腦和2個半導體記憶體配置 在基片上構成之資訊處理裝置，在平行於微電腦第1邊方 向排列配置2個半導體記憶體，以時鐘匯流排、位址匯流 排、資料匯流排連接微電腦與半導體記憶體間，將時鐘匯 流排連接在配置於微電腦第1邊之接頭。 配置在夾微電腦第1邊之第2邊和第3邊之接頭中連接在 上述資料匯流排之接頭比例大於配置在苐1邊之接頭中連 接在資料匯流排之接頭比例為宜。又將位址匯流排連接在 配置於微電腦第1邊之接頭亦宜。
D:\55636.ptd 第11頁 五'發明說明（8) 此時2個半導體記憶體長邊平行於微電腦第1邊，將位址 匯流排和資料匯流排連接在配置於該長邊之接頭，將位址 匯流排連接在靠近2個半導體記憶體相對邊之接頭為宜。 更在2個半導體記憶體長邊之連接位址匯流排之接頭與 連接資料匯流排接頭間之接頭，連接時鐘匯流排亦宜。 又其他形態，即包含：矩形之第1資料處理裝置、第2資 料處理裝置 '多數記憶裝置、及裝載上述各裝置之基片之 資訊處理裝置，其中基片面上假設互相正交之X軸和Y軸 時，Y軸上配置第1及第2資料處理裝置，並對Y軸以線對稱 配置多數記憶裝置，且對X軸以線對稱配置多數記憶裝 置，又夾多數記憶裝置配置第1及第2資料處理裝置。 典型之做法、以供給時鐘信號之配線連接第1資料處理 裝置與第2資料處理裝置相對面之間，將多數記憶裝置分 開配置在該配線兩側。 更佳以資料匯流排連接第1或第2資料處理裝置之Y軸右 側面之接頭與記憶裝置中Y軸右側之記憶裝置，並以資料 匯流排連接第1或第2資料處理裝置之Y轴左側面之接頭與 記憶裝置中Y軸左側之記憶裝置為其特徵。 又其他形態，即包含：矩形之第1資料處理裝置、第2資 料處理裝置 '多數記憶裝置、及裝載上述各裝置之基片之 資訊處理裝置，其中夾基片面配置第1及第2資料處理裝 置，將第1資料處理裝置之輸入或輸出接頭配置在與第2資 料處理裝置之輸入或輸出接頭相向位置為其特徵。更夾基 片面配置前述多數記憶裝置，將該記憶裝置之時鐘輸入接
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頭、位址輸入接頭、 亦對縮短配線長度有4时调入接頭配置在分別相向位置， 如上述、本發明可 相結合、高速工作之 暴片上配置多數晶片及模塊，互 為解決第2課題，實% 具有配置於2次元陣T、女裝在半導體控制裝置封裝背面 控制裝置，其中在内上之引腳（焊錫球）之封裝之半導體 片鍵合PAD至封裝背而側引腳配設電源和接地，使封裝内晶 源和接地之電感'以/丨腳之距離為最短，減少封裝内電 絲抽故如„ 、 減低半導體控制裝置之輸出緩衝器之 更實際安裝在半導雜扣& 元陣列上之引腳(焊導二控制裝置封"面具有配置於2:欠 最内側配置接地而在球j封裝之半導體控制裝置’其中在 壯μ s u “ A 阳在從内側第2行配置電源引腳，使封 裝内晶片鍵合PAD 5 4+杜* .^ ^ x 封裝背面引腳之距離為最短，特別減 少封裝内接地之雪咸 设吧之電感’以減低半導體控制裝置之輸出緩衝 25之轉換雜訊。 又1〇(輪出入電路）用電源電壓和内部邏輯用電源電壓以 個別之電壓工作之半導體控制裝置，使内部邏輯用電源及 接地引腳多於10用電源及接地引腳，以減低輸出轉換雜 訊0 如上述依本發明因微電腦及邏輯LSI等半導體控制裝置 貫現減低半導體控制裝置之輸出缓衝器轉換雜訴之引腳配 置’即可減低高速外部匯流排之輸出緩衝器轉換雜訊，而 可1¾速輸出入資料。
D:\55636.ptd 第13頁 Λ3Β730 五、發明說明（ίο) 又在陣列上配置引腳之封裝，因如此在封裝内側引腳配 置電源/接地引腳，故可將封裝外側引腳配置在信號線， 將信號線拉出封裝外時只要引腳與引腳間能穿過1支信號 線之實地安裝孔，即可不使用印刷基片上之穿孔拉出信號 線，故實現高速匯流排時可去除穿孔之阻力，並使配線之 電感調整及牽引簡單，使高速外部匯流排之實地安裝容 易。 本發明之典型例，即包含半導體晶片、和内藏半導體晶 片之封裝 '和配置在封裝表面之多數接頭之半導體裝置， 其中多數接頭包括對半導體晶片供給電源或接地之第1種 多數接頭、和將信號輸入半導體晶片或從半導體晶片輸出 信號之第2種多數接頭， 將半導體晶片外緣與第1種接頭各外緣之最短距離之集 合A為A1〜ΛΝ(但N為第1種接頭數）， 將半導體晶片外緣與第2種接頭各外緣之最短距離之集 合B為B1〜BM(但Μ為第2種接頭數）時， 集合Β中最小者與集合Α中最大者相同或前者大於後者為 特徵。如此優先縮短電源及接地電位之配線長度以配置引 腳。 此時接頭以矩陣狀配置在形成封裝外形之平面中最大面 積之平面，而該最大面積平面為矩形、通常為正方形。將 該矩形形狀平面外緣與第1種接頭各外緣之最短距離之集 合AX為AX1〜AXN(但N為第1種接頭數），將上述矩形形狀平 面外緣與上述第2種接頭各外緣之最短距離之集合Β X為
D:\55636.ptd 第14頁 436730 五、發明說明（π) ' ~~-------- (但Μ為第2種接頭動）0主 U中最小者相同或前者=時者Α:合"最大者與集合 配置面外緣配置信號弓丨腳：古4。主要在靠近接頭 或包含半導體晶片、和内方配置電源引腳。 等間隔矩陣配置在封裝声 夕導體晶片之封裝、和互以 中將矩陣配置之接頭；最=數接頭之半導體裝置，其 最短距離之接頭為第2 '頭為第1群，與第1群接頭 未屬於第1群之接頭為與第2群接頭最短距離之接頭而 以外之接頭比例比^ 群㈠’第3群之信號輸出入接頭 更佳者、第0之=:為其特徵。 群者大。又將第3、， 現輸出入接頭以外之接頭比例比第2 接頭為第4群時，=接頭最短距離之接頭而未屬於第2群之 比第1群者大良w 4群之信號輪出入接頭以外之接頭比例 即如容後:第8特徵:， 列均可）以矩陣配圖等詳細說明’沿4周（圓排列或矩形排 外側2周配置作=置之内側2周優先配置電源或接地引腳， 在内惻2周嗖定,1弓丨腳。有時需多數信號引腳惟此時適宜 又作轳& i “號引腳亦可。 唬輸出入接 半導體晶片内之^頌以外之接頭當然包含供給驅動形成在 等）用第1及第2電4輯電路（例如以M〇s形成之各種閘、閂鎖 驅動形成在半導位a之接頭。設置多種電源時更包含供給 頭亦可。例如有3晶片内之邏輯電路用第3及第4電位之接 用個別之電源7吩内部邏輯電路、和周邊輸出入電路部使 電源弓丨腳之配、 ’以將供給驅動形成在半導體晶片内之
D:\55636. ptd 第15頁 |89. 10. 214 3 67 3 0 i ; 五、發明說明（12) 特定邏輯閘用第1及第2電位之成對接頭分為屬於第3及第4 群之接頭配置為宜。又將供給驅動形成在半導體晶片内之 特定邏輯閘用第2及第3電位之接頭分為屬於第3及第4群之 接頭配置亦宜。 尤將此等1對電源與接地電位以做為鄰接配置於第3及第 4群之接頭為宜。 將封裝配置在印刷基片上，從屬.於第1及第2群之接頭沿 基片表面拉出配線，從屬於第3及第4群之接頭穿過貫穿基 片之穿孔拉出配線，即可減低對電源之雜訊·之影響而甚 佳。 輸出入接頭可傳輸由形成在半導體晶片内之邏輯電路應 處理之輸入信號，或由形成在半導體晶片内之邏‘輯電路處 理之輸出信號。 又本發明之另一形態，即包含半導體晶片、和内藏半導 體晶片之封裝、和配置在封裝表面之多數導體引腳、和以 電連接半導體晶片之焊接點與上述導體引腳之引線框架之 半導體裝置*其中多數引腳包含供給驅動形成在半導體晶 片之有源元件用之至少2個電位之第1種多數引腳、和輸入 半導體晶片之有源元件調變之信號或輸出半導體晶片之有 源元件調變之信號之第2種多數引腳，第1種引腳與焊接點 間配線長度最大者不超過第2種引腳與焊接點間配線長度 最小者為其特徵。關於引腳配置，可將第1種多數引腳包 圍半導體晶片外緣予以配置，而將第2種多數引腳包圍第1 種多數引腳予以配置。
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43673 0 —--- 五、發明說明（13) 將封裝配置在印刷基片i 基片表面拉出配線’從大部八從大部分第2種多數引腳沿 片之穿孔拉出配線為宜。第1種多數引腳穿過貫穿基 短配線長度以使用穿孔為宜想上全部第1種多數引腳為縮 可得致果。 ’惟大部分（約80%)用穿孔亦 (致果） 如以上說明、依本發明因m 適合外部匯流排之微電腦之2微電腦之控制系統可提供 ⑶與外部記憶體及周邊晶片引之腳二置，使微 '腦等邏輯 最短，並可傳送高速外部匯所需信號線之配線為 k排所需娛樂裝置、資訊機器時其效果大。 ^ 又、依本發明因晶片間之配線縮短、配線之電感減少， 故對削減電磁波妨礙雜瓿亦有效。 又、依本發明因提供對輸出緩衝器轉換雜訊有強效之 電腦及邏輯LSI等半導體控制裝置之引腳配置，減低因高 速外部匯流排之雜訊，故在實現高速匯流排所需娛樂裝 置、影像處理裝_置、資訊機器時其效杲大。 較佳實施例之詳細說明 以第1圖表示本發明之第1實施例 … Η —…* Λ "Ο - 71^卞守姐Ί思騷2 〇 、 ' 22、23置於微電腦10與周邊晶片3〇之間9第1圖 設向微電腦1 〇鱼固a μ 0 n A x j 1yT' 腦10二"：邊晶片之配置方向延伸、且通過微雷 8曰片30中央之轴為Y轴時，將半導體記悴體“ 對Y轴成線對稱配置在該γ轴兩側。 隐趙 各個丰·導· t ΙΛ 5己憶體，將位址引腳（AI)R-A ' ADR_B)為内
4 3 67 3 Ο 五'發明說明（u) 侧、將資料引腳（D [ Ο - 1 5 ])為外側橫置予以配置。即各半 導體記憶體，將正交於Y轴之軸為X軸方向時，使長邊與X 軸方向一致予以配置，將各半導體記憶體之位址引腳配置 在比資料引腳靠近Y轴之位置。 此處、半導體記憶體以能實現同步型高速資料傳送之 SDRAM (Synchronous Dynamic RAM 即同步動態 RAM))說明， 惟其他種記憶體、例如同步SRAM或通常之SRAM、DRAM亦 cij" ο 微電腦1 0與周邊晶片3 0為6 4位元資料匯流排。將半導體 記憶體2 0、2 1 ' 2 2 ' 2 3為1 6位元資料匯流排，以4晶片之 半導體記憶體實現6 4位元之匯流排。 從微電腦1 0輸出時鐘1 0 4 '位址匯流排1 0 5、10 6、控制 信號 10 7、10 8、1 0 9、資料匯流排 1 0 0、101、10 2、10 3， 控制半導體記憶體2 0、2 1、2 2、2 3及周邊晶片3 0。 時鐘10 4，從配置在微電腦1 0下面（靠近記憶體之一邊） 之引腳中心輪出，做為半導體記憶體2 0、2 1 、2 2、2 3及周 邊晶片3 0之工作時鐘使用。即第1圖例中時鐘係從微電腦 10沿Υ軸向周邊晶片配線，中途分為左右供給記憶體 20-23 = 位址匯流排10 5、10 6以微電腦10之時鐘輸出為中心左右 配置輸出。將1 0 5為半導體記憶體之位址之下位位元（例如 A 0至A 6 )，將10 6為半導體記憶體之位址之上位位元（例如 Λ 7至A 1 7 )，輸入半導體記憶體2 0、2 1 、2 2 ' 2 3及周邊晶片 3 0。第1圖僅將位址1 0 5輸入周邊晶片3 0，惟映射在周邊晶
D:\55636.ptd 第18頁 43 67 3 0 五、發明說明α5) 片3 0内之位址空間大時’並將位址i 〇 6輸入周邊晶片3 〇亦 "5j™ 〇 控制信號1Q 7 (對右側記憶體之寫入選通）、丨〇 8 (對左側 記憶體之寫入選通）、10 9 (組件選擇 '讀出/寫入轉換信 號、RAS選通' CAS選通）從微電腦丨〇之位址更外側輸出’ 與左右半導體記憶體共同之控制信號丨〇 9輸出於半導體記 憶體2 0 ' 2 1、2 2、2 3及周邊晶片3 〇。控制信號1 〇 7輸出於 右側半導體記憶體21、2 3及周邊晶片3 0，控制信號1 0 8輪 出於左側半導體記憶體2 0 ' 2 2及周邊晶片3 0。 資料匯流排1 0 0、1 0 1、1 〇 2、1 〇 3為1 6位元單位之資料匯 流排’例如1 00係從DO至D15、101從D16至D31、102從D32 至D 4 7、1 0 3從D 4 8至D 6 3。各個分別從微電腦1 〇左右側輸 出，連接於半導體記憶體20、21、22、23及周邊晶片30。 如此、連接微電腦1Q與半導體記憶體2 〇、2 1、2 2、2 3及 周邊晶片3 0時，將輸出負荷容量重（連接於4個記憶體與1 個周邊晶片時，因每晶片從5 PF至7 pF，故負荷容量為25 pF至35 pF)之時鐘、位址、控制信號引腳集中在微電腦1 〇 下面’使半導體記憶體2 〇、2 1、2 2、2 3之位址匯流排成為 内側（靠近連接微電腦1 〇中心與周邊晶片3 〇中心之線（Y軸） 方向）橫置配置’以便將此等信號線以最短距離通過半導 體記憶體2 0 ' 2 1、2 2、2 3與周邊晶片3 0之間予以配線。 尤因時鐘信號丨〇 4比其他信號線之工作頻率高（通常為2 倍以上）’而需採取配線電感之匹配及延遲有關之對策， 故置於下邊之中心。又關於控制信號丨〇 7和控制信號1 0 8，
D:\55636. ptd 第19頁 4367 3 Ο 五、發明說明（ί6) 將連接在右惻半導體記憶體2 1、2 3之控制信號1 Ο 7配置於 右側，而將連接在左側半導體記憶體之控制信號10 8配置 於左側，以縮短各配線長度。 資料匯流排因負荷容量輕（連接於1個記憶體與1個周邊 晶片時，因每晶片從5 pF至7 pF，故負荷容量為10 pF至 1 4 pF )，而即使配線多少比上述位址等信號線長，惟延遲 時間不大，故配置在微電腦1 0左右，連接於半導體記憶體 2 0、2 1、2 2、2 3後使其達周邊晶片3 0予以配置。資料匯流 排因匯流排寬度寬達64位元，故分成各32位元配置在左右 邊。 無需高速工作之信號配置於微電腦上邊（遠離記憶體之 一邊），連接於各種介面及連接器。因此可實現高速之外 部匯流排11 第2圖係本發明之第2實施例。本發明即將半導體記憶體 2 0、2 1配置在印刷基片背面。以點線表示實地裝在背面之 記憶體。又亦以點線表示背面之記憶體配線。由於將半導 體記憶體20 ' 21配置在半導體記憶體22、23背面，故更可 縮短微電腦10 '和半導體記憶體2 0 、2 1、2 2 ' 2 3與周邊晶 片3 0之配線。背面之配線由於貫穿印基片之配線更容易達 成。 第3圖係本發明之第3實施例。本發明之半導體記憶體 4 0、4 i分別為3 2位元匯流排之記憶體。由於使用3 2位元匯 流排之記憶體，可使時鐘、位址、控制信號之負荷容量為 最大3以下（連接於2個記憶體和1個周邊晶片時，因每晶片
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4367 3 0 五、發明說明（18) ---- MHz)，故印刷基片上配線較長亦可，而微電腦1〇 衝器以低速緩衝器亦可。 ％出緩 又因位址111 (ADR-C)為位址匯流排上位之位元 (A丨8 - A 2 3 )，僅用於比較低速之存取時間為丨〇 〇毫微 之SRAM或ROM之連接，而印刷基片上配線較長亦無問/以上 故可配置在微電腦1 0上邊。 …題’ 第8圖係BGA (Ball grid array即球柵陣列，以下Μ Λ , 「間牙冉 B G A)封裝之微電腦引腳配置之實施例。 第11圖、第12圖係QFP (Flat package即扁平封歡組 件’以下簡稱QFP)之引腳配置圖。第η圖為左半部，第12 圖為右半部。該QFP係裝載於引線框架，並由BGA封裝内藏 之。以引線框架連接QFP與BGA封裝之引腳。 第9圖 '第10圖係第11圖、第12圖之微電腦之弓丨腳說明 圖。BGA與QFP之下邊均為縮短與半導體記憶體間配線長度 之信號線，其左右成為資料匯流排。 第5圖係BGA封裝之微電腦1 〇與半導體記憶體之連接例。 此圖係第1圖之微電腦1 0與記憶體2 0連接部分之擴大圖s 記憶體使用SDRAM。 第6圖係說明第5圖所示SDRAM之引腳圖（即表）。SDRAM20 將位址引腳為内側橫置予以實地安裝。以下說明有關微電 腦ί 0與記憶體2 0間之配線。首先、將時鐘1 〇 4 (C K I 0)優先 配線。其次、連接位址匯流排105( A3-Α6)、106(Λ7-Λ14) 。A 1 3與A 1 4通過記憶體2 0背面連接。因控制信號1 〇 8為依 連接之記憶體功能不同之信號，故SDRAM時選擇
D:\55636.ptd 第22頁 Λ367 3 Ο 五'發明說明（19) WEH/CASH/DQMl、WEO#/CASO#/DQMO 信號之DQMO、DQM1 之 功能，連接於記憶體20之UDQM、LDQM » LDCJM之配線通過記 憶體20背面。又關於控制信號109、CS2#連接於記憶體20 之CS#(Chip select即組件選擇），RAS#與記憶體20之RAS# 連接。因RD#/CASS#/FRAME#係依連接之記憶體功能不同之 信號’故SDRAM時選擇CASS#信號，與記憶體20之CAS#連 接。RD/WR#與記憶體20之WE#連接。 資料匯流排1 0 0，將1 6位元之資料匯流排在微電腦1 〇與 記憶體2 0間分別以一對一連接。此處、D 8 - D1 5與記憶體2 〇 以表面配線層連接’ D 0 - D 7通過記憶體2 0背面與記憶體之 資料引腳連接。 由於如此連接，可使微電腦1 〇與記憶體2 〇間之配線最 短。因僅以表面配線層即能同時替代幾乎所有配線，故穿 孔數亦減少，容易調整配線之電感，並可強化電源接地 層。 同樣、其他記憶體2 1、2 2、2 3亦可同樣以最短連接。本 實施例僅說明SDRAM，惟對其他高速記憶體亦可適用。 若將來LSI之集成度更提高時，可將微電腦與半導體 記憶體20、21、22、23和周邊晶片30之各模塊成為單片" 惟此時若用此說明之實施例之配置，亦可實現可古 J 1¾迷工仲 之模塊間之配線。 本發明並不特定於娛樂裝置、影像處理裝置、推册次 1¾ 0„ ^ 碼f -貝訊 〜态，亦可適用於家庭用電氣製品、資訊通信槐 裝置。 ％态、控制
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第23頁 436730 五、發明說明（20) 第13圖說明本發明之半導體控制装置之封裝之一實施 例。第13圖係從背面看封裝之圖。封裝舉25 6引腳之_gGA封 裝為例說明。在封裝31 〇之晶片背面配置2 5 6個引腳（球） 32 0。引腳32 0以縱2〇個、橫20個配置，實地全部安裝即具 有400個引腳，惟茲所示256引腳之封裝310，實際上未裝 内側之1 4 4個，而實地在外側4行裝引腳。最外周為縱2 〇、 橫2 0個’其内側為縱1 8、橫1 8個，其更内側為縱1 6、橫1 6 個，實際安裝之最内周為縱14、橫14個。本實施例之封裝 外形為約2 7 m m四方。 第1 4圖係第1 3圊A之封裝3 1 0之斷面圖，即說明封裝3 1 〇 内部之構造。在封裝3 1 0内部實地安裝邏輯LSI晶片7 0、引 線框架90 ’製作在邏輯LSI晶片7〇上之鍵合pA])7：l與引線框 架9 0各引腳以鍵合線8 〇連接。 引線框架90和引腳32 0以穿孔連接各引腳。因最内側引 腳34 0配置在鍵合線8〇與引線框架9〇之接點之臨近位置， 故幾乎黑引線框架90之電感，而僅看出鍵合線之電感。 一方面由於外側引腳321距鍵合線80與引線框架90之接點 更至引腳21尚有一段距離，故出現引線框架9〇之電感之影 響。因此、最内側引腳34 0比其他引腳之電感小，適於做 為電源/接地引腳使用。 第1 〇圖係封裝内部之示意圖，更詳細加以說明。茲為簡 化附圖、設邏輯LSI晶片70上之鍵合口八!)71數為40個（各邊 1 〇個），引腳3 2 0總數為4 〇個，以外侧與内側2行構成，又 外側為各邊5個、内側為各邊&個。
D:\55636. ptd 4367 3 Ο 五•發明說明（21) 邏輯L S I晶片7 0，以10用電源5 1和内部邏輯用電源5 0之2 電源工作。此處、内部邏輯用電源5 〇為降低晶片之消耗電 力’通常用低於10用電源51之電壓。又設4支10用電源51 之引腳、8支1〇用接地61之引腳、4支内部邏輯用電源50之 引腳、4支内部邏輯用接地60之引腳。 首先、簡單說明邏輯LSI晶片70内部之構造。邏輯LSI晶 片7 0由以I 0電源5 1工作之區7 3和由内部邏輯用電源5 0工作 之區74構成》ί〇電源工作區73主要由鍵合PAD71、自輸出 入電路及内部電源之電壓位準變換為I 〇電源之電壓位準之 位準轉換電路7 2構成，控制與外部電路之輸出入。但、I 〇 用電源電壓與内部邏輯用電源電壓相同時無需位準轉換電 路。内部電源工作區74實地裝有微電腦及邏輯LSI之主要 功能。 其次、說明封裝3 1 0上之引腳32 0和引線框架9 0之構造。 為了降低電源和接地引腳之電感，將電源和接地引腳分攤 於内側引腳、而將信號線分攤於外側引腳。連接邏輯LSI 晶片7 0上之鍵合ΡΛD 7 1與引線框架9 0之鍵合線8 0之長度， 與信號線與電源/接地引腳均略相同。電源/接地引腳之引 線框架之配線長度短至外側信號線之引線框架之配線長度 之約1 / 2至1 / 3，電源/接地引腳之引線框架電感變小。 以第16圖說明由10用電源51與内部邏輯用電源5〇之2電 源構造工作之2 5 6引腳之引腳配置構造。茲設I 〇電源為 3. 3 V、内部電源為1 · 8 V。將内部邏輯用電源5 〇 (圖中以黑 引腳表示）與内部邏輯用接地6 0 (圖中以黑引腳表示）、I 〇
D:\55636.ptd 第25頁 436730 五、發明說明（22) 用電源31與1〇用接地61分攤於最内側、與從内側第2行之 弓1。因内部邏輯用電源5〇和内部邏輯用接地6〇與輸出緩 ，器之雜訊無關，故其引腳數由内部邏輯之消耗電力決 定三一般能實地裝在塑膠封裝之LS [晶片之消耗電力約為i 瓦特至1. 5瓦特，故内部邏輯用電源5 〇和内部邏輯用接地 6 0之引腳比I 〇用電源/接地引腳少即可。在此 '内部電源 3〇與接地60各邊分攤各2支。將其餘分攤於1〇用電源51與 Ϊ0用接地61即可。 第17圖係印刷基片11〇上之電源/接地、及去辑電容器 4 0 0之實際安裝之實施例。茲將接地引腳分攤於最内側引 腳3 4 0，將電源引腳分攤於從内側第2行之引腳3 30 »印刷 基片為4層基片，第1層為配線層、第2層為接地層、第3層 為電源層、第4層為配線層。 將封裝3 1 0背面未安裝引腳之第1層4 0 1在印刷基片11 〇上 做為接地層4 0 1，使該接地層4 0 1與接地引腳之配線長度為 最短。因此、在印刷基片110上亦可減少接地配線之電感 成分。 又實地裝在電源引腳與接地引腳間之去耦電容器400 ’ 可從電源引腳與接地引腳附近經穿孔配線於第4層’以最 短配線實地安裝。因此、可使印刷基片11 〇上之電源/接地 配線長度為最短，更可將去耦電容器40〇配置在最短位 置β因此、可抑制輸出缓衝器之轉換雜訊° 其次、說明信號線之印刷基片上之配線° 第1 8圖係擴大第1 3圖3Β部分之引腳配置構成圖。引腳3 2 0
D；\556364 ptd 第26頁 436730 丑 '發明説明（23) 之尺寸為0. 75 mm、引腳32 0之間隔為1, 27 mm。 第1 9圊係實際安裝本封裝之印刷基片構造圖。設與引腳 3 2 0錫俘用印刷基片上引腳圖形4 0 2之尺寸為0, 95 mm時， 引聊圖形4 0 2之間隔為〇，3 m m，以此間隔可拉出之信號線 55為配線寬度mm、引腳圖形間之間隔〇·ι龍之1支信 號線。因將信號線分攤於外側2行之引腳，故最外側和外 側第2 -ί亍L號線均可拉出晶片外。因此、由於不使用穿孔 可將信號線拉出封裝外惻，故封裝背面之印刷基片無需信 號線之穿孔’可抑制因穿孔之内層電源層/接地層面積之。 削減’而可強化電源層/接地層。結果、從封裝3丨〇之信號 線容易與外部晶片及連接器連接。 b 第8圖係微電腦之引腳配置實施例。又第9圖 '第丨〇圖係 s兒明上述微電腦之k號引腳用途表。本封裝以g G a為例。μ 即在最内側配置接地，從最内側第2行配置電源之引腳分 攤。10用電源數為30支、10用接地數為32支、内部邏輯用 電源數為8支、内部邏輯用接地數為8支。又I 〇用電源/接 地數為輸出信號線4支1對之構造。與高速記憶體之介面所 需資料匯流排（D 0 -. D 6 3 )、位址匯流排（a 2 - A1 7) '控制信號 (CKIO、CS2# 'CS3#、RAS#、R])#/CASS#/FRAME#、 WEn?/CASn#/DQMn(n = 0-7))等必分攤於外側2行。外惻2行 之信號線支數不足時’亦可將部分信號線分攤於内惻2 行。 如以上說明、微電腦及邏輯LS I等半導體控制裝置之封 裝引腳配置時，内側配置電源/接地即可提供對輪出緩衝
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第27頁 4367 3 Ο 五1發明說明（24) _ 器轉換噪聲之防止有強效之半、曾 本發明不僅對BGA封裝V體控制裝置。 丨〇J樣料 >
(Pin grid ariay即引腳柵陣 ' 片背面^己置球之PGA
Package即片尺寸封裝）亦可；封裝、CSP(Chip size 裝在以陣列上2次元配置在用\ 半導體控制裝置，即在内側/敦背面之引腳配置封裝之 側引腳配置信號線為特徵之聊配置電源和接地，而在外 在最内側引腳配置接地，…導體控制裝置β 腳為特徵之半導體控制裝置=内側第2行引腳配置電源引 以I 0用電源和内部邏輯用 及接地引腳多於内部邏輯用之2電源工作，10用電源 體控制裝置== _源及接地引腳為特徵之半導 —種包含半導體晶片' 置在封裝表面之多數接頭令丄臧半導體晶片之封裝 '和配 括對半導體晶片供給電源導體裝置，其中多數接頭包 信號輸入半導體晶片或從半種多數接頭、和將 數接頭，將半導體晶片外綠00片輸出信號之第2種多 離之集合A為AHN (但N為第u ^ =頭各外緣之最短距 緣與第2種接頭各外緣種接頭數），將半導體晶片外 第2種接頭數）時，集合=距離之集合B為Μ〜BM(但Μ為 前者大於後者為特；：取小者與集合Λ中最大者相同或 少數接頭以矩陣狀配 積之乎面，而該最大面積：：：封裝外形之平面中最大面 外緣與苐1種接頭各外缘之為矩形’將該矩形形狀平面 Γ孑之攻短距離之集合ΑΧ為
第28頁 4367 3 Ο 五，發明說明（25) Λ X卜Λ X Ν (但Ν為第1種接頭數）’將上述矩形形狀平 與上述第2種接頭各外緣之最短距離之集合β X為 緣 ΒΧ卜ΒΧΜ(但Μ為第2種接頭數）時，集合Βχ中最大 ΛΧ中最小者相同或前者大於後者為特徵。 /、市合 或包含半導體晶片、和内藏半導 等間隔矩陣配置在封裝表面之多數“之=和互以 中將矩陣配置之接頭中最外緣接頭裝置，其 最短距離之接頭為第2群，與第2接 〃、弟1群接頭 未屬於第1群之接頭為第 群接頭最紐距離之接頭而 以外之接頭比例比=群：V其=?信㈣^ 其以It t ^^裝出置入接頭以外之接頭比例比第2群者大為 又將第3群接頭最短距離之唑 第4群時，第4群之信號於·4頭而未屬於第2群之接頭為 群者大為其特徵之半導^裝^，頭以外之接頭比例比第！ 又仏號輸出入接頭以外 導體晶片内之邏輯雷 、，匕a供給驅動形成在半 半導體裝置。 一路用弟1及第2電位之接頭為其特徵之 包含供給驅動形成在半導 電位之接頭為其特徵之半 内之特定邏輯閘用第1及 及第4群之接頭配置為其 信號輸出接頭以外之接頭， 體晶片内之邏輯電路用第3 導體裝置。 將供給驅動形成在半導體 第2電位之成對接頭分為屬^ 特徵之半導體裝置。
D:\55636,ptd 第29頁 五、發明說明（26) 又將供給驅動形成在半導體晶片内之特定邏輯閘用第2 及第3電位之接頭分為屬於第3及第4群之接頭配置為其特 徵之半導體裝置。 分為屬於第3及第4群之接頭配置之接頭，為配置於最近 位置之接頭為其特徵之半導體裝置。 將封裝配置在印刷基片上，從屬於苐1及第2群之接頭沿 基片表面拉出配線，從屬於第3及第4群之接頭穿過貫穿基 片之穿孔拉出配線為其特徵之半導體裝置。 輸出入接頭可傳輸由形成在半導體晶片内之邏輯電路應 處理之輸入信號，或由形成在半導體晶片内之邏輯電路處 理之輪出信號為其特徵之半導體裝置。 又本發明之另一形態，即包含半導體晶片、和内藏半導 體晶片之封裝 '和配置在封裝表面之多數導體引腳、和以 電連接半導體晶片之焊接點與上述導體引腳之引線框架之 半導體裝置，其中多數引腳包含供給驅動形成在半導體晶 片之有源元件用之至少2個電位之第1種多數引腳、和輸入 半導體晶片之有源元件調變之信號或輸出半導體晶片之有 源元件調變之信號之第2種多數引腳，第1種引腳與焊接點 間配線長度最大者不超過第2種引腳與焊接點間配線長度 最小者為其特徵。 將第1種多數引腳包圍半導體晶片外緣予以配置，而將 第2種多數引腳包圍第1種多數引腳予以配置為其特徵之半 導體裝置。 將封裝配置在印刷基片上，從大部分第2種多數引腳沿
D:\55636.ptd 第30頁 d367 3 Ο 五、發明說明（27) 基片表面拉出配線，從大部分第1種多數引腳穿過貫穿基 片之穿孔拉出配線為其特徵之半導體裝置。 圖式之簡單說明 第1圖係依照本發明之第1實施例之微電腦控制裝置構造 之平面圖。 第2圖係本發明之第2實施例之微電腦控制裝置構造之平 面圖。 第3圖係本發明之第3實施例之微電腦控制裝置構造之平 面圖。 第4圖係本發明之第4實施例之微電腦控制裝置構造之平 面圖。 第5圖係說明本發明之微電腦與記憶體之連接平面圖。 第6圖係說明記憶體信號名表。 第7圖係本發明之微電腦與周邊晶片之實際安裝斷面 圖。 第8圖係說明本發明之BGA封裝之引腳配置圖。 第9圖係說明本發明之BGΑ與QFP之封裝引腳表。 第10圖係說明本發明之BGA與QFP之封裝引腳表。 第1丨圖係本發明之實施例之QFP之封裝引腳配置圖之左 半部平面圖。 第1 2圖係本發明之實施例之QFP之封裝引腳配置圖之右 半部平面圖。 第1 3圖係本發明之半導體控制裝置封裝之引腳配置構造 平面圖。
D:\55636.ptd 第31頁 4367 3 Ο 五'發明說明（28) 苐14圖係本發明之第1圖之封裝之Α斷面圖。 第1 5圖係本發明之半導體控制裝置封裝内部實際安裝一 例之模式圖。 第1 6圖係本發明之半導體控制裝置封裝之引腳配置構造 圖之其他實施例平面圖。 第1 7圖係本發明之封裝對印刷基片之實際安裝斷面圖。 第1 8圖係本發明之第1 3圖B部分之擴大平面圖。 第19圖係實際安裝本發明封裝之引腳圖形構造平面圖。 圖號說明 1 0 · . ·微電腦 2 0〜2 3 ··.半導體記憶體 30 • •周 邊 晶 片 40 、41 * * * 記 憶體 50 •内 部 邏 輯用電源 51 •10 用 電 源 5 5 •信 號 線 60 •内 部 邏 輯用接地 61 • 10 用 接 地 70 .周 邊 模 塊（圖4 )、 邏 輯LSI晶片（圖 14) 71 .模 仿 器 (圖4)、鍵 合P/\D(原文P. 23 、圖 14) 72 .時 鐘 振 盪電路（圖 4) > 位準轉換電 路（圖1 5 73 • 10 埠（圖4 )、I 0電 源 工 作區（圖1 5 ) 74 .串 列 介 面（圖4 ) ' 内 部 電源工作區 (圖 15) 75 •介 入 電 路
D:\55636.ptd 第32頁 五、發明說明（29) 8 0 · * ，鍵合線 10 (L· 10 3 ·· ‘ 匯流排 104 · 時鐘（信號） 1 0 5、 1 0 6 * ·位址匯流排1 0 7〜1 0 9 ···控制信號 110 ···控制信號（原文P, 20、圖4)、印刷基片（圖17) 111 · · ·位址 2.0 0 · · •印刷基片 201 · · ·信號引腳 2 0 2 · · 電源引腳 2 0 3 _ ..接地引腳 310 _ . ·封裝 320 ' 330 、 340 · · •引腳 4 0 0 · · ·去耦電容器 4 01 ...接地層 40 2 ...引腳圖形
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Claims (1)

  1. 89. l〇. 2 i 436730 _ 案號8Π18357_年月曰 修正_ 六、申請專利範圍 1 . 一種微電腦控制裝置，由微電腦、周邊控制半導體裝 置、及多數半導體記憶體構成，其特徵為在微電腦與周邊 半導體裝置間配置多數半導體記體，且從前述微電腦之與 前述半導體記憶體之位置最近邊中央輸出時鐘信號，從其 時鐘輸出之左右輸出位址信號，從其位址輸出之更外側輸 出控制信號，從前述微電腦與前述半導體記憶體之位置次 近邊輸出資料匯流排。 2 .如申請專利範圍第1項之微電腦控制裝置，其中配置 在前述微電腦與周邊控制半導體裝置間之半導體記憶體係 以位址引腳為内側，資料引腳為外側橫置配置而成。 3 .如申請專利範圍第1項之微電腦控制裝置，其中前述 微電腦與周邊控制半導體裝置之引腳係以線對稱配置而 成。 4.如申請專利範圍第2項之微電腦控制裝置，其中前述 微電腦與周邊控制半導體裝置之引腳係以線對稱配置而 成。 5 .如申請專利範圍第1項之微電腦控制裝置，其中前述 微電腦具有背面配置成陣列狀2次元之引腳配置封裝，該 引腳配置係在内側配設電源引腳和接地引腳而在外側配設 信號線引腳。 6 .如申請專利範圍第5項之微電腦控制裝置，其中前述 微電腦封裝在最内側配置接地引腳，而在從内側第2行配 置電源引腳。 7.如申請專利範圍第1項之微電腦控制裝置，其中將前
    P:\Pub.p\PATENT\556\55636.ptc 第1頁 2000.10.21.007 '年月日 通 /) -¾ G 87118357 υ 年 月 修正 六'申請專利範圍 述微電腦、和前述周邊控制半導體裝置、和前述多數半導 體記憶體成為單片（One chip)。 8 . —種資訊處理裝置，包含具有演算功能之第1半導體 裝置、和具有記憶功能之第2及第3之半導體裝置，假設通 過上述第1半導體裝置之軸為Y軸時，將上述第2及第3之半 導體裝置配置為對Y軸成線對稱，在上述第1半導體裝置之 靠近上述第2及第3半導體裝置之邊具有輸出時鐘信號之時 鐘信號接頭，從該時鐘信號接頭將時鐘信號供給上述第2 及第3半導體裝置。 9.如申請專利範圍第8項之資訊處理裝置，其中假設正 交於前述Y軸之X軸時，前述苐2及第3半導體裝置沿上述X 軸方向排列。 1 0.如申請專利範圍第9項之資訊處理裝置，其中在前述 Y軸上設有具備演算功能之第4半導體裝置，在該第4半導 體裝置與前述第1半導體裝置之間配置前述第2及第3半導 體裝置，將由前述第1半導體裝置供給之時鐘信號輸入配 置在上述第4半導體裝置之靠近上述第2及第3半導體裝邊 之時鐘信號輸入接頭。 1 1.如申請專利範圍第1 0項之資訊處理裝置，其中傳輸 前述時鐘信號之配線穿過前述第2及第3半導體裝置之間。 1 2.如申請專利範圍第11項之資訊處理裝置，其中前述 第1半導體裝置之時鐘接頭左右具有位址信號接頭，從該 位址信號接頭將位址信號供給上述第2及第3半導裝置。 1 3.如申請專利範圍第8至1 2項中任一項之資訊處理裝
    P:\Pub.p\PATENT\556\55636.ptc 第2頁 2000.10.21.008 89.10. t號.丨87118357 436730 年 月 修正 六、申請專利範圍 置，其中前述第1半導體裝置具有背面配置成陣列狀2次元 之引腳配置封裝，該引腳配置係在内側配設電源引腳和接 地引腳而在外側配設信號線引腳。 1 4.如申請專利範圍第1 3項之資訊處理裝置，其中前述 第1半導體裝置封裝，最内側配置接地引腳，而在内側第2 行配置電源引腳。 1 5.如申請專利範圍第1 2項之資訊處理裝置，其中將前 述第1半導體裝置封裝之時鐘信號接頭之邊為第1邊，將該 第1邊兩側之邊為第2及第3邊時，將對配置在各邊接頭數 之資料信號輸出入接頭數之比例設定為第2或第3邊之比例 大於第1邊之比例。 1 6.如申請專利範圍第1 5項之資訊處理裝置，其中前述 第2及第3半導體裝置在平行於前述X軸方向具有長邊，在 該長邊上述位址信號輸入之接頭配置於比資料信號輸出入 接頭靠近Y軸位置。 1 7 ·如申請專利範圍第1 6項之資訊處理裝置，其中前述 第4半導體裝置之時鐘信號輸入接頭之同邊具有位址信號 輸入接頭，將前述第1半導體裝置之位址信號輸入該位址 信號輪入接頭。 1 8.如申請專利範圍第1 7項之資訊處理裝置，其中將前 述第4半體裝置之時鐘信號輸.入接頭之邊為第1邊，將該第 1邊兩侧之邊為第2及3邊時，將對配置在各邊接頭數之資 料信號輸出入接頭數之比例設定為第2或第3邊之比例大於 第1邊之比例。
    P:\Pub,p\PATENT\556\55636.ptc 第3頁 2000.10.21.009 ；" 4 3 67 3 Ο ；___________ '' ΦΜ 87118357_年月曰_^_ 六、申請專利範圍 1 9 ·如申請專利範圍第1 8項之資訊處理裝置，其t具有 與前述第2及第3半導體裝置同樣構造之第5及第6半導體裝 置，將該第5及第6半導體裝置對Y轴以線對稱配置，且上 述第5及第6半導體裝置在平行於前述X軸方向具有長邊， 在該長邊之位址信號輸入接碩配置於比資料信號輸出入接 頭靠近前述第1半導體裝置之時鐘信號接頭位置。 2 0.如申請專利範圍第1 9項之資訊處理裝置，其中前述 第5及第6半導體裝置配置在與裝配前述第2及第3半導體裝 置之基面之同一基片面，且配置在前述第1與第4半導體 裝置間。 2 1.如申請專利範圍第1 9項之資訊處理裝置，其令前述 第5及第6半導體裝置配置在與裝配前述第2及第3半導體裝 置以面對稱配置而成。 2 2.如申請專利範圍第2 1項之資訊處理裝置，其中前述 第2、第3、第5及第6半導體裝置為具有1 6位元資料匯流排 之半導體記憶體。 2 3.如申請專利範圍第1 3項之資訊處理裝置，其中具備 模仿器、時鐘振盪電路、輸出入埠、串列介面、及介入電 路中之至少一種做為周邊模塊，連接配置在前述第1半導 體裝置之第1至第3邊以外邊之接頭與上述周邊模塊。 2 4.如申請專利範圍第1 3項之資訊處理裝置，其中具有 與前述第2及第3半導體裝置不同種類之半導體記憶體，連 接配置在前述第1半導體裝置之第1至第3邊以外邊之接頭 與上述半導體記憶體。
    P:\Pub.ρ\ΡΛΤΕΝΤ\556\55636.ptc 第4頁 2000.10.21.010 89. ί〇.： 年月 補I 436730 87118357 _月 修正 六、申請專利範圍 2 5 .如申請專利範圍第1 〇項之資訊處理裝置，其中前述 第4半導體裝置為影像資料處理用之半導體裝置。 2 6.如申請專利範圍第1 〇項之資訊處理裝置，其中前述 第4半導體裝置具有背面配置成陣列狀2次元之引腳配置封 裝，該引腳配置係在内側配設電源引腳和接地引腳而在外 側配設信號線引腳。 2 7 ·如申請專利範圍第2 6項之資訊處理裝置，其中前述 第4半導體裝置封裝，最内側配置接地引腳，而在從内側 第2行配置電源引腳。 2 8.—種資訊處理裝置，將微電腦和2個半導體記憶體配 置在基片上而構成，在平行於上述微電腦第1邊方向排列 配置上述2個半導體記憶體，以時鐘匯流排、位址匯流 排、資料匯流排連接上述微電腦與半導體記憶體間，將上 述時鐘匯流排連接在配置於上述微電腦第1邊之接頭。 2 9.如申請專利範圍第2 8項之資訊處理裝置，其中前述 微電腦具有背面配置成陣列狀2次元之引腳配置封裝*該 引腳配置係在内側配設電源引腳和接地引腳在外側配設信 號線引腳。 3 0.如申請專利範圍第2 9項之資訊處理裝置，其中前述 微電腦封裝，最内側配置接地引腳，而在從内側第2行配 置電源引腳。 3 1.如申請專利範圍第2 8項之資訊處理裝置，其中配置 在夾前述微電腦第1邊之第2邊和第3邊之接頭中連接在上 述資料匯流排之接頭比例大於配置在上述第1邊之接頭中
    P:\Pub.p\PATENT\556\55636.ptc 第5頁 2000,10.21.011 :¾號, .1 \ ' 87liS3'57i；， ο 曰 修正 六'申請專利挺圍 連接在上述資料匯流排之接頭比例。 3 2 .如申請專利範圍第2 8或3 1項之資訊處理裝，其中將 上述位址匯流排連接在配置於上述微電腦第1邊之接頭。 3 3.如申請專利範圍第2 8項之資訊處理裝，其中前述2個 半導體記憶體長邊平行於前述微電腦第1邊，將上述位址 匯流排和資料匯流排連接在配置於該長邊之接頭，將上述 位址匯流排連接在靠近上述2個半導體記憶體相對邊之接 頭。 3 4 .如申請專利範圍第3 3項之資訊處理裝，其中在前述2 個半導體記憶體長邊之連接前述位址匯流排之接頭與連接 資料匯流排接頭間之接頭，連接前述時鐘匯流排。 3 5. —種資訊處理裝置，包含：矩形之第1資料處理裝 置、第2資料處理裝置、多數記憶裝置、及裝載上述各裝 置之基片之資訊處理裝置，其特徵為上述基片面上假設互 相正交之X軸和Υ軸時，Υ軸上配置上述第1及第2資料處理 裝置，並對上述Υ軸以線對稱配置上述多數記憶裝置，且 對X軸以線對稱配置上述多數記憶裝置，又夾上述多數記 憶裝置配置上述第1及第2資料處理裝置。 3 6.如申請專利範圍第3 5項之資訊處理裝，其中以供給 時鐘信號之配線連接前述第1資料處理裝置與第2資料處理 裝置相對面之間，將前述多數記憶裝置分開配置在該配線 兩側。 3 7.如申請專利範圍第3 6項之資訊處理裝置，其中以資 料匯流排連接前述第1或第2資料處理裝置之Υ軸右側面之
    P:\Pub.p\PATENT\556\55636.ptc 第6頁 2000.10. 21.012 ί *<· -··- 年月曰 43 67 3 0 Μ 87118357 年 月 修正 六、申請專利範圍 接頭與前述記憶裝置令Υ轴右側之記憶裝置，並以資料匯 流排連接前述第1或第2資料處理裝置之Υ軸左側面之接頭 與前述記憶裝置中Υ軸左側之記憶裝置。 3 8. —種資訊處理裝置，包含：矩形之第1資料處理裝 置、第2資料處理裝置、多數記憶裝置、及裝載上述各裝 置之基片，其特徵為夾上述基片面配置上述第1及第2資料 處理裝置，將上述第1資料處理裝置之輸入或輸出接頭配 置在第2資料處理裝置之輸入或輸出接頭相向位置。 3 9 ·如申請專利範圍第3 8項之資訊處理裝置，其中夾前 述基片面配置前述多數記憶裝置，將該記憶裝置之時鐘輸 入接頭、位址輸入接頭、資料輸入接頭配置在分別相向位 置。
    Ρ:\Pub.p\PATENT\556\55636.ptc 第7頁 2000.10.21.013
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