JPH1167954A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 モジュール基板上の各メモリチップのノイズ
対策を行うことができ、しかも各種基板へモジュール基
板を実装する際のノイズ対策部品を含む実装工程の簡略
化が可能となる半導体装置を提供すること。 【解決手段】 メモリモジュール１０のモジュール基板
２は多層構造を有しており、その最上層には接地端子Ｖ
ssに接続されたベタパターン７が形成されて、２番目の
層には電源端子Ｖddに接続された電極片８が形成されて
いる。これらのベタパターン７と電極片８とが対向電極
となったパスコン１１が形成されており、メモリ用ベア
チップ１に対するノイズの低減が図られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ（パソコン）等に使用される半導体装置に関す
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】半導体
ウエハから切り出されたベアチップは、通常はパッケー
ジングされた状態で各種基板等に実装される。ところ
が、パッケージの外形寸法は、各種のベアチップ自体の
サイズに比べてかなり大きいため、プリント基板等に実
装可能なメモリパッケージの数をあまり大きくすること
はできない。

【０００３】このため、最近では、複数のベアチップを
パッケージング基板とほぼ同サイズの基板上に実装した
マルチチップモジュール（ＭＣＭ）が普及しつつある。
このマルチチップモジュールを用いることにより、実
装面積の小型・軽量化、高密度配線、ベアチップ実装
による高性能・高速化、高信頼性の確保等が可能にな
る。

【０００４】ところで、上述したマルチチップモジュー
ルに限らず、一般に各種ＩＣは、入出力信号の立ち上が
り時や立ち下がり時に大きな電源電流が流れることによ
る電源電圧の変動によってノイズが発生する。このノイ
ズは誤動作の原因となるため、ノイズを低減させる対策
が必要である。

【０００５】ＩＣのノイズ対策としては、ＩＣが実装さ
れる各種基板にバイパスコンデンサ（パスコン）を実装
する手法が従来から汎用されている。ところが、上述し
たマルチチップモジュールに複数のベアチップを実装す
る場合を考えると、各ベアチップ毎にパスコンを用意し
て各種基板上に実装しなければならないため、モジュー
ルを実装する際にノイズ対策に必要な数多くのパスコン
を併せて実装する必要があり、実装工程が複雑になる。
また、モジュールを実装する基板上においてノイズ対策
を行うことになるが、電源電圧の変動に対してはベアチ
ップとパスコンとを接続する配線パターン等の信号線は
できるだけ短くすることが望ましい。

【０００６】また、一般のＩＣ、特に集積度を上げた最
近のＩＣは、ベアチップ自体が小さいため、上述したパ
スコンをはじめとする容量の大きなコンデンサを内部に
形成することは実用的ではない。そのため、容量の大き
なコンデンサは、外付けの部品としてＩＣの外部に実装
される。ところが、上述したマルチチップモジュールに
含まれる複数のベアチップのそれぞれに対応させて外付
けのコンデンサを接続するとなると、小さなモジュール
基板上にこれらのコンデンサを実装することは容易では
ない。また、モジュール基板の外部にこれらのコンデン
サを実装する場合には、モジュール基板上の各ベアチッ
プとこれらのコンデンサとの間で信号の入出力を行う信
号線の本数も増えるため、端子数が増えるとともに配線
が複雑になり好ましくない。

【０００７】本発明は、このような点に鑑みて創作され
たものであり、その目的は、モジュール基板上の各ベア
チップのノイズ対策を行うことができ、しかも各種基板
へモジュール基板を実装する際のノイズ対策部品を含む
実装工程の簡略化が可能となる半導体装置を提供するこ
とにある。

【０００８】また、本発明の他の目的は、外付けのコン
デンサを用いた場合に実装工程や配線の簡略化が可能な
半導体装置を提供することにある。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置では、複数のベアチップが
実装されたモジュール基板が多層構造を有しており、こ
のモジュール基板の２つの層のそれぞれに形成された導
電パターンを対向させてコンデンサとして使用してい
る。このため、モジュール基板上にコンデンサを実装す
る必要がなくなり、実装工程の簡略化が可能となり、ま
た、モジュール基板の外部にコンデンサを実装する必要
もなくなるため、モジュール基板の接続端子を増加せず
に済み、配線の簡略化も可能となる。特に、マルチチッ
プモジュールとしての半導体装置を考えた場合には、モ
ジュール基板上に実装される複数のベアチップのそれぞ
れに対応させて外付けコンデンサが必要となるため、こ
れらの各コンデンサをモジュール基板内の導電パターン
を用いて形成することができれば、実装工程や配線の簡
略化の効果は大きい。また、隣接する２つの層に形成さ
れた導電パターンを対向電極としてコンデンサを形成す
ることが望ましく、この場合には対向電極間の距離を可
能な限り小さくすることができるため、静電容量を大き
くすることができる。

【００１０】また、上述したコンデンサは、ベアチップ
の電源端子と接地端子との間に接続することによって、
バイパスコンデンサ（パスコン）として機能する。この
ため、入出力信号の立ち上がり時や立ち下がり時に大き
な電源電流が流れる場合であっても、電源電圧の変動を
抑制することができ、ノイズの発生が低減される。

【００１１】また、ベアチップとしてメモリチップを用
いた場合は、モジュール基板の２つの層のそれぞれに形
成された導電パターンを対向電極とするコンデンサを備
えることによって、このメモリチップを実装したメモリ
モジュールとしての半導体装置の実装工程や配線の簡略
化が可能となり、また、コンデンサをパスコンとして使
用する場合は、ノイズ発生を低減することが可能とな
る。

【００１２】

【発明の実施の形態】以下、本発明の半導体装置を適用
した一実施形態のメモリモジュールについて、図面を参
照しながら具体的に説明する。

【００１３】図１は、一実施形態のマルチチップモジュ
ールとしてのメモリモジュールの概略を示す図である。
同図に示すように、半導体ウエハから個別に切り出され
た４個のメモリチップとしてのメモリ用ベアチップ１が
モジュール基板２の一方の面にワイヤボンディングによ
ってＣＯＢ（Chip On Board ）実装されている。メモリ
用ベアチップ１は、例えば、４Ｍ×４ビットの容量を有
するＤＲＡＭであり、いずれのメモリ用ベアチップ１も
長方形形状をしており、その長辺に沿って中央に一列に
チップ用パッド３が形成されている。

【００１４】モジュール基板２は、ＳＯ−ＤＩＭＭ（Sm
all Outline Dual Inline Memory Module ）基板等に実
装可能な外形寸法を有しており、中央には長辺にほぼ平
行に複数の基板用パッド４がほぼ一列に形成されてい
る。また、複数の基板用パッド４を挟んで両側に２個ず
つメモリ用ベアチップ１が実装され、複数の基板用パッ
ド４の並ぶ方向とメモリ用ベアチップ１に形成された複
数のチップ用パッド３の並ぶ方向はほぼ平行になってい
る。換言すれば、互いの長辺が隣接するように配置され
た２つのメモリ用ベアチップ１の間に、それぞれの複数
のチップ用パッド３と並行するように、モジュール基板
２に複数の基板用パッド４が形成されている。

【００１５】チップ用パッド３と基板用パッド４との間
は、ボンディングワイヤ５によって接続されている。基
板用パッド４には、ボンディングワイヤ５が２本接続さ
れたものと１本接続されたものがある。メモリ用ベアチ
ップ１のアドレス端子など、複数のメモリ用ベアチップ
１に共通に接続される端子については、基板用パッド４
に複数のボンディングワイヤ５を接続することで、基板
用パッド４の共有化を図っている。

【００１６】また、モジュール基板２の短辺の外側面に
は、凹部形状に形成された複数の外部接続端子６が設け
られている。これらの外部接続端子６に半田を流し込む
ことによって、メモリモジュール１０は、いわゆるＬＣ
Ｃ（Leadless Chip Carrier）方式により、ＳＯ−ＤＩ
ＭＭ基板等の各種基板に実装される。

【００１７】次に、メモリモジュール１０のノイズ対策
について説明する。図２は、モジュール基板２の一部分
のパターンレイアウトを示す図である。同図に示すよう
に、外部接続端子６には、グランドレベルに設定されて
いる端子Ｖss（接地端子）と電源電圧が印加されている
端子Ｖdd（電源端子）とが含まれる。

【００１８】また、モジュール基板２は、多層構造（例
えば４層構造）を有している。その最上層には、接地端
子Ｖssに対応する外部接続端子６に接続された導電パタ
ーンとしてのベタパターン７が形成されている。また、
２層目（最上層の次の層）には、電源端子Ｖddに対応す
る外部接続端子６に接続され、最上層のベタパターン７
の一部とともに対向電極を形成する導電パターンとして
の電極片８が形成されている。

【００１９】図３は、モジュール基板２の部分的な斜視
図である。同図に示すように、接地端子Ｖssに対応する
チップ用パッド３と接地端子Ｖssに対応する外部接続端
子６との間は、基板用パッド４やベタパターン７を介し
てボンディングワイヤ５や配線パターン９によって接続
されている。この接地端子Ｖssに対応するベタパターン
７は、モジュール基板２の表面を可能な限り広範囲に覆
うように形成されており、接地端子Ｖssを介してこのベ
タパターン７を接地することにより、クロストーク等の
ノイズを低減することができる。

【００２０】また、電源端子Ｖddに対応するチップ用パ
ッド３と電源端子Ｖddに対応する外部接続端子６との間
は、基板用パッド４や電極片８を介してボンディングワ
イヤ５や配線パターン９あるいはスルーホール２０によ
って接続されている。

【００２１】ところで、入出力信号の立ち上がり時や立
ち下がり時には、貫通電流やメモリ用ベアチップ１内外
の寄生容量が充放電されることによって大きな電源電流
が流れるため、電源電圧が変動してノイズが発生する。
電源電圧が変動するとメモリの動作マージンを減少させ
てしまうことになるため、このノイズについても対策が
必要となる。

【００２２】そこで、本実施形態のメモリモジュール１
０においては、図３に示すように、接地端子Ｖssに接続
されたベタパターン７の一部と、電源端子Ｖddに接続さ
れた電極片８とを配置することにより、これらのベタパ
ターン７と電極片８のそれぞれを対向電極としたコンデ
ンサを形成し、これをパスコン１１として使用する。し
たがって、入出力信号の立ち上がり時や立ち下がり時に
大きな電源電流が流れる場合であっても、パスコン１１
が電荷を供給することによって電源電圧の変動を抑制す
ることができ、ノイズの発生を低減することが可能とな
る。

【００２３】また、パスコン１１の静電容量は、電極片
８の面積、ベタパターン７と電極片８との距離、ベタパ
ターン７と電極片８の間に介在させる基板樹脂の材質の
いずれかを変更して調整することができ、各メモリ用ベ
アチップ１の回路構成等に容易に適合させることができ
る。

【００２４】図４は、本実施形態のメモリモジュール１
０の回路図である。この図では、簡略化のために、一部
の端子が省略されている。同図に示すように、各メモリ
用ベアチップ１のアドレス端子Ａ０〜Ａ１１のそれぞれ
が、外部接続端子６に含まれるアドレス端子ＡＤＲ０〜
ＡＤＲ１１のそれぞれに接続されている。また、各メモ
リ用ベアチップ１の制御端子ＲＡＳが外部接続端子６に
含まれるＲＥ端子に、制御端子ＷＥが外部接続端子６に
含まれるＷＥ端子に、制御端子ＯＥが外部接続端子６に
含まれるＯＥ端子にそれぞれ共通に接続されている。各
メモリ用ベアチップ１のデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ３
のそれぞれが別々に外部接続端子６に含まれるデータ端
子Ｄ０〜Ｄ１５に接続されている。また、各メモリ用ベ
アチップ１の接地端子Ｖss、電源端子Ｖddが、外部接続
端子６に含まれる接地端子Ｖss、電源端子Ｖddのそれぞ
れに接続されている。

【００２５】また、上述したベタパターン７は、各メモ
リ用ベアチップ１の接地端子Ｖssおよび外部接続端子６
に含まれる接地端子Ｖssに接続されており、電極片８
は、各メモリ用ベアチップ１の電源端子Ｖddおよび外部
接続端子６に含まれる電源端子Ｖddに接続されている。
このため、これらのベタパターン７と電極片８によって
パスコン１１が形成され、ノイズの低減が行われる。

【００２６】このように、本実施形態のメモリモジュー
ル１０は、ベタパターン７と電極片８を対向電極として
コンデンサを形成し、これをパスコン１１として使用す
ることによって、メモリ用ベアチップ１のノイズ対策を
行っている。また、モジュール基板２の内部にベタパタ
ーン７と電極片８によってパスコン１１を形成するた
め、モジュール基板上にパスコンを実装する必要がなく
なり、実装工程の簡略化が可能となる。また、モジュー
ル基板２の外部にパスコンを実装する必要もなくなるた
め、外部接続端子６を増加せずに済み、配線の簡略化も
可能となる。

【００２７】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。上述した実施形態では、メモリモジュー
ル１０のモジュール基板２にベタパターン７と電極片８
とを用いてパスコン１１を形成したが、その他のマルチ
チップモジュールとしての半導体装置のモジュール基板
にパスコンを形成してノイズ対策を行うようにしてもよ
い。

【００２８】また、上述した実施形態では、モジュール
基板２のベタパターン７と電極片８とによって形成され
るコンデンサをノイズ除去用のパスコン１１として用い
る場合を説明したが、このコンデンサの用途は、ノイズ
除去用に限定されず、その他の用途に使用してもよい。
例えば、マルチチップモジュールとしての半導体装置に
含まれる各ベアチップの回路構成によっては、容量が大
きな外付けコンデンサが必要になる場合があるが、この
外付けコンデンサとして上述したベタパターン７と電極
片８とからなるコンデンサを用いることができる。但
し、この場合には回路のどの部分に外付けコンデンサを
使用するかによって、ベタパターン７や電極片８を接続
する端子を変更する必要がある。また、上述したパスコ
ン１１は、一方端を接地端子Ｖssに接続したために、電
極片８とこれより大きなベタパターン７とを対向させた
が、ベタパターン７の代わりに電極片８とほぼ同じ大き
さの電極片を用い、これら２つの電極片を対向させてコ
ンデンサを形成するようにしてもよい。

【００２９】このように、マルチチップモジュールに含
まれる複数のベアチップのそれぞれに対応させて、ベタ
パターン７と電極片８とによって構成されるコンデンサ
を外付けコンデンサとして用いることにより、単体部品
としてのコンデンサをモジュール基板上あるいは外部に
実装してそれらと各ベアチップとの間の配線を行う場合
に比べて、実装工程の簡略化が可能となり、半導体チッ
プの高密度実装も可能となる。また、半導体装置の外部
にコンデンサを接続する必要もなくなるため、外部接続
端子を増加させずに済み、半導体装置内部の配線を簡略
化することもできる。

【００３０】また、上述した実施形態では、パスコン１
１を各メモリ用ベアチップ１に１個ずつ接続したが、１
個のパスコン１１を複数のメモリ用ベアチップ１で共有
してもよい。但し、パスコン１１の役割は、電荷を供給
して電源電圧の変動を抑制することにあるので、パスコ
ン１１をあまり多くのメモリ用ベアチップ１で共有する
ことは望ましくない。

【００３１】また、上述した実施形態では、モジュール
基板２上に４個のメモリ用ベアチップ１を実装する例を
説明したが、モジュール基板２に実装されるメモリ用ベ
アチップ１の数は４個に限定されない。ただし、通常の
コンピュータ機器は、メモリ容量を４の倍数で設定する
ことが多いため、モジュール基板に実装するメモリ用ベ
アチップ１の数は偶数個が望ましい。この場合も、上述
したように、各メモリ用ベアチップ１には１個ずつパス
コン１１を接続することが望ましい。

【００３２】また、上述した実施形態では、モジュール
基板２の最上層にベタパターン７を、２番目の層に電極
片８をそれぞれ形成したが、これらのベタパターン７や
電極片８を形成する層は適宜変更することができる。す
なわち、隣接する２層のそれぞれにベタパターン７と電
極片８のそれぞれを形成することにより、これらの間隔
を最小にすることができるため、大きな静電容量を設定
することができるが、小さな静電容量で充分な場合等に
おいては、隔たった２層のそれぞれにベタパターン７と
電極片８のそれぞれを形成するようにしてもよい。

【００３３】上述した実施形態では、メモリ用ベアチッ
プ１をモジュール基板２にワイヤボンディングによって
ＣＯＢ実装したが、フリップチップ実装を行ってもよ
い。この場合は、ワイヤボンディングによるＣＯＢ実装
と比較して、実装密度を高めることができるため、メモ
リモジュール１０の外形寸法を小さくすることができ
る。

【００３４】上述した実施形態では、基板用パッド４は
２個のメモリ用ベアチップ１に挟まれるように形成され
ているが、基板用パッド４の形成位置はメモリ用ベアチ
ップ１の外側でもよい。また、図５に示すように、４個
のメモリ用ベアチップを同一方向に一列に並べて配置し
てメモリモジュールを構成するようにしてもよい。ま
た、上述した実施形態では、モジュール基板２にメモリ
用ベアチップ１としてＤＲＡＭを実装する例を説明した
が、ＳＲＡＭやフラッシュＲＯＭ等の他の種類のメモリ
用ベアチップ１や、メモリ以外のベアチップを実装する
ことも可能である。

【００３５】

【発明の効果】上述したように、本発明によれば、半導
体装置のモジュール基板の二つの層にそれぞれ形成され
た導電パターンを対向電極としてコンデンサを形成して
いるため、モジュール基板上にコンデンサを実装する必
要がなくなり、実装工程の簡略化が可能となる。また、
モジュール基板の外部にコンデンサを実装する必要もな
くなるため、外部接続端子を増加せずに済み、配線の簡
略化も可能となる。また、このコンデンサをパスコンと
して使用することにより、モジュール基板上の各ベアチ
ップのノイズ対策を行うことができ、さらに各種基板へ
モジュール基板を実装する際のノイズ対策部品を含む実
装工程の簡略化が可能となる。

【図面の簡単な説明】

【図１】本実施形態のメモリモジュールの概略を示す図
である。

【図２】図１に示したメモリモジュールのパスコンが形
成された部分を拡大した図である。

【図３】図１に示したメモリモジュールのパスコンが形
成された部分を拡大した斜視図である。

【図４】図１に示したメモリモジュールの回路図であ
る。

【図５】４個のメモリ用ベアチップを同一方向に一列に
並べて配置して構成したメモリモジュールの平面図であ
る。

【符号の説明】

１ メモリ用ベアチップ ２ モジュール基板 ３ チップ用パッド ４ 基板用パッド ５ ボンディングワイヤ ６ 外部接続端子 ７ ベタパターン ８ 電極片 ９ 配線パターン １０ メモリモジュール １１ パスコン（バイパスコンデンサ） ２０ スルーホール

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体ウエハから切り出された複数のベ
   アチップがモジュール基板上に実装される半導体装置で
   あって、 前記モジュール基板は多層構造を有しており、二つの層
   のそれぞれに形成された導電パターンを対向電極とする
   コンデンサを備えることを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 前記コンデンサは、隣接する二つの層に形成された導電
   パターンを対向電極とすることを特徴とする半導体装
   置。
3. 【請求項３】 請求項１または２において、 前記コンデンサは、前記ベアチップの電源端子と接地端
   子との間に接続されることを特徴とする半導体装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記ベアチップは、メモリチップであることを特徴とす
   る半導体装置。