JPH01283939A - 半導体チップおよび基板並びにこれらによって構成される電子装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体チップ、基板、および電子装置に係り
、特に、高密度実装に好適な半導体チップ、基板および
これらによって構成される電子装置に関するものである
。

（従来の技術） 近年、種々の分野において電子装置の小形化が要求され
、電子回路のＬＳＩ化技術の進歩には目覚ましいものが
あるが、その一方で、商品サイクルの短期化、あるいは
ユーザの多種多用なニーズに素早く対応するために、開
発期間が短く少量の生産でも採算がとれる高集積電子回
路を、カスタムＬＳＩを用いずに達成することができる
ような集積化技術の要望がある。

電子装置の小形化は、該電子装置を構成する素子の大き
さ、および該素子の実装方法に大きく左右されるが、こ
のうち電子装置を構成する素子の小形化は、該電子装置
を構成する電子回路を可能な限り集積化することによっ
て達成される。

従来の開発期間が短い集積化技術は以下の３種類に大別
することができる。

（１）　′ｆ′導体チップが樹脂モールドされた、ある
いはセラミック基板上に搭載された汎用のＴＴＬ。

ＣＭＯＳ、ＬＳ　Ｉ、ＲＯＭ、ＲＡＭ等の半導体装置（
ＩＣ）を組み合わせることによって回路を構成する方法
。

（２）特定の機能をディスクリート部品を用いて混成集
積回路（ハイブリッドＩＣ，以下、ＨＩＣと略する）化
する方法。

（３）電気学会論文誌０１０７巻１２号（１９８７年１
２月）第１０９４頁から第１１００頁に記載されている
ように、頻繁に使われる論理ブロックをマクロブロック
として計算機のセルライブラリに登録しておき、これら
のマクロブロックと論理セルとを、顧客ニーズに合せて
ビルディングブロック方式で組み合わせるＡ　Ｓ　Ｉ　
Ｃ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｌｒｌｃ　ＩＣ）
を用いる方法。

一方、集積回路の実装技術は以下の４種類に大別するこ
とができる。

（１）汎用のＴＴＬ、ＣＭＯＳ等のように、プラスチッ
クパッケージの両側にリード端子を設け、該リード端子
を基板に形成されたスルーホールに挿入後半田付けする
実装方法。

（２）ＩＣソケットを用いる実装方法。

（３）　ＨＩ　Ｃのように、セラミック基板あるいはガ
ラス基板の一辺にリード線を引き出し、基板に形成され
たスルーホールに該リード線を挿入後、半田付けする実
装方法。

（４）電子回路が構成された基板を、ソケットを用いて
バックブレーンに挿入する実装方法。

（発明が解決しようとする課題） 上記した従来技術は、次のような問題点を有していた。

すなわち、汎用のＴＴＬ、ＣＭＯＳ等を用いる集積化技
術は、少量の生産でも採算がとれる反面、部品点数が増
え、集積度の向上もあまり期待できない。さらに、小さ
な仕様変更の場合であっても最初から回路設計、基板設
計等をし直さなければならないため、サイクルが短く、
度々仕様が変更される商品には適さない。さらに、シン
グルチップＩＣを用いた場合に比較して集積度が劣ると
いう問題もあった。

また、ＨＩＣを用いる集積化技術では、比較的少量の生
産でも採算がとれる反面、前記同様小さな仕様変更の場
合であっても最初から設計をし直さなければならず度々
仕様が変更される商品には適さない。さらに、前記同様
シングルチップＩＣを用いた場合に比較して集積度が劣
るという問題もあった。

また、ＡＳＩＣを用いる集積化技術では、高集積化が可
能であり、大量生産においては安価な索子を提供するこ
とができるが少量の生産では採算がとれない。しかも、
ＬＳＩとしての機能を拡張するために、ある論理単位の
機能を変更したり、新規の論理単位を追加するような場
合、ＬＳＩの設計を最初からし直さなければならないと
いう問題があった。

さらに、従来技術では、半導体チップがそのままの状態
で半導体装置として用いられることはなく、ＤＩＰ（デ
ュアル・インライン・パッケージ）あるいはＭＦＰ（ミ
ニフラットパッケージ）に代表されるように、半導体チ
ップはベツド上に搭載され、さらに、該半導体チップの
パッドとリードフレームとがＡｕ線によってボンディン
グされ、さらにそれらがエポキシ系樹脂によってトラン
スファーモールドされている。

すなわち、上記のような、半導体チップをベツドおよび
リードフレームと共に樹脂モールドした半導体装置では
、該半導体装置内に占める半導体チップ以外のものの割
合が大きく、結果として電子装置の小形化を妨げていた
。

一方、実装技術の面からみた場合、汎用のＴＴＬ、０Ｍ
Ｏ８等のように、プラスチックパッケージの両側に設け
られたリード端子をスルーホールに挿入する実装技術は
、基板上の配線パターンが複雑になるばかりでなく、半
導体装置の取り外しが困難となるという問題があった。

また、ＩＣソケットを用いる実装技術では、半導体装置
の取り外しは容易になるものの大型化してしまうという
問題があった。

また、ＨＩＣのような実装技術でも、前記と同様に素子
の取り外しが困難になるという間がかあった。

また、ソケットを用いてバックブレーンに挿入する実装
技術では、プリント基板とバックブレーンとを接続する
ためのコネクタが必要となるため、電子装置が大型化し
てしまうという問題があった。

本発明の目的は、以上に述べた問題点をすべて解決し、
拡張性に富み、小形かつ高密度化が可能な半導体チップ
および基板並びにこれらによって構成される電子装置を
提供することである。

（課題を解決するための手段） 前記の間居点を解決するために、本発明は、略四角形の
半導体チップにおいて外部との電気的な接続をつかさど
るコンタクト部を、該半導体チップの端部に形成された
複数の電極によって構成するようにし、半導体チップそ
のものが基板に直接実装されるようにした点に特徴があ
る。

さらに、前記半導体チップが実装される基板には、該半
導体チップを挿入するための溝を形成し、前記半導体チ
ップが前記基板に対して非平行に実装されるようにした
点に特徴がある。

さらに、該基板をフィルム基板によって構成し、前記溝
は、基板の一部分を折り曲げることによって形成するよ
うにした点に特徴がある。

さらに、前記半導体チップが、該半導体チップの複数を
並列接続するためのインターフェース回路を具備すると
共に、該半導体チップを実装する基板に共通バス用パタ
ーンを設け、該半導体チップが互いに並列接続されるよ
うにした点に特徴がある。

さらに、前記半導体チップのそれぞれが、一つの論理単
位を構成するようにした点に特徴がある。

さらに、バイパス用ボードを設けて、それぞれの半導体
チップを接続することができるようにした点に特徴があ
る。

（作用） 上記したように、半導体チップそのものが半導体装置と
して機能するようにしたので、半導体装置を小形化する
ことができる。

また、該半導体装置のコンタクト部を、半導体チップの
端部に設け、該半導体チップが実装される基板には、該
半導体チップを非平行に実装するための溝を形成したの
で、半導体チップを高密度に実装することが可能となり
、その結果、該半導体チップおよび基板を用いて電子装
置を構成すれば小形な電子装置を提供することができる
ようになる。

また、基板をフィルム基板によって構成すれば、変形が
自在であるために狭い空間にも実装することが可能とな
り、電子装置をさらに小形化することができるようにな
る。

また、該半導体チップは、該半導体チップの複数を並列
接続するためのインターフェース回路を具備し、基板に
は共通バスを形成したので、基板上における半導体チッ
プの実装場所を限定されずに電子装置を構成することが
可能となり、小形な電子装置を提供することができるよ
うになる。しかも、半導体チップの放熱量に応じて基板
への実装間隔を自由に設定することができるので、半導
体チップの放熱による加熱に対して容易かつ短時間に対
処することができるようになる。

また、従来はＩＣの組み合わせによって構成されていた
一つの論理回路を一つの半導体チップにまとめたので、
部品点数を削減することができ、小形化および信頼性の
向上を達成することができるようになる。

しかも、該半導体チップを組み合わせることによって電
子装置を構成すれば、該電子装置の機能を変更あるいは
拡張する場合でも、該変更あるいは拡張に関係する論理
単位を構成する半導体チップのみを変更あるいは追加す
れば良いので、短期間かつ容易に電子装置の機能を変更
あるいは拡張することができるようになる。

また、バイパス用ボードを設けたので、基板に形成され
た配線パターン以外によってもそれぞれの半導体チップ
を接続することができるようになる。

（実施例） 以下に、図面を参照して本発明の詳細な説明する。

第１図は本発明を適用した半導体チップの斜視図、第２
図は該半導体チップが実装されるフィルム基板の斜視図
であり、第３図は該半導体チップを該フィルム基板に実
装した状態を示した図である。

第１図において、半導体チップ４００は、従来のバイポ
ーラトランジスタ、ＭｏＳトランジスタ等を組合わせる
ことによりて構成されるマルチチップ、メモリチップ等
のＬＳＩ（ＩＣ）チップそのものであり、従来の半導体
チップとは異なり、コンタクト部を構成する電極が該チ
ップの端部表面に直接形成されている点に特徴がある。

すなわち、従来のＤＩＰ等においては、前記したように
、半導体チップ上にはボンディングバットが形成される
に止どまり、コンタクト部は、該ポンディングパッドと
Ａｕ４１によって接続されたリード電極によって構成さ
れていたが、本実施例では、従来のパッドに相当する部
分が、コンタクト部を構成する電極として機能する。

換言すれば、本発明では半導体チップそのものが基板に
直接実装される。

したがって、リードフレームが不要となって半導体装置
を小形にすることができると共に、半導体チップとリー
ドフレームとを接続するためのワイヤーボンディング等
の接続手段が不要となるため信頼性を向上させることが
できる。

第１７図は前記コンタクト部４０１の部分拡大図である
。

同図に示すように、電極４０３は半導体チップ４００の
端部の側面のみ［同図（ａ）］　、半導体チップ４００
の端面のみ［同図（ｂ）］　、あるいは半導体チップ４
００の端面およびその側面［同図（Ｃ）］に形成されて
いる。

一方、第２図に示したフィルム基板４２０は変形可能な
材質より成り、前記半導体チップ４００は、第３図に示
すように、該フィルム基板４２０の一部を折り曲げるこ
とによって形成される溝４２２に、そのコンタクト部４
０１を挿入することによって実装される。

なお、抜溝４２２の底面およびその側面となる部分を含
めたフィルム基板４２０の表面には、該半導体チップ４
００とフィルム基板４２０とを電気的に接続すると共に
、該半導体チップ４００を、同様に他の溝に実装される
半導体チップと電気的に接続するための配線パターン４
２１が形成されている。

なお、半導体チップ４００とフィルム基板４２０との固
定は、接続用導電性フィルムあるいは接若剤等の適当な
手段によって行われる。

このように、本実施例によれば半導体チップと基板とを
、ＩＣソケット等のコネクタ部材を用いずに、直接かつ
垂直に接続することができるようになる。

さらに、フィルム基板４２０は変形が自在であるために
狭い空間にも実装することが可能となり、電子装置の小
形化を実現するためには極めて有効である。

さらに、半導体チップ４００の放熱量に応じてフィルム
基板４２０への実装間隔を自由に設定することができる
ので、半導体チップの放熱による加熱に対して容易かつ
短時間に対処することができるようになる。

第４図は、本発明を適用した基板のその他の実施例の斜
視図である。

本実施例では、基板４３０が所定の厚みを有するセラミ
ックあるいは多結晶シリコン等の変形しにくい材料によ
って形成されており、該基板４３０の表面には、前記半
導体チップ４００を挿入するための溝４３２および配線
パターン４２１が形成されている。

本実施例においては、基板４３０と半導体チップ４００
との接続が、嵌合、蒸着あるいは基板４３０の配線パタ
ーンおよび半導体チップ４００の電極を構成する分子を
成長させて結合させる気相成長法等の適当な手段によっ
て行われる。

本実施例においても、前記同様半導体チップと基板とを
ＩＣソケット等のコネクタ部材を用いずに、直接かつ垂
直に接続することができるようになるので、電子装置の
小形化を実現するためには極めて有効である。さらに、
前記同様半導体チップの放熱による加熱に対して容易か
つ短時間に対処することも可能である。

また、半導体チップ４００の入出力段に、各素子の入出
力信号の仕様を共通化するためのインターフェース回路
を設けると共に、前記フィルム基板４２０あるいは基板
４３０の表面に形成される配線パターン４２１を共通パ
スラインとすれば、コネクタ部材を用いることなく該基
板を前記半導体チップ４００のバックブレーンとして機
能させることができるようになる。

したがって、機能の異なる半導体チップを簡単に並列接
続することが可能となり、該半導体チップを用いて電子
装置を構成すれば、そのシステムの仕様変更等に対して
容易かつ短時間に対処することができるようになる。

なお、上記した実施例においては、半導体チップが基板
に対して垂直に実装されるものとして説明したが、半導
体チップと基板とが非平行であれば、その実装角度は必
ずしも垂直である必要はない。

第５図は、本発明の一実施例である半導体チップをバッ
クブレーンに実装したときの実装状態を示した電子装置
の斜視図であり、シリコンにより形成されたバックブレ
ーン１の表面には、前記したように端部の表面に形成さ
れた複数の電極４０３によって構成されるコンタクト部
を有するＩ１０チップ５、周辺回路チップ６、マイクロ
プロセッサチップ７、ＲＯＭチップ８、ＬＡＮチップ９
、ＲＡＭチップ１０、システムコントローラチップ１１
が実装されている。

さらに、該バックブレーン１の表面には、前記チップの
他にクロック回路４、電源およびイニシャライズ信号コ
ネクタ３、光入出力コネクタ２が接続されている。

本実施例では、一つの論理単位が一つの半導体チップに
よって構成され、該半導体チップが組み合わされること
によってシステムが構成されると共に、それぞれの半導
体チップに標準バスの一つであ、るＶＭＥバス（モトロ
ーラ社の登録商標）とのインターフェース用回路として
機能するバックブレーン・インターフェース回路が設け
られている点に特徴がある。

以下に、図面を用いて本実施例をさらに詳細に説明する
。

第６図は、第５図に示したＩ１０入出力チップ５のブロ
ック図であり、該１１０人出力チップ５は、 ＶＭＥバスのインタフェースに割込みを要求するための
インタラプタ５２と、データ入出力処理を行うデータ入
出力デバイスセル５１と、バックプレーン−インタフェ
ース回路５４と、所定のサイクルに応じて、該データ入
出力デバイスセル５１とバックブレーン・インタフェー
ス回路５４とのデータ転送を制御するスレーブ５３と、
該データ入出力デバイスセル５１を第５図に示した光入
出力コネクタ２に接続するために、該データ入出力デバ
イスセル５１から出力される電気信号を光信号に変換し
、該光入出力コネクタ２から出力される光信号を電気信
号に変換する光入出力回路５５とによって構成されてい
る。

同様に、第７図は周辺回路チップ６のブロック図であり
、第６図と同一の符号は同一または同等部分を表わして
いる。

該周辺回路チップ６は、タイマ回路、割込回路等の周辺
回路セル６１と、割込み要求のための信号を出力するイ
ンタラプタ５２と、スレーブ５３と、前記スレーブ５３
によって提供される記憶場所を選び、これらのロケーシ
ョンとデータのやりとりを行うマスタ６４と、前記イン
タラプタ５２およびマスタ６４の必要に応じてバスにデ
ータを要求するりクエスタ６５と、バックブレーン・イ
ンタフェース回路５４とによって構成されている。

同様に、第８図はマイクロプロセッサチップ７のブロッ
ク図であり、第６図または第７図と同一の符号は同一ま
たは同等部分を表わしている。

該マイクロプロセッサチップ７は、例えばモトローラ沖
製ＭＣ６８０２０相当のマイクロプロセッサセルフ１と
、ＶＭＥバスインタフェースのためのロケーションモニ
タ７２と、リクエスタ６５と、マスタ６４と、インタラ
プタ５２と、該インタラプタからの割込み要求を検出し
て、これらの要求に応じるインタラブドハンドラ７７と
、バックブレーン・インタフェース回路５４とによって
構成されている。

同様に、第９図はＲＯＭチップ８のブロック図であり、
第６図ないし第８図と同一の符号は同一または同等部分
を表わしている。

該ＲＯＭチップ８は、■日立製作新製のＲＯＭ　　ＨＮ
２７Ｃ３０１相当の回路が高集積されたＲＯＭメモリセ
ル８１と、入力アドレス信号から該ＲＯ・Ｍメモリセル
８１中の適当なメモリへ選択信号を送出するアドレス選
択回路８３と、スレーブ５３と、バックブレーン・イン
タフェース回路５４とによって構成されている。

同様に、第１０図はＬＡＮチップ９のブロック図であり
、第６図ないし第９図と同一の符号は同一または同等部
分を表わしている。

該ＬＡＮチップ９は、ＩＥＥＥ８０２．４及びＩＥＥＥ
８０２．２の仕様に準拠するＬＡＮインタフェースセル
９１と、リクエスタ６５と、インクラブドハンドラ７７
と、インタラプタ５２と、マスタ６４と、ロケーション
モニタ７２と、バックブレーン・インタフェース回路５
４と、光入出力回路５５とによって構成されている。

同様に、第１１図はＲＡＭチップ１ｏのブロック図であ
り、第６図ないし第１０図と同一の符号は同一または同
等部分を表わしている。

該ＲＡＭチップ１０は、例えば■日立製作所製ＲＡＭ　
　ＨＭ６２２５６相当の回路が高集積されたＲＡＭメモ
リセル１０１と、該ＲＡＭメモリセル１０１のシステム
バス上でのアドレス割付情報等を格納しであるシステム
情報ＲＯＭ１０６と、入力アドレス信号から該ＲＡＭメ
モリセル１０１中の適当なメモリへ選択信号を送出する
アドレス選択回路８３と、メモリ中に格納されているデ
ータのＥＣＣチエツクを行うＥＣＣ回路１０４と、スレ
ーブ５３と、バックブレーン・インタフェース回路５４
とによって構成されている。

同様に、第１２図はシステムコントローラチップ１１の
ブロック図であり、第６図ないし第１１図と同一の符号
は同一または同等部分を表わしている。

該システムコントローラチップ１１は、ｖＭＥバス制御
のためのバスタイマー１１１と、インクラブド・ハンド
ラが割込み要求に応答するたびに、割込み応答デイジ−
チェーンを起動するＩ　ＡＣＫデイジ−チェーンドライ
バ１１２と、所定の時点でデータ転送バスを制御できる
モジニールが１つニするように制御するアビータ１１３
と、ＶＭＥバスシステムの一次電源の状態を監視するパ
ワーモニタ１１４と、ユーティリティ・バス上で１６Ｍ
Ｈｚのタイミング信号を供給するシステムクロックトラ
イバ１１５と、ＶＭＥバス動作を同期化するための周期
的タイミング信号を提供するシリアルクロックトライバ
１１６と、バックブレーンφインタフェース回路５４と
によって構成されている。

本実施例によれば、一つの論理単位を一つの半導体チッ
プによりて構成したので、システムの一部を変更する場
合でも、その変更に対応した半導体チップのみを交換す
れば、既設針の論理単位を実現する半導体チップを変更
する必要がない。

同様に、新規に論理単位を追加しようとする場合であっ
ても、該新規の論理単位を構成する半導体チップのみを
バックブレーン１に追加して接続すれば良い。

したがりて、電子装置の機能を変更あるいは拡張する場
合には、該変更あるいは拡張に関係する論理単位を構成
する半導体チップのみを変更あるいは追加すれば良いの
で、短期間かつ容易に電子装置の機能を変更あるいは拡
張することができるようになる。

さらに、従来のＶＭＥバスシステムにおいては、−枚の
ボード上には一つの論理単位しか搭載されていなかった
が、本実施例によれば、該−つの論理単位が集積されて
一枚の半導体チップに収まったので、−枚のボード上に
複数の論理単位を搭載することができるようになり、電
子装置を小形化することができるようになる。

なお、このような構成は、既存の論理と、例えばＶＭＥ
バス用イレインターフエースマイクロブロックとして：
１°算機のセルライブラリーに登録しておき、必要に応
じてそれらを組合わせてワンチップ化するような、いわ
ゆる前記ＡＳＩＣの技術を利用することによって達成す
ることができる。

なお、本実施例においては、一つの論理単位を構成する
半導体チップに搭載されるインターフェース回路を標準
バスの一つであるＶＭＥバス用のバックブレーン・イン
ターフェース回路であるものとして説明したが、本発明
はこれのみに限定されるものではなく、標準バスであれ
ば、例えばマルチパス（インテル社の登録商標）であっ
てもかまわない。

ただし、標準バスとしてマルチパスを用いる場合は、そ
のインターフェース回路を、マルチパス用のバックブレ
ーン・インターフェース回路にする必要がある。

また、前記半導体チップを並列接続する装置を特定の装
置に限定するのであれば、前記インターフェース回路を
上記したような汎用の標準バス用のものとする必要はな
く、該特定の装置内においてのみ活用可能な専用のイン
ターフェース回路とすれば良い。

第１６図は、本発明を適用した半導体チップのその他の
実施例の斜視図であり、第１３図は、該半導体チップを
用いた電子装置の斜視図である。

なお、第１３図において第５図と同一の符号、および第
１６図において第１図と同一の符号は、それぞれ同一ま
たは同等部分を表している。

本実施例では、第１６図に示すように、バックブレーン
１に挿入されるコンタクト部（以下、第一コンタクト部
）４０１が形成された一辺と対向する一辺にもコンタク
ト部（以下、第二コンタクト部）４０２とが形成され、
該第二のコンタクト部４０２と、他の半導体チップの第
二コンタクト部とが、第１３図に示すように互いにバイ
パス用ボード１２で接続されている点に特徴がある。

すなわち、一つの論理単位を一つの半導体チップで構成
し、それぞれの半導体チップを組み合わせることによっ
て、あるシステムを構成する場合、例えばメモリのよう
に、その拡張がメモリを構成する半導体チップを多数組
み合わせることによって行われるものでは、該半導体チ
ップ間のみで使用する信号が必要となる場合がある。

ところが、このように例外的な信号がある場合、前記の
ようにバックブレーン１に共通バスを設ける方式では、
そのためだけに共通バスのラインを増やさなければなら
ず、結果として電子装置が大′型化してしまう。

ところが、本実施例によれば、例外的な信号はバイパス
用ボード１２によって処理することができるようになる
ので、電子装置をさらに小形にすると共に、拡張性を向
上させることができるようになる。

なお、本実施例においては、第二コンタクト部が第一コ
ンタクト部に対向する位置に形成されるものとして説明
したが、該第二コンタクト部の位置は第一コンタクト部
に隣接する位置であっても良い。

さらに、該第二コンタクト部を一辺のみに設けるのでは
なく、複数の辺に設けるようにしても良い。

第１４図は、本発明の電子装置を適用したコントローラ
の構造を説明するための図であり、第５図と同一の符号
は同一または同等部分を表している。

本実施例では、同図（ａ）に示すように、半導体チップ
４００が垂直に実装されると共に、光入出力コネクタ２
、クロック４が実装されたバックブレーン１９９をセラ
ミックパッケージ２００に格納し、同図（ｂ）に示した
高集積電子装置２０１を構成する。

さらに、同図（Ｃ）に示したように、該高集積電子装置
２０１を、光バス２０４、光ＬＡＮコネクタ２０５およ
び光Ｉ１０コネクタ２０６を具備した光バス基板２０３
　Ｊ：に複数個搭載して同図（ｄ）に示した高集積コン
トローラ３００を構成する。

本実施例によれば、高集積電子装置２０１同士が、それ
ぞれ光バス基板２０３上に高密度に実装されるので、小
形の高集積コントローラ３００を実現することができる
。

第１５図は、前記高集積コントローラ３００を複数個組
み合わせることによって構成したプラント制御システム
の実施例である。

本実施例においては、光センサ／光アクチュエータ３２
０が、光Ｉ１０ネットワーク３０１によって前記高集積
コントローラ３００の光１１０コネクタ２０６に接続さ
れ、デイスプレィ３１０、プリンタ３１１、ファイル３
１２等の端末装置が光ＬＡＮ３０２によって、前記高集
積コントローラ３００の光ＬＡＮコネクタ２０５に接続
されている。

本実施例によれば、該高集積コントローラ３００が光Ｌ
ＡＮコネクタ２０５、光Ｉ１０コネクタ２０６によって
接続されるので、従来の電気信号による接続に比べて配
線コストを低減することができる。

なお、本実施例においてはプラント制御システムを例に
して本発明を説明したが、その他のあらゆるシステムに
適用することができる。

（発明の効果） 以上の説明から明らかなように、本発明によれば次のよ
うな効果が達成できる。

（１）半導体チップそのものが半導体装置を構成してい
るので、リードフレームが不必要となり半導体装置を小
形化することができると共に、半導体チップとリードフ
レームとを接続するためのワイヤーボンディング等の接
続手段が不要となるため信頼性を向上させることができ
る。

（２）コンタクト部が半導体チップの端部に形成された
段数の電極によって構成され、かつ基板に、該半導体チ
ップを挿入するための溝を設け、該半導体チップが基板
に対して非平行に実装されるようにしたので、該半導体
チップおよび基板を用いれば電子機器を小形化すること
ができるようになる。

＜３）　Ｍ、板をフィルム基板によって構成すれば、変
形が自在であるために狭い空間にも実装することが可能
となる。したがって、該フィルム基板を用いれば電子装
置をさらに小形化することができるようになる。

（４）前記半導体チップの入出力段に、各素子の人出力
信号の仕様を共通にするためのインターフェース回路を
設けたので、該半導体チップを規格化することができる
ようになる。また、前記基板の表面に共通パスラインを
設ければ、コネクタ部材を用いることなく該基板を前記
半導体チップのバックブレーンとして機能させることが
できるようになるので、該半導体チップの汎用性が増す
。

（５）半導体チップを論理単位ごとに構成するようにし
たので、該半導体チップを組み合わせて電子装置を構成
すれば、該電子装置の一部を変更する場合でも、その変
更に対応した半導体チップのみを交換すれば、その他の
部分を変更する必要がない。

同様に、新規に論理ｑｔ位を追加しようとする場合であ
っても、該新規の論理単位を構成する半導体チップのみ
を追加すれば良い。

したがって、電子装置の機能を変更あるいは拡張する場
合には、該変更あるいは拡張に関係する論理単位を構成
する半導体チップのみを変更あるいは追加すれば良いの
で、短期間かつ容易に電子装置の機能を変更あるいは拡
張することができるようになる。

（６）バイパス用ボードを設けて、それぞれの半導体チ
ップを接続することができるようにしたので、例外的な
信号処理のためだけのパスラインをバックブレーン１に
設ける必要がなくなり、電子装置をさらに小形にするこ
とができるようになる。

（７）基板上に光コネクタを設け、多数の基板を組み合
わせることによって構成される電子装置あるいはシステ
ムにおいては、光ネットワークによってそれぞれの基板
を接続するようにしたので、従来の電気信号の配線を利
用した場合に比較して配線コストを低減することができ
る。

（８）半導体チップの放熱量に応じてフィルム基板への
実装間隔を自由に設定することができるので、半導体チ
ップの放熱による加熱に対して容易かつ短時間に対処す
ることができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体チップの斜視図
である。 第２．４図は本発明の一実施例である基板の斜視図であ
る。 第３図は半導体チップの実装方法を説明するための図で
ある。 第５図は本発明の一実施例である電子装置の斜視図であ
る。 第６図は本発明の一実施例であるＩ１０入出力チップの
ブロック図である。 第７図は本発明の一実施例である周辺回路チップのブロ
ック図である。 第８図は本発明の一実施例であるマイクロプロセッサチ
ップのブロック図である。 第９図は本発明の一実施例であるＲＯＭチップのブロッ
ク図である。 第１０図は本発明の一実施例であるＬＡＮチップのブロ
ック図である。 第１１図は本発明の一実施例であるＲＡＭチップのブロ
ック図である。 第１２図は本発明の一実施例であるシステムコントロー
ラチップのブロック図である。 ！８１３図は本発明のその他の実施例である電子装置の
斜視図である。 第１４図は本発明の電子装置を適用したコントローラの
構造を示した図である。 第１５図は本発明の電子装置を適用したプラント制御シ
ステムのブロック図である。 第１６図は本発明の一実施例である半導体チップのその
他の実施例の斜視図である。 第１７図はコネクタ部の部分拡大図である。 １・・・バックブレーン、２・・・光入出力コネクタ、
３・・・信号コネクタ、４・・・クロック回路、５・・
・Ｉ１０チップ、６・・・周辺回路チップ、７・・・マ
イクロプロセッサチップ、８・・・ＲＯＭチップ、９・
・・ＬＡＮチップ、１０・・・ＲＡＭチップ、１１・・
・システムコントローラチップ、１２・・・バイパス用
ボード、２０１・・・高集積電子装置、２０３・・・光
バス基板、２０４・・・光バス、２０５・・・光ＬＡＮ
コネクタ、２０６・・・光！１０コネクタ、３００・・
・高集積コントローラ、４００・・・半導体チップ、４
０１．４０２・・・コンタクト部、４０３・・・電極、
４２０・・・フィルム基板、４３０・・・基板

Claims (10)

【特許請求の範囲】
1. （１）少なくとも一つの論理単位を含む略四角形の半導
   体チップにおいて、 外部との電気的な接続をつかさどるコンタクト部は、該
   半導体チップの端部の表面に形成された複数の電極によ
   って構成されることを特徴とする半導体チップ。
2. （２）前記コンタクト部が、その一辺の端部のみに形成
   されていることを特徴とする特許請求の範囲第１項記載
   の半導体チップ。
3. （３）前記半導体チップは、該半導体チップの複数を並
   列接続するためのインターフェース回路を具備したこと
   を特徴とする特許請求の範囲第１項または第２項記載の
   半導体チップ。
4. （４）前記インターフェース回路は標準バス用インター
   フェース回路であることを特徴とする特許請求の範囲第
   ３項記載の半導体チップ。
5. （５）表面に配線パターンを有する基板において、半導
   体チップを実装するための溝が形成され、該溝の底面お
   よびその側面の少なくとも一箇所には、前記配線パター
   ンの一部が形成されていることを特徴とする基板。
6. （６）前記配線パターンは、共通バス用パターンである
   ことを特徴とする特許請求の範囲第５項記載の基板。
7. （７）前記半導体チップを実装するための溝は、基板の
   一部分を折り曲げることによって形成されることを特徴
   とする特許請求の範囲第５項または第６項記載の基板。
8. （８）前記特許請求の範囲第１項ないし第４項のいずれ
   かに記載の半導体チップと、 前記特許請求の範囲第５項ないし第７項のいずれかに記
   載の基板とを具備した電子装置であって、前記半導体チ
   ップを前記溝に挿入することによって、該半導体チップ
   が該基板に対して非平行に実装されたことを特徴とする
   電子装置。
9. （９）前記半導体チップが前記基板に対して垂直に実装
   されたことを特徴とする特許請求の範囲第８項記載の電
   子装置。
10. （１０）前記半導体チップの少なくとも二つは、基板の
    溝に挿入される一辺以外の辺に形成されたそれぞれのコ
    ンタクト部同士が、バイパス用ボードによって互いに接
    続されていることを特徴とする特許請求の範囲第８項ま
    たは第９項記載の電子装置。