JPH04137541A - 突起電極の形成方法 - Google Patents
突起電極の形成方法Info
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- JPH04137541A JPH04137541A JP26012990A JP26012990A JPH04137541A JP H04137541 A JPH04137541 A JP H04137541A JP 26012990 A JP26012990 A JP 26012990A JP 26012990 A JP26012990 A JP 26012990A JP H04137541 A JPH04137541 A JP H04137541A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は基板の電極上に、高さの均一な突起電極を形成
する方法に関するものである。
する方法に関するものである。
（従来の技術）
近年半導体素子の実装に際して、その電極上に突起電極
を形成し、これをフェイスダウンで直接基板に接続する
７リツプチツプボンデイング法が広く使用されている。
を形成し、これをフェイスダウンで直接基板に接続する
７リツプチツプボンデイング法が広く使用されている。
突起電極は成長速度の速いことから、電解めっきにより
半導体素子の電極上に形成されることが多い。
半導体素子の電極上に形成されることが多い。
このような突起電極を有する半導体素子を基板に接続す
るには、例えば下記のような方法が知られている。
るには、例えば下記のような方法が知られている。
導電性接着剤を介して突起電極と基板の電極を接続し、
その後全体をモールド剤でモールドする。
その後全体をモールド剤でモールドする。
（２）特公平２−７１８０
電気的接続を行わせる部分と、機械的接続を行わせる部
分とを分離させる。
分とを分離させる。
その他の接続方法についても、前述の公開公報又は特許
公報に言及されている。
公報に言及されている。
（発明が解決しようとする課題）
突起電極を電気メツキにより形成すると、めっき層の成
長速度が蒸着による場合より速いという利点はあるが、
電解めっきの際の電流密度の不均一性及びめっき液の流
れの不均一性という特有の欠点のため、突起電極のそれ
ぞれの高さに、ばらつきを生ずる。各電極毎の高さのば
らつきは、夷装後Ｖｃ接続部の導通不良や抵抗値のばら
つきを生じ易い。本発明は、突起電極の高さを均一にし
、前記のばらつきを防止することを目的とする。
長速度が蒸着による場合より速いという利点はあるが、
電解めっきの際の電流密度の不均一性及びめっき液の流
れの不均一性という特有の欠点のため、突起電極のそれ
ぞれの高さに、ばらつきを生ずる。各電極毎の高さのば
らつきは、夷装後Ｖｃ接続部の導通不良や抵抗値のばら
つきを生じ易い。本発明は、突起電極の高さを均一にし
、前記のばらつきを防止することを目的とする。
（課題を解決するための手段）
電気めっきにより基板の電極上に複数の突起電極を形成
し、これらの突起電極の中の少くとも一個を基板と略々
平行に配置された平面に接触させ、突起電＆にめっき層
を成長させる。
し、これらの突起電極の中の少くとも一個を基板と略々
平行に配置された平面に接触させ、突起電＆にめっき層
を成長させる。
（作用）
突起電極上に形成されるめっき層は、基板と略平行に配
置された平面に達すると、それ以上の厚さには成長しな
い。従って、各突起！極の高さは、基板と前記の平面と
の間隔によって規制される。
置された平面に達すると、それ以上の厚さには成長しな
い。従って、各突起！極の高さは、基板と前記の平面と
の間隔によって規制される。
（実施例）
第１図は、本発明による突起電極を設けた半導体素子の
略断面図である。基板３は例えばシリコン板であり、そ
の表面には複数の突起電極１．ｌ。
略断面図である。基板３は例えばシリコン板であり、そ
の表面には複数の突起電極１．ｌ。
・・・が形成されている。これらは、例えばＡｕ、Ｃｕ
。
。
Ｎｉ等の電解めっきが可能な金属を使用して、電解めっ
きにより形成される。従って、その高さは必らずしも一
定ではない。これらの突起電極１゜１・・・の表面には
金属層２，２・・・が形成されている。
きにより形成される。従って、その高さは必らずしも一
定ではない。これらの突起電極１゜１・・・の表面には
金属層２，２・・・が形成されている。
これらの金属層２，２・・・は例えばＡｕ、Ｃｕ、Ｎｉ
等の無電解めっきが可能な金属を使用して、高さが規制
されるように、無電解めっきにより形成される。その結
果、高さの低い中間の突起電極１゜ｌは、その表面に金
属層２，２を設けたために、各突起電極１，１・・・の
先端は同一平面上に位置している。
等の無電解めっきが可能な金属を使用して、高さが規制
されるように、無電解めっきにより形成される。その結
果、高さの低い中間の突起電極１゜ｌは、その表面に金
属層２，２を設けたために、各突起電極１，１・・・の
先端は同一平面上に位置している。
このような装置は以下のようにして製造される。
第２図（ａ）〜（ｃ）は、その工程を示す略断面図であ
る。
る。
まず、第２図（ａ）に示されるように、シリコンのよう
な基板３の表面の集積回路（図示されない）の電極パッ
ド上に、公知の電解めっき法により、突起電極１，１．
・・・を形成する。前述のように電解めっきに際しては
、電流密度の不拘−及びめっき液の不均一により、突起
電極１．１・・・の高さは均一とならない。
な基板３の表面の集積回路（図示されない）の電極パッ
ド上に、公知の電解めっき法により、突起電極１，１．
・・・を形成する。前述のように電解めっきに際しては
、電流密度の不拘−及びめっき液の不均一により、突起
電極１．１・・・の高さは均一とならない。
次に、第２図（ｂ）に示されるように、平板４の上に、
基板８を略々平行に、かつ、突起電極１．１・・・の中
央くとも１個、すなわち、最も高いものの先端が平板４
の表面に接触するように載置する。
基板８を略々平行に、かつ、突起電極１．１・・・の中
央くとも１個、すなわち、最も高いものの先端が平板４
の表面に接触するように載置する。
平板４の表面には、ガラス単体、ＳｉＮｘ膜、 Ｓ ｉ
０２膜のような被覆を施し、無電解めっき液に影響され
ないようにする。これらを無電解めっき液中に浸漬する
。
０２膜のような被覆を施し、無電解めっき液に影響され
ないようにする。これらを無電解めっき液中に浸漬する
。
そうすると、第２図（ｃ） ＩＦ−示されるように、先
端が平板４に接している突起電極Ｉには、その側面のみ
に金属層２が成長し、先端が平板４に接していない突起
電極ｌは、その全面に金属層２が成長し、平板４の表面
に達すると、高さ方向の成長は抑止される。従って、金
属層２，２・・・の存在により、全突起電極１．１・・
・の高さは、基板３と平板４との間隔に等しい均一な高
さになる。
端が平板４に接している突起電極Ｉには、その側面のみ
に金属層２が成長し、先端が平板４に接していない突起
電極ｌは、その全面に金属層２が成長し、平板４の表面
に達すると、高さ方向の成長は抑止される。従って、金
属層２，２・・・の存在により、全突起電極１．１・・
・の高さは、基板３と平板４との間隔に等しい均一な高
さになる。
本実施例においては、無電解めっきにより金属層２を成
長させたが、電解めっきを使用することもできる。
長させたが、電解めっきを使用することもできる。
（発明の効果）
以上のように本発明によれば、突起電極のそれぞれの高
さを均一にすることができるから、接続不良のない均一
な接続抵抗の信頼性の高い実装を行うことができる。
さを均一にすることができるから、接続不良のない均一
な接続抵抗の信頼性の高い実装を行うことができる。
第１図は本発明の一実施例による半導体装置の略断面図
、第２図（ａ）〜忙）は本発明の各工程を示す略断面図
である。 し・・突起電極、２・・・金属層、３・・・基板、４・
・・平板
、第２図（ａ）〜忙）は本発明の各工程を示す略断面図
である。 し・・突起電極、２・・・金属層、３・・・基板、４・
・・平板
Claims (1)
- １、基板の電極上に複数の突起電極を電気めっきにより
形成する工程と、これらの突起電極の中の少くとも一個
を基板と略々平行に配置された平面に接触させ突起電極
に金属層を成長させる工程とを有する突起電極の形成方
法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26012990A JPH04137541A (ja) | 1990-09-27 | 1990-09-27 | 突起電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26012990A JPH04137541A (ja) | 1990-09-27 | 1990-09-27 | 突起電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137541A true JPH04137541A (ja) | 1992-05-12 |
Family
ID=17343703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26012990A Pending JPH04137541A (ja) | 1990-09-27 | 1990-09-27 | 突起電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137541A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5447886A (en) * | 1993-02-18 | 1995-09-05 | Sharp Kabushiki Kaisha | Method for mounting semiconductor chip on circuit board |
| US6103551A (en) * | 1996-03-06 | 2000-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor unit and method for manufacturing the same |
| US6452280B1 (en) | 1996-03-06 | 2002-09-17 | Matsushita Electric Industrial Co., Ltd. | Flip chip semiconductor apparatus with projecting electrodes and method for producing same |
-
1990
- 1990-09-27 JP JP26012990A patent/JPH04137541A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5447886A (en) * | 1993-02-18 | 1995-09-05 | Sharp Kabushiki Kaisha | Method for mounting semiconductor chip on circuit board |
| US6103551A (en) * | 1996-03-06 | 2000-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor unit and method for manufacturing the same |
| US6452280B1 (en) | 1996-03-06 | 2002-09-17 | Matsushita Electric Industrial Co., Ltd. | Flip chip semiconductor apparatus with projecting electrodes and method for producing same |
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