JPH05109659A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05109659A JPH05109659A JP27164391A JP27164391A JPH05109659A JP H05109659 A JPH05109659 A JP H05109659A JP 27164391 A JP27164391 A JP 27164391A JP 27164391 A JP27164391 A JP 27164391A JP H05109659 A JPH05109659 A JP H05109659A
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- JP
- Japan
- Prior art keywords
- molybdenum
- resistance
- pattern
- wiring
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】めっき膜からなる金属配線の膜厚の代りに抵抗
値をモニターしながら、電気めっきを行なうことによ
り、電気的ばらつきの低減を図る。 【構成】複数の素子領域２からなる拡散層形成済みの半
導体基板１の酸化膜３にコンタクトを開口する。つぎに
めっき用の導電パスとなるモリブデン４を堆積する。こ
のモリブデン４は半導体基板１と金との接着強度が大き
い。つぎにモリブデン４を選択エッチングして素子領域
４ａおよび抵抗測定用パターン４ｂを形成する。つぎに
配線パターン６を形成したフォトレジスト５をマスクと
して、配線パターン６に電気めっきを行なう。このとき
抵抗測定用パターン４ｂの抵抗値を測定し、所定の値に
なったら電気めっきをストップする。
値をモニターしながら、電気めっきを行なうことによ
り、電気的ばらつきの低減を図る。 【構成】複数の素子領域２からなる拡散層形成済みの半
導体基板１の酸化膜３にコンタクトを開口する。つぎに
めっき用の導電パスとなるモリブデン４を堆積する。こ
のモリブデン４は半導体基板１と金との接着強度が大き
い。つぎにモリブデン４を選択エッチングして素子領域
４ａおよび抵抗測定用パターン４ｂを形成する。つぎに
配線パターン６を形成したフォトレジスト５をマスクと
して、配線パターン６に電気めっきを行なう。このとき
抵抗測定用パターン４ｂの抵抗値を測定し、所定の値に
なったら電気めっきをストップする。
Description
【０００１】
【産業上の利用分野】本発明は電気めっき法による金属
配線の形成方法に関するものである。
配線の形成方法に関するものである。
【０００２】
【従来の技術】半導体装置の金属電極（配線）は一般に
アルミニウムなどの導電性の良い金属をスパッタ法など
により堆積してから、フォトレジストをマスクとして選
択エッチングして形成される。
アルミニウムなどの導電性の良い金属をスパッタ法など
により堆積してから、フォトレジストをマスクとして選
択エッチングして形成される。
【０００３】しかし金などの高価な金属を用いる場合
は、配線以外に堆積する量の方が多くて無駄になる。そ
こで導電パスとして金との密着を良くする金属を半導体
基板表面に堆積し、フォトレジストで配線パターンを形
成したのち、電気めっきを行なう。通常、電気めっきに
おいては、積算電流値によってめっき配線の厚さが制御
される。
は、配線以外に堆積する量の方が多くて無駄になる。そ
こで導電パスとして金との密着を良くする金属を半導体
基板表面に堆積し、フォトレジストで配線パターンを形
成したのち、電気めっきを行なう。通常、電気めっきに
おいては、積算電流値によってめっき配線の厚さが制御
される。
【０００４】従来の電気めっきによる金属配線の形成方
法について、図２（ａ）および（ｂ）を参照して説明す
る。
法について、図２（ａ）および（ｂ）を参照して説明す
る。
【０００５】はじめに図２（ａ）に示すように、半導体
基板１の酸化膜３にコンタクトが開口されている。つぎ
に全面にモリブデン４を堆積する。
基板１の酸化膜３にコンタクトが開口されている。つぎ
に全面にモリブデン４を堆積する。
【０００６】つぎに図２（ｂ）に示すように、めっき領
域以外をフォトレジスト５で覆い、めっき用電極７をモ
リブデンに接続し、積算電流が所定の値になるまで電気
めっきを行なう。
域以外をフォトレジスト５で覆い、めっき用電極７をモ
リブデンに接続し、積算電流が所定の値になるまで電気
めっきを行なう。
【０００７】
【発明が解決しようとする課題】電気めっき法による配
線形成方法では、めっき液の状態、めっき方法の変動に
より、めっき金属の結晶粒の大きさが変ったり、微量含
有物が変化すると抵抗率が変化する。積算電流値によっ
て厚さを制御しているので、配線の抵抗値が変って素子
特性が変動するという問題があった。
線形成方法では、めっき液の状態、めっき方法の変動に
より、めっき金属の結晶粒の大きさが変ったり、微量含
有物が変化すると抵抗率が変化する。積算電流値によっ
て厚さを制御しているので、配線の抵抗値が変って素子
特性が変動するという問題があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面に配線パターンと同時に抵抗
測定用パターンを設ける工程と、電気めっきにより前記
配線パターンおよび前記抵抗測定パターンにめっき膜を
形成しながら、前記抵抗測定パターンのめっき膜の抵抗
値を測定して前記抵抗値が所定の値になったときに前記
電気めっきを停止する工程とを含むものである。
造方法は、半導体基板表面に配線パターンと同時に抵抗
測定用パターンを設ける工程と、電気めっきにより前記
配線パターンおよび前記抵抗測定パターンにめっき膜を
形成しながら、前記抵抗測定パターンのめっき膜の抵抗
値を測定して前記抵抗値が所定の値になったときに前記
電気めっきを停止する工程とを含むものである。
【０００９】
【実施例】本発明の一実施例について、図１（ａ）〜
（ｃ）を参照して説明する。
（ｃ）を参照して説明する。
【００１０】はじめに図１（ａ）に示すように、複数の
素子領域２からなる拡散層形成済みの半導体基板１の酸
化膜３にコンタクトを開口する。つぎにスパッタ法によ
りめっき用の導電パスとなるモリブデン４を堆積する。
このモリブデン４は半導体基板１と金との接着強度が大
きい。
素子領域２からなる拡散層形成済みの半導体基板１の酸
化膜３にコンタクトを開口する。つぎにスパッタ法によ
りめっき用の導電パスとなるモリブデン４を堆積する。
このモリブデン４は半導体基板１と金との接着強度が大
きい。
【００１１】つぎに図１（ｂ）に示すように、フォトリ
ソグラフィにより素子領域４ａおよび抵抗測定用パター
ン４ｂを残してモリブデン４をエッチングする。
ソグラフィにより素子領域４ａおよび抵抗測定用パター
ン４ｂを残してモリブデン４をエッチングする。
【００１２】つぎに図１（ｃ）に示すように、配線領域
およびめっき用電極を残してフォトレジスト５で覆う配
線パターン６を形成する。つぎに素子領域２にめっき用
の電極７を、抵抗測定用パターン４ｂに抵抗測定用電極
８を接続し、めっき液に浸漬して配線パターン６に電気
めっきを行なう。このとき抵抗測定用パターン４ｂの抵
抗値を測定し、所定の値になったら電気めっきをストッ
プする。
およびめっき用電極を残してフォトレジスト５で覆う配
線パターン６を形成する。つぎに素子領域２にめっき用
の電極７を、抵抗測定用パターン４ｂに抵抗測定用電極
８を接続し、めっき液に浸漬して配線パターン６に電気
めっきを行なう。このとき抵抗測定用パターン４ｂの抵
抗値を測定し、所定の値になったら電気めっきをストッ
プする。
【００１３】こうしてめっき液の状態などによってめっ
き膜の抵抗率が変化しても、素子領域２の配線９の抵抗
値が一定になるように電気めっきを行なうことができ
る。
き膜の抵抗率が変化しても、素子領域２の配線９の抵抗
値が一定になるように電気めっきを行なうことができ
る。
【００１４】
【発明の効果】めっき膜の抵抗を測定しながらめっきを
行なう。その結果、めっき膜厚をコントロールする従来
の方法と異なり、めっき液の状態などによりめっき膜の
抵抗率が変化しても、素子間の金属配線の抵抗を一定に
保つことができる。半導体装置の電気的特性のばらつき
を抑えることが可能になった。
行なう。その結果、めっき膜厚をコントロールする従来
の方法と異なり、めっき液の状態などによりめっき膜の
抵抗率が変化しても、素子間の金属配線の抵抗を一定に
保つことができる。半導体装置の電気的特性のばらつき
を抑えることが可能になった。
【図１】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図２】従来の電気めっきによる金属配線の形成方法を
工程順に示す断面図である。
工程順に示す断面図である。
１ 半導体基板 ２ 素子領域 ３ 酸化膜 ４ モリブデン ４ａ 素子領域モリブデン ４ｂ 抵抗測定用パターン ５ フォトレジスト ６ 配線パターン ７ めっき用電極 ８ 抵抗測定用電極 ９ 配線
Claims (1)
- 【請求項１】 半導体基板表面に配線パターンと同時に
抵抗測定用パターンを設ける工程と、電気めっきにより
前記配線パターンおよび前記抵抗測定パターンにめっき
膜を形成しながら、前記抵抗測定パターンのめっき膜の
抵抗値を測定して前記抵抗値が所定の値になったときに
前記電気めっきを停止する工程とを含む半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27164391A JPH05109659A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27164391A JPH05109659A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109659A true JPH05109659A (ja) | 1993-04-30 |
Family
ID=17502912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27164391A Pending JPH05109659A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801077B1 (ko) * | 2006-10-23 | 2008-02-11 | 삼성전자주식회사 | 웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드전기도금 전류 경로를 갖는 반도체 웨이퍼 |
| JP2011063888A (ja) * | 1999-05-03 | 2011-03-31 | Freescale Semiconductor Inc | 半導体ウェハ上に銅層を形成する方法 |
-
1991
- 1991-10-21 JP JP27164391A patent/JPH05109659A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011063888A (ja) * | 1999-05-03 | 2011-03-31 | Freescale Semiconductor Inc | 半導体ウェハ上に銅層を形成する方法 |
| KR100801077B1 (ko) * | 2006-10-23 | 2008-02-11 | 삼성전자주식회사 | 웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드전기도금 전류 경로를 갖는 반도체 웨이퍼 |
| US7586175B2 (en) | 2006-10-23 | 2009-09-08 | Samsung Electronics Co., Ltd. | Semiconductor wafer having embedded electroplating current paths to provide uniform plating over wafer surface |
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