JPH02177546A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02177546A JPH02177546A JP33240588A JP33240588A JPH02177546A JP H02177546 A JPH02177546 A JP H02177546A JP 33240588 A JP33240588 A JP 33240588A JP 33240588 A JP33240588 A JP 33240588A JP H02177546 A JPH02177546 A JP H02177546A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
本発明は半導体集積回路の製造方法に関し、特に実装基
板への素子の実装技術の改良に関し。
板への素子の実装技術の改良に関し。
実装基板の配線パターンへ素子のバンプ電極を突き合わ
せて接着する時の、バンプ電極の確実な接着を目的とし
。
せて接着する時の、バンプ電極の確実な接着を目的とし
。
素子の表面に複数のバンプ電極を形成する工程〔産業上
の利用分野〕 本発明は半導体集積回路の製造方法に関し、特に実装基
板への素子の実装技術の改良に関する。
の利用分野〕 本発明は半導体集積回路の製造方法に関し、特に実装基
板への素子の実装技術の改良に関する。
電極パッド内に、実装基板の配線パターンとの接続のた
めのバンプ電極をめっき等により形成する場合に、めっ
きの不均一によってバンプ電極の大きさ、形状の異なり
を生じ、特にバンプ電極の高さのばらつきは素子の実装
基板への実装の際に。
めのバンプ電極をめっき等により形成する場合に、めっ
きの不均一によってバンプ電極の大きさ、形状の異なり
を生じ、特にバンプ電極の高さのばらつきは素子の実装
基板への実装の際に。
バンプ電極と実装基板の配線パターンの間の接合力に差
を生じて、半導体集積回路の信頷性を損なう。
を生じて、半導体集積回路の信頷性を損なう。
そのため、素子のバンプ電極の高さの平坦化を図る必要
がある。
がある。
従来の半導体集積回路の素子のバンプ電極の形成は、第
３図（ａ）に示すように、シリコン（Ｓｉ）基板１７上
の二酸化シリコン（Ｓｉｎｇ）膜１８の上にアルミニウ
ム（Ａ２）電極１９を形成し、燐珪酸ガラス（ＰＳＧ）
膜２０を被覆してから、コンタクトホールをパタニング
した後、第２層のＡ１電極パッド２１を形成する。
３図（ａ）に示すように、シリコン（Ｓｉ）基板１７上
の二酸化シリコン（Ｓｉｎｇ）膜１８の上にアルミニウ
ム（Ａ２）電極１９を形成し、燐珪酸ガラス（ＰＳＧ）
膜２０を被覆してから、コンタクトホールをパタニング
した後、第２層のＡ１電極パッド２１を形成する。
更に、第３図（ｂ）に示すように、そのＡｌ電極パッド
２１の部分にチタン（Ｔｉ）−白金（Ｐｔ）等のバリア
メタル２２を介して、金（＾Ｕ）をめっきしてＡｕバン
プ２３を形成していた。
２１の部分にチタン（Ｔｉ）−白金（Ｐｔ）等のバリア
メタル２２を介して、金（＾Ｕ）をめっきしてＡｕバン
プ２３を形成していた。
ところが、第３図（Ｃ）に示すように、 Ａｕのめっき
の際に、Ａ２電極パッド２１の形成時までのＰＳＧ膜の
高さやコンタクトホールの大きさ、或いは、めっきの時
の電流密度の違い等により、めっきで形成されたＡｕバ
ンプ２３の高さが１０％程度のばらつきを生じていた。
の際に、Ａ２電極パッド２１の形成時までのＰＳＧ膜の
高さやコンタクトホールの大きさ、或いは、めっきの時
の電流密度の違い等により、めっきで形成されたＡｕバ
ンプ２３の高さが１０％程度のばらつきを生じていた。
従って、素子のＳｉ基板１７の実装基板２４への実装時
において、第３図（ｄ）に示すように、素子のＡｕバン
プ２３の高さの不均一性により、各Ａｕバンプ２３に均
一な圧力がかからず、Ａｕバンプ２３と実装基板２４の
配線パターン２５とのコンタクト抵抗が部分的に増大し
たり、配線パターン２５とＡｕバンプ２３の間での剥が
れ、又、甚だしい場合には未接着等の問題を生じていた
。
において、第３図（ｄ）に示すように、素子のＡｕバン
プ２３の高さの不均一性により、各Ａｕバンプ２３に均
一な圧力がかからず、Ａｕバンプ２３と実装基板２４の
配線パターン２５とのコンタクト抵抗が部分的に増大し
たり、配線パターン２５とＡｕバンプ２３の間での剥が
れ、又、甚だしい場合には未接着等の問題を生じていた
。
本発明は１以上の点を鑑み、 Ａｕバンプ２３の高さを
均一に平坦化することを目的とするものである。
均一に平坦化することを目的とするものである。
第１図は本発明の原理説明図である。
図において、１は絶縁膜、２は電極パッド、３はバンプ
電極である。
電極である。
前記の問題点は、第１図（ａ）に示すように。
基板の絶縁膜１上に形成された電極パッド２の上にバリ
アメタルを介してめっき等により作られたバンプ電極３
の高さが不均一であるのに対して。
アメタルを介してめっき等により作られたバンプ電極３
の高さが不均一であるのに対して。
何らかの方法を用いて、第１図（ｂ）に示すように各バ
ンプ電極３の高さの差の部分を研磨ラインまで削り取り
、各バンプ電極３の高さを均一にすることにより解決さ
れる。
ンプ電極３の高さの差の部分を研磨ラインまで削り取り
、各バンプ電極３の高さを均一にすることにより解決さ
れる。
本発明では、実装基板の配線パターンに半導体集積回路
素子のバンプ電極を接着する時に、各バンプ電極の高さ
を均一にして、同じ圧力がかかるようにするため、各バ
ンプ電極と実装基板の配線パターン間での不均一な接着
によるコンタクト抵抗の増大や断線等の不良を防止する
ことができる。
素子のバンプ電極を接着する時に、各バンプ電極の高さ
を均一にして、同じ圧力がかかるようにするため、各バ
ンプ電極と実装基板の配線パターン間での不均一な接着
によるコンタクト抵抗の増大や断線等の不良を防止する
ことができる。
第２図は本発明の詳細な説明図である。
図において、４はＳｉ基板、５はバンプ電極、６はステ
ージ、７は回転板、８は研磨材、９は５ｉＱｚ膜、１０
はＡｊ！電極、１１はＰＳＧ膜、 １２はＡ２電極パッ
ド、１３はＴｉ、Ｐｔ等のバリアメタル、１４はＡｕバ
ンプ、１５は実装基板、１６は配線パターンである。
ージ、７は回転板、８は研磨材、９は５ｉＱｚ膜、１０
はＡｊ！電極、１１はＰＳＧ膜、 １２はＡ２電極パッ
ド、１３はＴｉ、Ｐｔ等のバリアメタル、１４はＡｕバ
ンプ、１５は実装基板、１６は配線パターンである。
実施例では、第２図（ａ）に示すように、 Ｓｉ基板４
上に図示しない回路素子の製造をＡｌ電極１０の形成工
程迄進めた後、 Ｓｔ基板４全面にｐｓｃ膜１１を被覆
し、 Ａ℃電極バッド１２用のコンタクトホールをパタ
ーニングし１次いで、全面にＡｆを蒸着し、 Ａｌ電極
パッド１２をパターニングする。
上に図示しない回路素子の製造をＡｌ電極１０の形成工
程迄進めた後、 Ｓｔ基板４全面にｐｓｃ膜１１を被覆
し、 Ａ℃電極バッド１２用のコンタクトホールをパタ
ーニングし１次いで、全面にＡｆを蒸着し、 Ａｌ電極
パッド１２をパターニングする。
更に、 ｌ電極パッド１２の上に白金−チタンのバリ
アメタル１３を形成した後、 Ａｕバンプ１４を１００
μの径で５０μの高さにめっきにより形成する。Ａｕバ
ンプ１４の高さを５０μと設定した場合に９個々のＡｕ
バンプ１４は電流密度やＡｆｆｉ電極パッド１２の下の
コンタクト窓の開き具合、或いは、 ＰＳＧ膜１１の段
差のばらつき等によりｌＯ％程度の高さのばらつきを生
じた。
アメタル１３を形成した後、 Ａｕバンプ１４を１００
μの径で５０μの高さにめっきにより形成する。Ａｕバ
ンプ１４の高さを５０μと設定した場合に９個々のＡｕ
バンプ１４は電流密度やＡｆｆｉ電極パッド１２の下の
コンタクト窓の開き具合、或いは、 ＰＳＧ膜１１の段
差のばらつき等によりｌＯ％程度の高さのばらつきを生
じた。
このＡｕバンプ１４を形成したＳｉ基板４を研磨装置の
ステージ６に装着し、ステージ６と平行に設置された。
ステージ６に装着し、ステージ６と平行に設置された。
Ｓｉ基板４の表面と向かい合う側の回転板７に研磨材
８を付ける。
８を付ける。
そして、研磨材８の付いた回転板７の研磨量が１０μに
相当する送り量でＡｕバンプ１４を研磨ライン迄研磨を
行う０回転ｖｉ７の送り量と回転数については、バンプ
電極となる金属の材質及び厚さにより個々に設定するこ
とができる。
相当する送り量でＡｕバンプ１４を研磨ライン迄研磨を
行う０回転ｖｉ７の送り量と回転数については、バンプ
電極となる金属の材質及び厚さにより個々に設定するこ
とができる。
第２図（ａ）のＳｉ基板４上のバンプ電極５の明細につ
いて、 Ａｊ！電極ＩＯよりＡｕバンプ１４迄の構成
を枠内に拡大図で示す。
いて、 Ａｊ！電極ＩＯよりＡｕバンプ１４迄の構成
を枠内に拡大図で示す。
次に、第２図（ｂ）に示すように、 Ａｕバンプ１４の
研磨が終わったＳｉ基板４は、ダイシングラインで個々
の半導体集積回路素子のチップ４にダイシングで分割す
る。
研磨が終わったＳｉ基板４は、ダイシングラインで個々
の半導体集積回路素子のチップ４にダイシングで分割す
る。
続いて、第２図（Ｃ）に示すように、チップ４は実装基
板１５の面上の配線パターン１６にチップ４の＾Ｕバン
プ１４を下側にして突き合わせ、軽く加圧して接着を行
う。
板１５の面上の配線パターン１６にチップ４の＾Ｕバン
プ１４を下側にして突き合わせ、軽く加圧して接着を行
う。
この際、チップ４の面上のＡｕバンプ１４は均一な高さ
に研磨されているので、均一な圧力でそれぞれのＡｕバ
ンプ１４が実装基板１５の配線パターン１６に接着する
ことができる。
に研磨されているので、均一な圧力でそれぞれのＡｕバ
ンプ１４が実装基板１５の配線パターン１６に接着する
ことができる。
（発明の効果〕
以上説明したように１本発明によればバンプ電極をめっ
き法により形成した時に高さの差を生じても、後から高
さを揃えることができる。これにより半導体集積回路素
子の実装基板への実装において、接着不良や断線をなく
すことができる。
き法により形成した時に高さの差を生じても、後から高
さを揃えることができる。これにより半導体集積回路素
子の実装基板への実装において、接着不良や断線をなく
すことができる。
第１図は本発明の原理説明図。
第２図は本発明の詳細な説明図
第３図は従来例の説明図
である。
図において。
１は絶縁膜。
３はバンプ電極。
５はバンプ電極。
７は回転板。
９はＳｉ０ｇ膜。
１１はＰＳＧ膜。
１３はバリアメタル。
２は電極パッド。
４はＳｉ基板。
６はステージ。
８は研磨材。
１０はＡ２電極。
１２はＡｊ！電極パッド。
１４はＡｕバンプ。
１５は実装基板。
１６は配線パターン。
、々Ｓ、路日月６す〉ヘセ理１苧ζ巨目Ｇ］第 １ 口
Claims (1)
- 素子の表面に複数のバンプ電極を形成する工程と、該複
数のバンプ電極を含む表面に研磨を施して表面の高さを
均一化する工程と、該素子を実装基板の配線パターンに
実装する工程を含むことを特徴とする半導体集積回路の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33240588A JPH02177546A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33240588A JPH02177546A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177546A true JPH02177546A (ja) | 1990-07-10 |
Family
ID=18254602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33240588A Pending JPH02177546A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177546A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0616363A1 (en) * | 1993-01-28 | 1994-09-21 | Matsushita Electric Industrial Co., Ltd. | A method of forming a bump having a rugged side and a semiconductor device having the bump, and a method of mounting a semiconductor unit and a semiconductor device |
| WO1997033313A1 (fr) * | 1996-03-06 | 1997-09-12 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de production |
| US6103551A (en) * | 1996-03-06 | 2000-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor unit and method for manufacturing the same |
| EP1313214A2 (en) * | 2001-11-16 | 2003-05-21 | TDK Corporation | Packaging substrate and manufacturing method thereof, integrated circuit device and manufacturing method thereof, and saw device |
| JP2005338060A (ja) * | 2004-05-28 | 2005-12-08 | Feinmetall Gmbh | 検査品の電気的検査のための検査装置及び検査装置の製造方法 |
| JP2005347464A (ja) * | 2004-06-02 | 2005-12-15 | Disco Abrasive Syst Ltd | 板状物に形成された電極の加工方法 |
| CN104465424A (zh) * | 2014-12-12 | 2015-03-25 | 南通富士通微电子股份有限公司 | 一种金属凸点制作方法 |
-
1988
- 1988-12-28 JP JP33240588A patent/JPH02177546A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5545589A (en) * | 1993-01-28 | 1996-08-13 | Matsushita Electric Industrial Co., Ltd. | Method of forming a bump having a rugged side, a semiconductor device having the bump, and a method of mounting a semiconductor unit and a semiconductor device |
| US6088236A (en) * | 1993-01-28 | 2000-07-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a bump having a rugged side |
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| US6452280B1 (en) | 1996-03-06 | 2002-09-17 | Matsushita Electric Industrial Co., Ltd. | Flip chip semiconductor apparatus with projecting electrodes and method for producing same |
| EP1313214A2 (en) * | 2001-11-16 | 2003-05-21 | TDK Corporation | Packaging substrate and manufacturing method thereof, integrated circuit device and manufacturing method thereof, and saw device |
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| CN104465424A (zh) * | 2014-12-12 | 2015-03-25 | 南通富士通微电子股份有限公司 | 一种金属凸点制作方法 |
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