KR100300758B1 - 반도체장치와 그 제조방법 - Google Patents

반도체장치와 그 제조방법 Download PDF

Info

Publication number
KR100300758B1
KR100300758B1 KR1019980707001A KR19980707001A KR100300758B1 KR 100300758 B1 KR100300758 B1 KR 100300758B1 KR 1019980707001 A KR1019980707001 A KR 1019980707001A KR 19980707001 A KR19980707001 A KR 19980707001A KR 100300758 B1 KR100300758 B1 KR 100300758B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
circuit board
electrode
electrode terminal
protruding
Prior art date
Application number
KR1019980707001A
Other languages
English (en)
Other versions
KR19990087563A (ko
Inventor
츠카사 시라이시
요시히로 벳쇼
Original Assignee
모리시타 요이찌
마쯔시다덴기산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시타 요이찌, 마쯔시다덴기산교 가부시키가이샤 filed Critical 모리시타 요이찌
Publication of KR19990087563A publication Critical patent/KR19990087563A/ko
Application granted granted Critical
Publication of KR100300758B1 publication Critical patent/KR100300758B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

반도체소자(1)에 형성된 돌기전극(4)의 높이가, 이 돌기전극(4)의 선단면과 회로기판(5)측의 전극단자(7)면과의 거리가 균일하게 되도록 소성변형됨으로서, 반도체소자와 회로기판과의 전기적 접속이 확실한 반도체장치를 제공한다. 또한, 반도체소자(1)를 회로기판(5)의 소정 위치에 배치한 후, 반도체소자(1)의 배면에서 가압하여 돌기전극(4)의 소성변형을 촉진하고, 돌기전극(4)의 높이를 적정하게 함으로서, 반도체소자(1)를 접속하는 상대측인 회로기판(5)상에 형성한 전극단자(7)면의 높이 칫수에 편차가 있어도 반도체소자(1)와 회로기판(5)과의 전기적 접속을 확실하게 행할 수 있는 반도체장치의 제조방법을 제공한다.

Description

반도체장치와 그 제조방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
최근, 반도체소자의 집적도가 높아져, 반도체장치의 소형화 및 접속단자의 피치가 좁아지고 있다. 이 때문에, 플립 칩 실장기술을 이용한 반도체장치의 개발이 활발하게 행해지고 있다. 이하 도면을 참조하면서 종래의 플립 칩 실장기술을 이용한 반도체장치의 일예에 대해 설명한다.
도9에 종래의 플립 칩 실장기술을 이용한 반도체장치의 단면도를 도시한다. 반도체소자(101)의 소자 형성면상에 알루미늄 전극단자(102)가 형성되며, 알루미늄 전극단자(102)이외의 부분은 Si산화막 혹은 질화막등으로 이루어지는 절연막(103)으로 덮여 있다. 알루미늄 전극단자(102)면상에, Au, Cu등의 도전성 금속재료로 이루어지는 돌기전극(104)이 형성되어 있다., 한편, 수지, 세라믹스, 유리등의 절연물로 이루어지는 회로기판(105)의 주면상에는, 원하는 회로 패턴(106) 및 전극단자(107)가 형성되어 있다.
전극단자(107)는 회로패턴(106)에 접속되며, 플립 칩 실장시,반도체소자(101)와 전기적 접속을 행한다. 돌기전극(104)과 전극단자(107)는, 도전성 접착제(108)에 의해 전기적으로 접속되어 있다. 도전성 접착제(108)는 Ag, Cu, Ni등의 도전성 금속재료의 분체를 수지안에 포함한 접착제이다. 반도체소자(101)와 회로기판(105)사이의 간극부는 절연수지(109)가 충전되어 있다. 절연수지(109)가 경화되면, 그 경화수축응력에 의해 반도체소자(101)와 회로기판(105)을 접착한 후, 이들을 강력하게 끌어당겨 고정한다. 이 때문에, 반도체장치의 반도체소자(101)와 회로기판(105)의 접속의 기계적 강도를 높혀, 안정된 고정이 유지되게 된다.
이상과 같이 구성된 종래의 반도체장치의 제조방법을, 도10의 제조 프로세스를 도시하는 공정도를 이용하여 설명한다. 우선, 통상의 반도체 프로세스에 의해 원하는 소자나 배선 및 절연막(103)을 형성한 반도체소자(101)를 다수개 형성한 반도체 웨이퍼를 제작한다.
다음에, 알루미늄 전극단자(102)에 프로브(probe)를 접촉시켜 전기적 검사를 행하여 반도체소자(101)의 좋고나쁨을 판정한 다음에, 돌기전극(104)을 형성한다. 또한, 반도체 웨이퍼를 개개의 반도체소자(101)로 절단한다.
한편, 미리 Au 나 Cu등의 도전성 금속재료를 이용하여 절연물로 이루어지는 회로기판(105)상에 원하는 회로 패턴(106)이나 전극단자(107)를 형성해 두고, 이 회로기판(105)상에 도전성 접착제(108)를 통하여 소정의 전극단자(107)와 돌기전극(104)의 전기적 접속이 행해지도록 반도체 소자(101)를 페이스 다운(face down)으로 배치한다.
그 후, 가열처리를 행하여 도전성 접착제(108)를 경화시켜, 전기검사를 행하여 동작상태를 확인한다. 그리고 정상 동작을 확인한 후, 반도체소자(101)와 회로기판(106)의 사이에 액상의 에폭시계등의 절연성을 가지는 수지(109)를 모세관현상을 이용하여 충전한다. 충전완료후, 가열처리등을 행하여 절연수지(109)를 경화시켜 플립 칩 실장을 행한다.
이상과 같은 제조 프로세스를 거쳐 플립 칩 실장기술을 이용한 반도체장치를 제조했다.
그러나, 상기 종래의 반도체장치 및 그 제조방법에서는 도11에 도시하는 바와같이, 주로, 회로기판(105)의 국소적인 휘어짐이나 구부러짐등에 의해 회로기판(105)의 평탄정도에 편차가 있고, 또한 전극단자(107)부의 막두께 정도에도 편차가 있으므로, 한개의 반도체소자 영역내에 위치하는 회로기판측의 전극단자(107)의 선단면이, 일정 수평면상에 없고, 높이방향에 있어서 편차가 있었다.
이 때문에, 반도체소자(101)를 페이스 다운으로 탑재할 때에는 회로기판(107)의 凹부에 있어서 반도체소자(101)와 회로기판(105)의 사이의 간극부의 칫수가 다른 부분과 비교해 크기 때문에, 이 凹부에 위치하는 전극단자(107)의 선단면에 도전성 접착제(108)가 도달할 수 없어, 전기적 접속의 불량이 발생하는 경우가 있다고 하는 문제점이 있었다.
본 발명은 반도체장치에 관한 것으로, 특히 플립 칩(flip chip) 실장(實裝)기술을 이용한 반도체장치 및 그 제조방법에 관한 것이다.
도1은 본 발명의 실시예1에 관한 반도체장치의 단면도,
도2는 본 발명의 실시예1에 관한 반도체장치의 제조 프로세스를 도시하는 공정도,
도3a는 도2의 제조 프로세스에 있어서, 도전성 접착제 전사공정의 반도체 장치의 단면도, 도3b는 마운트 공정에서 반도체 소자 가압공정의 반도체장치의 단면도,
도4는 본 발명의 실시예2에 관한 반도체장치의 제조 프로세스를 도시하는 공정도,
도5a는 도4의 제조 프로세스에 있어서, 마운트 공정에서 반도체 소자 가압공정의 반도체장치의 단면도, 도5b는 도전성 접착제 전사공정의 반도체장치의 단면도,
도6은 본 발명의 실시예3에 관한 반도체장치의 단면도,
도7은 본 발명의 실시예3에 관한 반도체장치의 제조 프로세스를 도시하는 공정도,
도8a는 도7의 회로기판 가압공정에 있어서, 회로기판 가압전의 상태를 도시한 반도체장치의 단면도, 도8b는 회로기판 가압후의 상태를 도시한 반도체장치의 단면도,
도9는 종래의 플립 칩 실장기술을 이용한 반도체장치의 일예의 단면도,
도10은 종래의 플립 칩 실장기술을 이용한 반도체장치의 제조 프로세스의 일예를 도시하는 공정도,
도11은 종래의 반도체 장치의 일예의 단면도이다.
본 발명은 상기 종래의 문제점을 해결하기 위해, 반도체소자와 회로기판을 보다 확실하게 안정되게 전기적으로 접속함으로서, 매우 품질이 안정된 생산성 좋은 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 첫번째 반도체장치는, 반도체소자의 소자형성면상의 전극단자부에 형성한 도전성 금속재료의 돌기전극과, 도전성 접착제와, 회로기판상의 전극단자를 통하여 상기 반도체소자와 상기 회로기판과의 전기적접속을 행하는 플립 칩 실장기술이 이용되며, 상기 회로기판상의 전극단자면의 높이가 다른 부분에 있어서, 상기 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향(相對向)하는 상기 회로기판상의 각 전극단자면과의 사이의 거리가, 각각 균일하게 되도록 상기 각 돌기전극이 이와 대응하는 회로기판상의 전극단자면의 높이에 따라 높이방향으로 소성변형되는 것을 특징으로 한다.
상기와 같은 반도체장치에 의하면, 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 각 전극단자면과의 사이의 거리가, 각각 균일하게 되도록 돌기전극의 높이가 적정하게 가동되어 있으므로, 반도체소자와 회로기판과의 전기적 접속을 확실하게 할 수 있다.
상기 반도체장치에 있어서는, 상기 돌기전극의 재료가 Au 및 Cu에서 선택되는 적어도 한개의 금속재료인 것이 바람직하다.
또한, 상기 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 각 전극단자면과의 사이의 거리가 1㎛∼10㎛의 범위인 것이 바람직하다.
다음에, 본 발명의 두번째 반도체방치는, 반도체소자의 소자형성면상의 전극단자와, 도전성 접착제와 회로기판상의 전극단자부에 형성한 도전성 금속재료의 돌기전극을 통하여 상기 반도체소자와 상기 회로기판과의 전기적 접속을 행하는 플립칩 실장기술이 이용되며, 상기 회로기판상의 전극단자면의 높이가 다른 부분에 있어서, 상기 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 상기 반도체소자의 소자형성면상의 각 전극단자면과의 사이의 거리가 각각 균일하게 되도록 상기 각 돌기전극이 이와 대응하는 회로기판상의 전극단자면의 높이에 따라 높이방향으로 가공되는 것을 특징으로 한다.
상기 두번째 반도체장치에 있어서는, 반도체소자의 소자형성면상의 전극단자상에, 도전성 금속재료의 적층막으로 이루어지는 배리어층이 형성되어 있는 것이 바람직하다.
상기 배리어층이 형성된 바람직한 반도체장치에 의하면, 반도체소자의 소자형성면상의 전극단자의 부식을 방지할 수 있다.
또한, 상기 반도체장치에 있어서는, 돌기전극의 돌출높이가 실질적으로 같은 것이 바람직하다.
상기 돌기전극의 돌출높이가 실질적으로 같은 것이 바람직한 반도체장치에 있어서는, 돌기전극을 도전성 접착제에 의한 접착 전에, 미리 경질재료의 평면부에 눌러 각 돌기전극의 선단면의 높이를 균일하게 하는 것이 바람직하다.
또한, 상기 돌기전극을 경질재료의 평면부에 눌러 각 돌기전극의 선단면의 높이를 균일하게 한 바람직한 반도체장치에 있어서는, 상기 돌기전극을 경질재료의 평면부에 누름으로서, 상기 돌기전극의 선단면의 압력을 1.5 ×108∼5.0×108N/m2의 범위로 하는 것이 바람직하다.
또한, 상기 경질재료의 평면성이 거리20mm사이에 있어서 4㎛이내인 것이 바람직하다.
또한, 상기 돌기전극의 재료가 Au 및 Cu에서 선택되는 적어도 한개의 금속재료인 것이 바람직하다.
또한, 상기 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 각 전극단자면과의 사이의 거리가 1㎛∼10㎛의 범위인 것이 바람직하다.
다음에, 본 발명의 첫번째 반도체장치의 제조방법은, 반도체소자의 소자형성면에 돌기전극을 형성한 후, 돌기전극의 꼭대기부에 도전성 접착제를 전사시켜, 반도체소자를 회로기판상에 페이스 다운으로 탑재할 때에, 반도체소자의 배면에서 가압함으로서, 상기 회로기판상의 전극단자면의 높이가 다른 부분에 있어서, 반도체소자의 각 돌기전극의 선단면과 이와 상대향하는 회로기판측의 전극단자면과의 사이의 거리가, 각각 균일하게 되도록 반도체소자의 돌기전극을, 이와 대응하는 회로기판상의 전극단자면의 높이에 따라 높이방향으로 소성변형시키는 것을 특징으로 한다.
상기 첫번째 반도체장치의 제조방법에 의하면, 반도체소자의 배면에서 가압함으로서, 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 각 전극단자면과의 사이의 거리가, 각각 균일하게 되도록 돌기전극의 높이를 적정하게 가공할 수 있으므로, 매우 신뢰성높은 반도체장치를 용이하고 낮은 가격으로 제조할 수 있다.
상기 첫번째 반도체장치의 제조방법에 있어서는, 상기 반도체소자의 배면에서 가압함으로서, 돌기전극의 선단면에 있어서의 압력을 1.5 ×108∼5.0×108N/m2의 범위로 하는 것이 바람직하다.
또한, 반도체소자의 돌기전극을 소성변형시킨 후에, 반도체소자의 각 돌기전극의 꼭대기부에 도전성 접착제를 전사시키고, 다시 반도체소자를 회로기판상에 페이스 다운으로 탑재하는 것이 바람직하다.
상기 돌기전극을 소성변형시킨 후에, 다시 반도체소자를 회로기판에 페이스 다운으로 탑재하는 바람직한 반도체장치의 제조방법에 있어서는, 페이스 다운으로 반도체소자를 회로기판에 탑재할 때에, 반도체 소자는 거의 가압되지 않으므로, 반도체 소자와 회로기판과의 위치편의를 방지할 수 있다.
다음에, 본 발명의 두번째 반도체장치의 제조방법은, 회로기판의 전극단자에 돌기전극을 형성한 후, 상기 회로기판상의 전극단자면의 높이가 다른 부분에 있어서, 상기 회로기판상의 각 돌기전극의 선단면과 이와 상대향하는 반도체소자의 전극단자면과의 사이의 거리가 각각 균일하게 되도록 상기 각 돌기전극을 높이방향으로 가공하여, 상기 각 돌기전극의 꼭대기부에 도전성 접착제를 전사한 후, 상기 반도체소자를 상기 회로기판상에 페이스 다운으로 탑재하는 것을 특징으로 한다.
상기 두번째 반도체장치의 제조방법에 의하면, 반도체소자를 가압하는 공정이 없으므로, 반도체소자에 주어지는 손상을 작게 할 수 있다.
또한, 상기 돌기전극을 도전성 접착제에 의한 접착 전에, 미리 경질재료의 평면부에 눌러 각 돌기전극의 선단면의 높이를 균일하게 하는 것이 바람직하다.
또한, 상기 돌기전극을 경질재료의 평면부에 누름으로서, 상기 돌기전극의 선단면의 압력을 1.5 ×108∼5.0×108N/m2의 범위로 하는 것이 바람직하다.
또한, 상기 경질재료의 평면성이 거리20mm사이에 있어서 4㎛이내인 것이 바람직하다.
이하, 본 발명의 반도체장치 및 그 반도체의 제조방법의 실시예에 대해 도면을 이용하여 설명한다.
(실시예1)
도1은 실시예1에 관한 반도체장치의 단면도이다. 도1에 도시하는 바와같이, 반도체소자(1)의 소자형성면상에는 알루미늄 전극단자(2)가 형성되며, 알루미늄 전극단자(2)이외의 부분은 Si산화막이나 질화막등으로 이루어지는 절연막(3)으로 덮여 있다.
알루미늄 전극단자(2)상에는 Au, Cu등의 도전성 금속재료로 이루어지는 돌기전극(4)이 형성되어 있다. 한편, 수지, 세라믹스, 유리등의 절연물로 이루어지는 회로기판(5)상에는 원하는 회로 패턴(6) 및 전극단자(7)가 형성되어 있다. 전극단자(7)는 회로패턴(6)에 접속되며, 플립 칩 실장시, 반도체소자(1)와의 전기적 접속을 행한다. 도전성 접착제(8)는 Ag, Cu, Ni등의 도전성 금속재료의 분말체를 수지중에 포함한 접착제이다. 반도체소자(1)와 회로기판(5)사이의 간극부에는 절연수지(9)가 충전되어 있다.
절연수지(9)가 경화되면, 그 경화 수축력에 의해 반도체소자(1)와 회로기판(5)을 접착한 후, 반도체소자(1)와 회로기판(5)을 강력하게 끌어당겨 고정한다. 이 때문에, 반도체장치에 있어서의 반도체소자(1)와 회로기판(5)의 접속의 기계적 강도가 높아져, 안정된 고정이 유지된다.
도1에 도시한 바와같이, 돌기전극(4)의 높이는, 회로기판(5)상의 전극단자(7)의 높이에 따라 가공되어 있다. 즉, 주로, 회로기판(5)의 주면상의 평탄정도의 편차 및 전극단자(7)의 막두께 정도 편차에 기인하여 전극단자(7)의 선단면의 높이방향의 위치에 편차가 있는데, 이 편차에 따라 돌기전극(4)의 높이는 소성변형에 의해 높이를 낮게한다. 이 경우, 소성변형전의 돌기전극(4)의 높이 편차는 전극단자(7)의 선단면 높이방향의 위치편차에 비해 작고, 그 높이는 거의 일정하므로, 전극단자(7)의 선단면 높이방향의 위치에 따라, 소성변형에 의한 돌기전극(4)의 높이 변화량은 달라진다. 구체적으로는, 전극단자(7)의 선단면과 반도체소자(1)와의 거리가 짧을수록, 돌기전극(4)의 높이 변화량은 커진다.
이 때문에, 반도체소자(1)측의 돌기전극(4)선단면과 회로기판(5)측의 전극단자(7)면 사이의 거리가 균일하게 된다. 이 거리는 1㎛∼10㎛의 범위인 것이 바람직하다. 보다 바람직하게는 5㎛정도이다. 이 결과, 돌기전극(4) 꼭대기부에 전사된 도전성 접착제(8)로 이루어지는 접합층은, 확실하게 회로기판(5) 측의 전극단자(7)면에 도달하여 부착할 수 있고, 전기적 접속불량의 발생을 막을 수 있다.
다음에, 실시예1에 관한 반도체장치의 제조방법을, 도2, 도3을 참조하면서 설명한다. 도2는 실시예1에 관한 반도체장치의 제조 프로세스를 도시하는 공정도이다. 도2에 도시한 바와같이, 우선, 종래 프로세스와 마찬가지로, 반도체소자(1)의 소자형성면에 소자를 형성한다.
다음에, 볼 본딩법을 이용하여 알루미늄 전극단자(2)면상에 Au의 돌기전극(4)을 형성한 후, 반도체 웨이퍼를 개개의 반도체소자(1)로 절단한다. 그 후, 돌기전극(4)의 꼭대기부에만 필요량의 도전성 접착제(8)를 전사한 후, 미리 원하는 회로 패턴(6)이나 전극단자(7)를 형성한 회로기판(5)상의 소정 위치에 배치한 다음에, 반도체소자(1)의 배면에서 가압하여 돌기전극(4)의 소성변형을 촉진하고, 돌기전극(4)의 높이를 적정하게 하는 가공을 실시한다.
마지막에 가열처리를 행하여 도전성 접착제(8)를 경화시켜, 전기검사에 의해 정상의 동작을 확인한 후, 반도체소자(1)와 회로기판(6)사이에 액상의 에폭시계등의 절연성수지(9)를 충전하여 경화시켜 반도체장치로 한다.
도3은 도2에 도시한 제조 프로세스에 있어서, 도전성 접착제 전사에서 반도체 소자 가압공정까지를 설명한 도면이다. 도3에서, 도면중에 표시한 번호는 도1과 같다. 도3a는 도2의 제조 프로세스에 있어서 도전성 접착제 전사 공정의 반도체장치의 단면도, 도3b는 마운트 공정에서 반도체 소자 가압공정의 반도체장치의 단면도를 도시하고 있다.
도3a에 도시한 바와같이, 돌기전극(4)의 꼭대기부 부근에만 필요량의 도전성 접착제(8)가 전사된다. 다음에 도3b에 도시한 바와같이, 반도체 소자(1)는 회로기판(5)상의 소정위치에 페이스 다운으로 배치된 후, 반도체 소자(1)의 배면에서 압력(P)이 가압되어, 돌기전극(4)의 소성변형을 촉진하여 돌기전극(4)의 높이가 적정하게 되기까지의 가공이 행해짐과 동시에, 페이스 다운방식에 의한 마운트를 완료한다.
반도체소자(1)의 배면에서 가압하는 압력은 상기 돌기전극(4)의 선단면에 있어서 1.5 ×108∼5.0×108N/m2의 범위인 것이 바람직하다. 이와같은 압력의 범위이면, 돌기전극(4)의 선단면과 전극단자(7)면 사이의 거리를 1㎛∼10㎛의 범위로 균일하게 할 수 있다.
또한, 돌기전극(4)을 형성할 때, 전사 범프법을 이용하여, 미리 별도의 장소에서 제작한 Au 나 Cu등의 도전성 금속재료 덩어리를, 알루미늄 전극단자(2)면에 누르고, 압력, 열 및 초음파 진동등을 가하여 도전성 금속재료 덩어리를 알루미늄 전극단자(2)면에 부착시켜, 돌기전극(4)으로 해도 된다.
또한, 무전해 혹은 전해에 의한 도금법을 이용하여 알루미늄 전극단자(2)면상에 도전성 금속재료를 석출하여 돌기전극(4)으로 해도 된다.
이상과 같이, 실시예1에 관한 반도체장치의 제조방법에 의하면, 종래 프로세스와 비교하여 돌기전극을 가압하는 공정과 반도체소자를 마운트하는 공정을 동시에 행할 수 있으므로, 공정의 간략화가 도모된다고 하는 효과도 함께 가진다.
(실시예2)
다음에, 본 발명의 제조방법의 반도체장치의 실시예2에 대해 도4, 5를 참조하면서 설명한다. 도4는 실시예2에 관한 반도체장치의 제조 프로세스를 도시하는 공정도이다. 상기 실시예1에 관한 반도체장치의 제조방법에서는, 우선 도전성 접착제를 전사한 반도체 소자를, 회로기판상에 페이스 다운으로 배치한 후, 가압하여 돌기전극의 소성변형과 마운트를 동시에 행했다.
실시예2에 관한 반도체장치의 제조방법은, 미리 회로기판상에 페이스 다운으로 배치한 반도체소자를 가압하여 돌기전극의 소성변형을 행한 후, 일단, 반도체소자를 회로기판에서 떼어내, 도전성 접착제의 전사를 행한 다음에, 다시 페이스 다운방식에 의한 마운트를 실시한다.
도5는 도4에 도시한 제조 프로세스에 있어서, 페이스 다운방식에 의한 마운트(1)에서 도전성 접착제 전사까지를 설명한 도면이다. 도5에서 도면중에 표시한 번호는 도1과 같다. 도5a는 도4의 제조 프로세스에 있어서, 마운트 공정에서 반도체 소자 가압공정의 반도체장치의 단면도, 도5b는 도전성 접착제 전사공정의 반도체 장치의 단면도를 도시하고 있다.
도5a에 도시하는 바와같이, 회로기판(5)상의 소정위치에 페이스 다운으로 배치된 반도체소자(1)는 배면에서 압력(P)이 가압되며, 적정한 돌기전극(4)의 소성변형이 실시된다.
다음에, 반도체소자(1)는 일단 회로기판(5)에서 떼어진 후, 도5b에 도시한 바와같이, 돌기전극(4)의 꼭대기부에만 필요량의 도전성 접착제(8)가 전사된다. 그 후, 다시 회로기판(5)상의 소정위치에 페이스 다운 방식으로 마운트된다. 이와같이 하여, 도1에 도시하는 구성과 실질적으로 동일한 구성을 가지는 반도체장치를 제조할 수 있다.
상기 실시예1에 관한 반도체장치의 제조방식에 있어서는, 반도체소자의 마운트시에 가압되므로, 반도체소자와 회로기판의 위치관계가 소정위치에서 편의될 가능성이 있는데, 실시예2에 관한 반도체장치의 제조방법에 의하면, 마운트할 때에는 가압이 거의 가해지지 않으므로, 반도체소자와 회로기판과의 위치관계가 소정위치에서 편의될 가능성은 적다. 이 때문에, 미세 피치 접속구조와 같은 마운트 정밀도를 가지는 반도체장치의 제조에 적합하다.
(실시예3)
다음에, 실시예3에 관한 반도체장치 및 그 제조방법에 대해 도6에서 도8을 참조하면서 설명한다. 도6은 실시예3에 관한 반도체장치를 도시하는 단면도이다. 도6에서 12는 알루미늄 전극단자면상에 형성된 Cr 및 Au의 적층막으로 이루어지는 배리어층이고, 14는 회로기판측의 전극단자면상에 형성된 돌기전극이다. 그 이외는 도1과 같다.
도1에 도시한 실시예1에 관한 반도체장치의 구성과 다른 것은, 알루미늄 전극단자(2)면에 직접 도전성 접착제가 접촉하면, 알루미늄이 부식될 가능성이 있으므로, 배리어층(12)을 형성한 점과, Au, Cu등의 도전성 금속재료로 이루어지는 돌기전극(14)이 회로기판(5)측의 전극단자(7)면상에 형성되어 있는 점이다.
본 실시예에 관한 반도체장치에 있어서도 실시예1에 관한 반도체장치와 마찬가지로, 도6에 도시한 바와같이, 돌기전극(14)의 높이는 회로기판(5)상의 전극단자(7)의 높이방향의 위치에 따라 가공되어 있다. 즉, 주로 회로기판(5)의 주면상의 평탄정도의 편차 및 전극단자(7)의 막두께 정도의 편차에 기인하여 전극단자(7)의 높이방향의 위치에는 편차가 있는데, 이 편차에 따라 돌기전극(14)은 소성변형에 의해 높이를 낮게하고 있다. 이 경우, 소성변형전의 돌기전극(14) 높이의 편차는 전극단자(7)의 높이방향의 위치 편차에 비해 작고, 그 높이는 거의 일정하므로, 전극단자(7)의 선단면 높이방향의 위치에 따라, 소성변형에 의한 돌기전극(14)의 높이 변화량은 달라진다. 구체적으로는 전극단자(7)의 선단면과 반도체소자(1)와의 거리가 짧을수록, 돌기전극(14)의 높이의 변화량은 커지게 된다.
이 때문에, 반도체소자(1)측의 배리어층(12)의 표면과 돌기전극(14)의 선단면사이의 거리는 균일하게 된다. 이 거리는 실시예1과 마찬가지로 1㎛∼10㎛의 범위인 것이 바람직하다. 보다 바람직한 것은 5㎛정도이다. 이 결과, 돌기전극(14) 꼭대기부에 전사된 도전성 접착제(8)로 이루어지는 접합층은, 확실하게 반도체소자(1)측의 배리어층(12)면에 도달하여 부착할 수 있고, 전기적 접속 불량이 발생하지 않는다.
다음에, 실시예3에 관한 반도체장치의 제조방법에 대해, 도7, 도8을 참조하면서 설명한다. 도7은 실시예3에 관한 반도체장치의 제조 프로세스를 도시하는 공정도이다. 도7에 도시한 바와같이, 반도체소자(1)의 소자형성면에 소자를 형성한 후, 알루미늄 전극단자(2)면상에 도금법에 의해 Cr 및 Au를 적층한 배리어층(12)을 형성한다. 그 후, 검사를 행한 다음에 반도체 웨이퍼를 개개의 반도체소자(1)로 절단한다.
한편, 회로기판(5)은 주면상에 원하는 회로패턴(6)이나 전극단자(7)를 형성한 후, 전극단자면(7)상에 볼 본딩법을 이용하여 Au의 돌기전극(14)을 형성한다.
다음에, 이 돌기전극(14)을 원하는 평탄정도를 가지고, 또한 경질의 재료로 이루어지는 평면판에 누름으로서, 돌기전극(14)의 적정한 소성변형을 촉진하고, 돌기전극(14)선단면의 높이를 거의 균일화한다.
그 후, 돌기전극(14)의 꼭대기부에만 필요량의 도전성 접착제(8)페이스트를 전사시키고 나서, 회로기판(5)상의 소정 위치에 반도체 소자(1)를 페이스 다운으로 마운트한 후, 가열처리를 행하여 도전성 접착제(8)를 경화시키고, 전기검사에 의해 정상 동작을 확인하고, 마지막에 반도체소자(1)와 회로기판(6)의 사이에 액상의 에폭시계등의 절연성을 가지는 수지(9)를 충전하여 경화시켜 반도체장치로 한다.
도8은 도7에 도시한 제조 프로세스에 있어서, 회로기판 가압에서 도전성 접착제 전사공정까지를 설명한 도면이다. 도7에서 도면중에 표시한 번호는 도6과 같다. 도8a는 도7의 회로기판 가압공정에 있어서, 회로기판 가압전의 상태를 도시한 반도체장치의 단면도, 도8b는 회로기판 가압후의 상태를 도시한 반도체장치의 단면도를 도시한다.
도8a에 도시한 바와같이, 회로기판(5)의 주면상에 형성한 돌기전극(14)을 원하는 평탄정도를 가지고, 또한, 경질의 재료로 이루어지는 평면판에 누름으로서 돌기전극(14)의 적정한 소성변형을 촉진하고, 돌기전극(14)선단면의 높이를 균일화한다. 상기 경질재료의 평면성은 거리20mm사이에 있어서 4㎛이내인 것이 바람직하다. 경질 재료로 이루어지는 평면판에 눌려지는 압력은, 상기 돌기전극(4)의 선단면에있어서 1.5 ×108∼ 5.0×108N/m2의 범위인 것이 바람직하다. 그 후 도8b에 도시하는 바와같이 돌기전극(14)의 꼭대기부에만 도전성 접착제(8)페이스트를 전사시키고 나서 반도체소자(1)의 마운트를 행한다.
또한, 돌기전극(14)을 형성할 때, 전사 범프법을 이용하여, 미리 별도의 장소에서 제작한 Au 나 Cu등의 도전성 금속재료 덩어리를 전극단자(7)면에 누르고, 압력, 열 및 초음파 진동등을 가하여 도전성 금속재료 덩어리를 전극단자(7)면에 부착시켜 돌기전극(14)으로 해도 된다.
또한, 무전해 혹은 전해에 의한 도금법을 이용하여, 전극단자(7)면상에 도전성 금속재료를 석출하여 돌기전극(14)으로 해도 된다.
또한, 페이스트를 이용한 두꺼운 막 형성제조기술을 이용해도 된다. 배리어층(12)에 대해서는, 재료는 Cr-Au막 이외라도 상관없다.
또한, 알루미늄 전극단자(2)가 알루미늄 이외의 Au 나 Pt등이 침투되기 어려운 재료로 형성되어 있는 경우는 특히 배리어층을 필요로 하지않는다.
이상과 같이, 실시예3에 관한 반도체장치의 제조방법에 의하면, 반도체소자를 가압하는 공정이 없어지므로, 반도체소자에 주어지는 손상이 적은 이점이 있다. 특히 반도체 소자가 Ga-As등의 화합물 반도체등의 약한 재료로 제작되는 경우에는 효과적이다.
이상과 같이, 본 발명의 반도체장치에 의하면, 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 각 전극단자면사이의 거리가 각각 균일하게 되도록 돌기전극의 높이가 적정하게 가공되므로, 반도체소자와 회로기판과의 전기적 접속을 확실하게 할 수 있다.
또한, 본 발명의 반도체장치의 제조방법에 의하면, 반도체소자의 배면에서 가압함으로서, 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 각 전극단자면사이의 거리가, 각각 균일하게 되도록 돌기전극의 높이를 적정하게 가공할 수 있으므로, 반도체소자와 회로기판과의 전기적 접속이 확실한 매우 신뢰성 높은 반도체장치를 용이하고 낮은가격에 제조할 수 있다.
이상과 같이, 본 발명의 반도체장치는, 반도체소자와 회로기판과의 전기적 접속이 확실하여 매우 신뢰성이 높으므로, 반도체소자와 회로기판이 전기적으로 접속되는 반도체장치로써 이용할 수 있다.
또한, 본 발명의 반도체장치의 제조방법에 의하면, 각 돌기전극을 소성변형시킴으로서, 반도체소자와 회로기판과의 전기적 접속을 확실하게 할 수 있으므로, 플립 칩 실장기술을 이용한 반도체 장치의 제조방법으로 이용할 수 있다.

Claims (18)

  1. 반도체소자의 소자형성면상의 전극단자부에 형성한 도전성 금속재료의 돌기전극과, 도전성 접착제와, 회로기판상의 전극단자를 통하여 상기 반도체소자와 상기 회로기판과의 전기적접속을 행하는 플립 칩 실장기술이 이용되며, 상기 회로기판상의 전극단자면의 높이가 다른 부분에 있어서, 상기 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 상기 회로기판상의 각 전극단자면과의 사이의 거리가, 각각 균일하게 되도록 상기 각 돌기전극이 이와 대응하는 회로기판상의 전극단자면의 높이에 따라 높이방향으로 소성변형하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 돌기전극의 재료가, Au 및 Cu에서 선택되는 적어도 하나의 금속재료인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 각 전극단자면과의 사이의 거리가 1㎛∼10㎛의 범위인 것을 특징으로 하는 반도체장치.
  4. 반도체소자의 소자형성면상의 전극단자와, 도전성 접착제와, 회로기판상의 전극단자부에 형성한 도전성 금속재료의 돌기전극을 통하여 상기 반도체소자와 상기 회로기판과의 전기적 접속을 행하는 플립 칩 실장기술이 이용되며, 상기 회로기판상의 전극단자면의 높이가 다른 부분에 있어서, 상기 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 상기 반도체소자의 소자형성면상의 각 전극단자면과의 사이의 거리가, 각각 균일하게 되도록 상기 각 돌기전극이 이와 대응하는 회로기판상의 전극단자면의 높이에 따라 높이방향으로 가공되어 있는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 반도체소자의 소자형성면상의 전극단자상에, 도전성 금속재료의 적층막으로 이루어지는 배리어층이 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 상기 돌기전극의 돌출높이가 실질적으로 같은 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 돌기전극을 도전성 접착제에 의한 접착 전에, 미리 경질재료의 평면부에 눌러 각 돌기전극의 선단면의 높이를 균일하게 하는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 돌기전극을 경질재료의 평면부에 누름으로서 상기 돌기전극의 선단면에 있어서의 압력을 1.5 ×108∼5.0×108N/m2의 범위로 하는 것을 특징으로 하는 반도체장치.
  9. 제7항에 있어서, 상기 경질재료의 평면성이 거리20mm사이에 있어서 4㎛이내인 것을 특징으로 하는 반도체장치.
  10. 반도체소자의 소자형성면에 돌기전극을 형성한 후, 돌기전극의 꼭대기부에 도전성 접착제를 전사시켜, 반도체소자를 회로기판상에 페이스 다운으로 탑재할 때에, 반도체소자의 배면에서 가압함으로서, 상기 회로기판상의 전극단자면의 높이가 다른 부분에 있어서, 반도체소자의 각 돌기전극의 선단면과 이와 상대향하는 회로기판측의 전극단자면과의 사이의 거리가, 각각 균일하게 되도록 반도체소자의 돌기전극을, 이와 대응하는 회로기판상의 전극단자면의 높이에 따라 높이방향으로 소성변형시키는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 반도체소자의 배면에서 가압함으로서, 상기 각 돌기전극의 선단면에 있어서의 압력을 1.5 ×108∼5.0×108N/m2의 범위로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제10항에 있어서, 반도체소자의 돌기전극을 소성변형시킨 후에, 반도체소자의 각 돌기전극의 꼭대기부에 도전성 접착제를 전사시켜, 다시 반도체소자를 회로기판상에 페이스 다운으로 탑재하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 회로기판상의 전극단자에 돌기전극을 형성한 후, 상기 회로기판상의 전극단자면의 높이가 다른 부분에 있어서, 상기 회로기판상의 각 돌기전극의 선단면과 이와 상대향하는 반도체소자의 전극단자면과의 사이의 거리가 각각 균일해지도록, 상기 각 돌기전극을 높이방향으로 가공하고, 상기 각 돌기전극의 꼭대기부에 도전성 접착제를 전사한 후, 상기 반도체소자를 상기 회로기판상에 페이스 다운으로 탑재하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 돌기전극을 도전성 접착제에 의한 접착 전에, 미리 경질재료의 평면부에 눌러 각 돌기전극의 선단면의 높이를 균일한 것으로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제14항에 있어서, 상기 돌기전극을 경질재료의 평면부에 누름으로서, 상기 돌기전극의 선단면에 있어서의 압력을 1.5 ×108∼5.0×108N/m2의 범위로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제14항에 있어서, 상기 경질재료의 평면성이 거리20mm사이에 있어서 4㎛ 이내인 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제4항에 있어서, 상기 돌기전극의 재료가 Au 및 Cu에서 선택되는 적어도 하나의 금속재료인 것을 특징으로 하는 반도체장치.
  18. 제4항에 있어서, 상기 각 돌기전극의 선단면과 상기 도전성 접착제를 통하여 상대향하는 각 전극단자면과의 사이의 거리가, 1㎛∼10㎛의 범위인 것을 특징으로 하는 반도체장치.
KR1019980707001A 1996-03-06 1997-03-05 반도체장치와 그 제조방법 KR100300758B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8049065A JP2951882B2 (ja) 1996-03-06 1996-03-06 半導体装置の製造方法及びこれを用いて製造した半導体装置
JP96-049065 1996-03-06
PCT/JP1997/000672 WO1997033313A1 (fr) 1996-03-06 1997-03-05 Dispositif a semi-conducteur et son procede de production

Publications (2)

Publication Number Publication Date
KR19990087563A KR19990087563A (ko) 1999-12-27
KR100300758B1 true KR100300758B1 (ko) 2001-11-02

Family

ID=12820690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980707001A KR100300758B1 (ko) 1996-03-06 1997-03-05 반도체장치와 그 제조방법

Country Status (7)

Country Link
US (1) US6452280B1 (ko)
EP (2) EP1191578A3 (ko)
JP (1) JP2951882B2 (ko)
KR (1) KR100300758B1 (ko)
CN (1) CN1175480C (ko)
DE (1) DE69722661T2 (ko)
WO (1) WO1997033313A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1223612A4 (en) * 2000-05-12 2005-06-29 Matsushita Electric Ind Co Ltd PCB FOR SEMICONDUCTOR COMPONENTS, THEIR MANUFACTURING METHOD AND MANUFACTURING OF THE FITTING PLANT FOR THE PCB
US6940178B2 (en) * 2001-02-27 2005-09-06 Chippac, Inc. Self-coplanarity bumping shape for flip chip
TWI245395B (en) * 2001-11-20 2005-12-11 Advanced Semiconductor Eng Multi-chip module package device
CN100356559C (zh) * 2003-09-24 2007-12-19 财团法人工业技术研究院 倒装芯片封装结构及其制造方法
TWI273664B (en) * 2004-03-26 2007-02-11 Advanced Semiconductor Eng Bumping process, bump structure, packaging process and package structure
KR100696190B1 (ko) * 2004-12-14 2007-03-20 한국전자통신연구원 플립 칩 본딩방법
JP4325571B2 (ja) * 2005-02-28 2009-09-02 株式会社日立製作所 電子装置の製造方法
TWI253697B (en) * 2005-04-08 2006-04-21 Phoenix Prec Technology Corp Method for fabricating a flip chip package
JP4765804B2 (ja) * 2006-07-14 2011-09-07 株式会社デンソー 半導体装置の製造方法
JP2008135719A (ja) * 2006-10-31 2008-06-12 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2008218643A (ja) * 2007-03-02 2008-09-18 Fujitsu Ltd 半導体装置及びその製造方法
US8309864B2 (en) * 2008-01-31 2012-11-13 Sanyo Electric Co., Ltd. Device mounting board and manufacturing method therefor, and semiconductor module
JP5028291B2 (ja) * 2008-01-31 2012-09-19 三洋電機株式会社 素子搭載用基板、素子搭載用基板の製造方法、半導体モジュールおよび半導体モジュールの製造方法
JP5385004B2 (ja) * 2009-05-22 2014-01-08 富士通テン株式会社 回路部品
JP6143104B2 (ja) * 2012-12-05 2017-06-07 株式会社村田製作所 バンプ付き電子部品及びバンプ付き電子部品の製造方法
KR102248876B1 (ko) * 2014-12-24 2021-05-07 엘지디스플레이 주식회사 표시장치 어레이 기판 및 표시장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499040A (ja) * 1990-08-06 1992-03-31 Matsushita Electric Ind Co Ltd 半導体素子の実装方法および実装基板
JPH0831875A (ja) * 1994-07-18 1996-02-02 Sony Corp 部品実装方法
JPH0855874A (ja) * 1994-08-11 1996-02-27 Matsushita Electric Ind Co Ltd 半導体チップの接着方法

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE296385C (ko)
US4661192A (en) * 1985-08-22 1987-04-28 Motorola, Inc. Low cost integrated circuit bonding process
US4740657A (en) 1986-02-14 1988-04-26 Hitachi, Chemical Company, Ltd Anisotropic-electroconductive adhesive composition, method for connecting circuits using the same, and connected circuit structure thus obtained
JPS6360540A (ja) 1986-09-01 1988-03-16 Seiko Epson Corp 接続端子の製造方法
JPS63152135A (ja) 1986-12-17 1988-06-24 Hitachi Ltd 半導体装置の製造方法
JPS63289824A (ja) 1987-05-21 1988-11-28 Fuji Electric Co Ltd 集積回路装置の実装方法
JPS647542A (en) 1987-06-30 1989-01-11 Toshiba Corp Formation of bump
JPH0793306B2 (ja) 1987-08-05 1995-10-09 日本電装株式会社 半導体集積回路装置
US5014111A (en) * 1987-12-08 1991-05-07 Matsushita Electric Industrial Co., Ltd. Electrical contact bump and a package provided with the same
JP2541284B2 (ja) 1988-06-09 1996-10-09 富士通株式会社 半導体チップの実装方法
US5001542A (en) 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
JPH02177546A (ja) 1988-12-28 1990-07-10 Fujitsu Ltd 半導体集積回路の製造方法
JPH03209831A (ja) 1990-01-12 1991-09-12 Matsushita Electric Ind Co Ltd 半導体装置
JP2764632B2 (ja) 1990-04-09 1998-06-11 イビデン株式会社 電子回路基板とその製造方法
JPH046841A (ja) 1990-04-24 1992-01-10 Matsushita Electric Works Ltd 半導体装置の実装構造
JPH0433348A (ja) 1990-05-29 1992-02-04 Sharp Corp 半導体装置
JPH04137541A (ja) 1990-09-27 1992-05-12 Sharp Corp 突起電極の形成方法
JPH04137630A (ja) 1990-09-28 1992-05-12 Seiko Epson Corp 半導体装置
JPH04144145A (ja) 1990-10-04 1992-05-18 Matsushita Electric Ind Co Ltd 半導体装置の実装方法
JPH05283414A (ja) 1991-04-16 1993-10-29 Nippon Steel Corp 半導体装置用金属配線のバンプ高さ制御装置
JPH05144821A (ja) 1991-04-30 1993-06-11 Toshiba Corp 半導体装置
JPH0562977A (ja) 1991-09-02 1993-03-12 Fuji Electric Co Ltd 集積回路装置用バンプ電極
JP2730357B2 (ja) * 1991-11-18 1998-03-25 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH05144888A (ja) 1991-11-19 1993-06-11 Fujitsu Ltd 半導体チツプの実装方法
JPH05166879A (ja) 1991-12-12 1993-07-02 Matsushita Electric Ind Co Ltd Ｉｃ実装方法
US5436503A (en) * 1992-11-18 1995-07-25 Matsushita Electronics Corporation Semiconductor device and method of manufacturing the same
JP3259393B2 (ja) 1993-01-08 2002-02-25 ソニー株式会社 半導体チップの実装方法
JPH06302649A (ja) 1993-04-13 1994-10-28 Citizen Watch Co Ltd 半導体装置の接続方法
KR0171438B1 (ko) 1993-09-29 1999-10-15 모리시따 요오이찌 반도체 장치를 회로 기판상에 장착하는 방법 및 반도체 장치가 장착된 회로 기판
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
JP2793766B2 (ja) 1993-12-27 1998-09-03 株式会社ピーエフユー 導電ペースト転写方法
JP3255796B2 (ja) 1994-05-26 2002-02-12 松下電器産業株式会社 半導体装置の実装方法
US5907187A (en) * 1994-07-18 1999-05-25 Kabushiki Kaisha Toshiba Electronic component and electronic component connecting structure
US5686353A (en) 1994-12-26 1997-11-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
EP0732107A3 (en) * 1995-03-16 1997-05-07 Toshiba Kk Screen device for circuit substrate
US5801446A (en) * 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
US5796591A (en) 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
US5578527A (en) 1995-06-23 1996-11-26 Industrial Technology Research Institute Connection construction and method of manufacturing the same
JPH0982760A (ja) * 1995-07-07 1997-03-28 Toshiba Corp 半導体装置、半導体素子およびその半田接続部検査方法
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
JPH09134934A (ja) * 1995-11-07 1997-05-20 Sumitomo Metal Ind Ltd 半導体パッケージ及び半導体装置
EP0805614B1 (en) * 1995-11-17 2005-04-13 Kabushiki Kaisha Toshiba Multilayered wiring board, prefabricated material for multilayered wiring board, process of manufacturing multilayered wiring board, electronic parts package, and method for forming conductive pillar
US5611884A (en) 1995-12-11 1997-03-18 Dow Corning Corporation Flip chip silicone pressure sensitive conductive adhesive
KR100438256B1 (ko) * 1995-12-18 2004-08-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
JP3409957B2 (ja) 1996-03-06 2003-05-26 松下電器産業株式会社 半導体ユニット及びその形成方法
JP2891184B2 (ja) * 1996-06-13 1999-05-17 日本電気株式会社 半導体装置及びその製造方法
US5808319A (en) * 1996-10-10 1998-09-15 Advanced Micro Devices, Inc. Localized semiconductor substrate for multilevel transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499040A (ja) * 1990-08-06 1992-03-31 Matsushita Electric Ind Co Ltd 半導体素子の実装方法および実装基板
JPH0831875A (ja) * 1994-07-18 1996-02-02 Sony Corp 部品実装方法
JPH0855874A (ja) * 1994-08-11 1996-02-27 Matsushita Electric Ind Co Ltd 半導体チップの接着方法

Also Published As

Publication number Publication date
CN1175480C (zh) 2004-11-10
EP0951063B1 (en) 2003-06-04
EP1191578A3 (en) 2002-05-08
EP1191578A2 (en) 2002-03-27
KR19990087563A (ko) 1999-12-27
JPH09246320A (ja) 1997-09-19
JP2951882B2 (ja) 1999-09-20
WO1997033313A1 (fr) 1997-09-12
US6452280B1 (en) 2002-09-17
DE69722661T2 (de) 2004-05-13
EP0951063A4 (ko) 1999-10-20
EP0951063A1 (en) 1999-10-20
CN1212786A (zh) 1999-03-31
DE69722661D1 (de) 2003-07-10

Similar Documents

Publication Publication Date Title
KR100300758B1 (ko) 반도체장치와 그 제조방법
EP1445995B1 (en) Method of mounting an electronic component on a circuit board and system for carrying out the method
US5485949A (en) Capillary for a wire bonding apparatus and a method for forming an electric connection bump using the capillary
TW502353B (en) Flip chip assembly structure for semiconductor device and its assembling method
JP4920769B2 (ja) 導電性接触子用ホルダ
JP3502776B2 (ja) バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
US6518649B1 (en) Tape carrier type semiconductor device with gold/gold bonding of leads to bumps
KR100563890B1 (ko) 전기적 접속 장치 및 전기적 접속 방법
KR20070117991A (ko) 반도체 장치 및 그 제조 방법
US6207550B1 (en) Method for fabricating bump electrodes with a leveling step for uniform heights
JP2001068621A (ja) 半導体装置及びその製造方法
TW476230B (en) A structure of mounting a semiconductor element onto a substrate and mounting method thereof
US20140117544A1 (en) Semiconductor device and manufacturing method thereof
KR0180579B1 (ko) 프로브카드의 제조방법
EP0969503A2 (en) Electronic circuit device
JP2002270647A (ja) 半導体チップ実装基板およびその製造方法
KR100551388B1 (ko) 회로기판의평탄화방법및반도체장치의제조방법
JP2000277649A (ja) 半導体装置及びその製造方法
US6391422B1 (en) Wiring substrate and stiffener therefor
US20020063324A1 (en) Semiconductor device, method of fabricating same, semiconductor device package construction, and method of mounting the semiconductor device
JP2002151801A (ja) 回路基板構造およびその製造方法
JP2932995B2 (ja) 半導体装置の製造方法と半導体素子実装用基板保持具
JP2004087717A (ja) 電子部品
JPH03129745A (ja) 半導体装置の実装方法
JP3777131B2 (ja) 電子部品実装方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130603

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 16

EXPY Expiration of term