JP2012243840A - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
film
lead
manufacturing
plating film
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Hiroaki Narita
博明 成田
Ken Masuda
賢 増田
Akira Makinae
亮 蒔苗
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Renesas Electronics Corp
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Abstract

【課題】バンプ電極の接合不良を改善することにより、半導体装置の製造歩留まりを向上させる。
【解決手段】半導体チップ３の表面に形成された複数のボンディングパッド４と複数のリード２とを複数のバンプ電極５を介してそれぞれ接続する半導体装置において、複数のリード２の上面を、平坦な面（最大高さ（Ｒｙ）＝０）ではなく、最大高さ（Ｒｙ）が０μｍよりも大きく、２０μｍ以下の範囲（０μｍ＜最大高さ（Ｒｙ）≦２０μｍ）の粗さを有する半光沢状の面とする。
【選択図】図４

Description

本発明は、半導体装置およびその半導体製造技術に関し、特に、半導体チップの表面に形成されたボンディングバッドと、外部端子とをバンプ電極を介して電気的に接続した接合部を有する半導体装置に適用して有効な技術に関するものである。
例えば特開２００８−４７８３６号公報（特許文献１）には、光半導体素子、外部端子として用いられる金属板、およびバンプが樹脂により覆われた半導体装置が記載されており、金属板のそれぞれの下面は共通の仮想平面上にあって、樹脂により覆われることなく露出している態様が開示されている。
また、特開２００６−９３５５６号公報（特許文献２）には、金属バンプに接合された電解メッキ層からなるフラットな配線から構成された端子と、半導体素子の第２の主面に接合された放熱構造を有するベッド部と、半導体素子および金属バンプを封止する樹脂封止体とを備える半導体装置が記載されており、電解メッキ層およびベッド部の各一面が樹脂封止体から露出することが開示されている。
特開２００８−４７８３６号公報 特開２００６−９３５５６号公報
電子機器の小型化および薄型化に伴い、電子機器に搭載される半導体装置（半導体パッケージ）においても小型化および薄型化が要求されている。
半導体装置の小型化および薄型化を実現するためには、例えば前記特許文献１または前記特許文献２に記載されているように、外部端子となるリード（端子、金属板、導電パターン）をめっき法により形成し、さらに、このリードと半導体チップの表面に形成されたボンディングパッド（電極パッド、表面電極）とをバンプ電極（バンプ、金属バンプ、突起状電極）を介して電気的に接続することにより、リードの上面上に半導体チップを搭載（フリップチップボンディング）した構造が有効とされている。
しかしながら、本願発明者らが検討したところ、このような構造の半導体装置については、以下に説明する種々の技術的課題が存在する。
すなわち、リードの上面からバンプ電極が剥がれる接合不良が発生することが明らかとなった。この接合不良は、めっき法により形成されるリードの上面が粗いことに起因すると考えられた。そこで、使用するめっき液に添加剤を加えることにより、リードの上面を平坦化する検討を行った。これにより、リードとバンプ電極との接合強度は向上したが、一方で、形成されるリードが脆くなるため、単にめっき液に添加剤を加えてリードの上面を平坦化するだけでは、バンプ電極の接合不良を改善することは困難であった。
本発明の目的は、バンプ電極の接合不良を改善することにより、半導体装置の製造歩留まりを向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、複数のリードと、複数のリードの上面上に配置された半導体チップとを含む半導体装置であって、半導体チップは複数のボンディングパッドが形成された表面と、この表面とは反対側の裏面とを有し、半導体チップの表面に形成された複数のボンディングパッドと複数のリードとをそれぞれバンプ電極を介して接続し、各リードの上面の粗さの最大高さを０μｍより大きく、２０μｍ以下の範囲とする。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
バンプ電極の接合不良を改善することにより、半導体装置の製造歩留まりを向上させることができる。
本発明の実施の形態１における半導体装置の封止体を透かした要部平面図である。 図１に示すＡ−Ａ′線に沿った半導体装置の要部断面図である。 図１に示すＢ−Ｂ′線に沿った半導体装置の要部断面図である。 本発明の実施の形態１における半導体装置のバンプ電極の部位を拡大して示す要部断面図である。 本発明の実施の形態１における半導体装置の下面を示す要部平面図である。 本発明の実施の形態１による半導体装置の製造方法を説明する工程図である。 本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中における半導体ウエハの要部平面図である。 本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中における半導体ウエハの要部平面図（図７に続く説明図）である。 本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中における説明図（図８に続く説明図）であり、（ａ）は半導体装置の要部平面図、（ｂ）は半導体装置の要部断面図である。 本発明の実施の形態１による１個のリードを拡大して示すリードの要部断面図である。 本発明の実施の形態１による複数のリードを有する基材の製造方法を説明する工程図である。 本発明の実施の形態１による複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図である。 本発明の実施の形態１による複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図（図１２に続く、図１２と同じ箇所の要部断面図）である。 本発明の実施の形態１による複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図（図１３に続く、図１２と同じ箇所の要部断面図）である。 本発明の実施の形態１による複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図（図１４に続く、図１２と同じ箇所の要部断面図）である。 本発明の実施の形態１による複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図（図１５に続く、図１２と同じ箇所の要部断面図）である。 本発明の実施の形態１による複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図（図１６に続く、図１２と同じ箇所の要部断面図）である。 本発明の実施の形態１による複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図（図１７に続く、図１２と同じ箇所の要部断面図）である。 本発明の実施の形態１によるニッケル粒子の成長方向とニッケルめっき液に含まれる添加剤の量との関係を説明する模式図である。 本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中における説明図（図９に続く説明図）であり、（ａ）は半導体装置の要部平面図、（ｂ）は半導体装置の要部断面図である。 本発明の実施の形態１によるリードとバンプ電極との接合強度と、リードの上面の粗さの最大高さ（Ｒｙ）との関係を示すグラフ図である。 本発明の実施の形態１によるリードとバンプ電極との接合強度と、リードの上面の粗さの算術平均粗さ（Ｒａ）との関係を示すグラフ図である。 （ａ）は本発明の実施の形態１による粗い上面を有するリードとバンプ電極との接合を説明する接合部の模式図、（ｂ）は本発明の実施の形態１による比較的平坦な上面を有するリードとバンプ電極との接合を説明する接合部の模式図である。 本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中における説明図（図２０に続く説明図）であり、（ａ）は半導体装置の要部平面図、（ｂ）は半導体装置の要部断面図である。 本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中における説明図（図２４に続く説明図）であり、（ａ）は半導体装置の要部平面図、（ｂ）は半導体装置の要部断面図である。 本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中における説明図（図２５に続く説明図）であり、（ａ）は半導体装置の要部平面図、（ｂ）は半導体装置の要部断面図である。 本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中における説明図（図２６に続く説明図）であり、（ａ）は半導体装置の要部平面図、（ｂ）は半導体装置の要部断面図である。 本発明の実施の形態２における半導体装置の封止体を透かした要部平面図である。 図２８に示すＣ−Ｃ′線に沿った半導体装置の要部断面図である。 図２８に示すＤ−Ｄ′線に沿った半導体装置の要部断面図である。 本発明の実施の形態２における半導体装置の下面を示す要部平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
≪半導体装置について≫
本実施の形態１における半導体装置について、図１〜図５を用いて説明する。図１は半導体装置の封止体を透かした要部平面図、図２は図１に示すＡ−Ａ′線に沿った半導体装置の要部断面図、図３は図１に示すＢ−Ｂ′線に沿った半導体装置の要部断面図、図４はバンプ電極の部位を拡大して示す要部断面図、図５は半導体装置の下面を示す要部平面図である。
半導体装置１は、めっき法により形成された複数のリード（端子、金属板、導電パターン）２と、半導体チップ３と、複数のリード２と半導体チップ３の表面（主面）に形成された複数のボンディングパッド（電極パッド、表面電極）４とをそれぞれ電気的に接続する複数のバンプ電極（バンプ、金属バンプ、突起状電極）５と、から構成されている。
複数のリード２は、上面（表面）、およびこの上面とは反対側の下面（裏面、実装面）を有している。複数のリード２は、めっき法により形成（堆積）されためっき膜（金属粒子の集合体）であり、具体的には、金（Ａｕ）膜上にニッケル（Ｎｉ）膜が堆積され、さらに、このニッケル膜上に銀（Ａｇ）膜が堆積されている。金膜の厚さは、例えば０．０３μｍ、ニッケル膜の厚さは、例えば６０μｍ、銀膜の厚さは、例えば３μｍである。従って、複数のバンプ電極５がそれぞれ接合（接続）される複数のリード２のそれぞれの上面には銀膜が形成されていることから、複数のリード２と複数のバンプ５とのそれぞれの接合部には、合金接合によって金−銀合金膜が形成される。なお、銀膜に代えて、ニッケル膜上に金膜を形成してもよい。この場合は、複数のリード２と複数のバンプ５とのそれぞれの接合部には、機械接合によって金膜が形成される。
半導体チップ３は、表面、およびこの表面とは反対側の裏面を有している。半導体チップ３の表面側には、例えば複数の半導体素子と、絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜６と、から構成される集積回路が形成されている。
また、半導体チップ３は、その表面に複数のボンディングパッド４、および複数のボンディングパッド４に形成（接合、接続）された複数のバンプ電極５を有している。複数のボンディングパッド４は、集積回路に形成された多層配線（図示は省略）のうちの最上層の配線（例えばアルミニウム（Ａｌ））からなり、集積回路を保護するための表面保護膜６に形成された開口部により露出している。複数のバンプ電極５は、例えば金からなり、表面保護膜６に形成された開口部において複数のボンディングパッド４とそれぞれ接合している。半導体チップ３は、その表面と複数のリード２の上面とが対向し、複数のリード２と複数のバンプ電極５とがそれぞれ接合することにより、複数のリード２の上面上に配置（搭載）されている。
さらに、複数のリード２のそれぞれの一部（上面および側面）、半導体チップ３、および複数のバンプ電極５は樹脂封止体（封止体）７によって封止されている。従って、複数のリード２と複数のバンプ電極５とのそれぞれの接合部は樹脂封止体７によって封止されている。しかし、樹脂封止体７の下面（裏面）からは複数のリード２のそれぞれの他部（下面、裏面、実装面）が露出した構造となっている。なお、半導体チップ３の表面に形成された表面保護膜６と複数のリード２との間は、所定の間隔（図４に示す隙間量）が維持されており、この間にも樹脂封止体７が形成されている。
前述したように、複数のバンプ電極５は、複数のリード２の上面にそれぞれ接合されているが、複数のリード２のそれぞれの上面は平坦な面（最大高さ（Ｒｙ）＝０）ではなく、最大高さ（Ｒｙ）が０μｍよりも大きく、２０μｍ以下の範囲（０μｍ＜最大高さ（Ｒｙ）≦２０μｍ）の粗さを有した面である。さらに、複数のリード２のそれぞれの上面の算術平均粗さ（Ｒａ）は０μｍよりも大きく、０．７μｍ以下の範囲（０μｍ＜算術平均粗さ（Ｒａ）≦０．７μｍ）である。ここで、最大高さ（Ｒｙ）とは、粗さ曲線からその平均線の方向に基準長さだけを抜き取り、この抜き取り部分の山頂線と谷底線との間隔を粗さ曲線の縦倍率の方向に測定し、この値をμｍで表したものをいう。また、算術平均粗さ（Ｒａ）とは、粗さ曲線からその平均線の方向に基準長さだけを抜き取り、この抜き取り部分の平均線の方向にＸ軸を、縦倍率の方向にＹ軸を取り、粗さ曲線をｙ＝ｆ（ｘ）で表したときに下記式によって求められる値をμｍで表したものである。
Figure 2012243840
このように、本実施の形態１による半導体装置１では、複数のリード２の上面の粗さ（最大高さ（Ｒｙ）および算術平均粗さ（Ｒａ））を所定の範囲に設定している。その効果および作用については後述するが、これにより、複数のリード２と複数のバンプ電極５とのそれぞれの接合部における接合強度を上げることができる。
≪半導体装置の製造方法について≫
次に、本実施の形態１による４ピンの外部端子を有する半導体装置の製造方法を図６〜図２７を用いて工程順に説明する。図６は半導体装置の製造方法を説明する工程図、図７および図８は半導体装置の製造方法を説明する製造工程中における半導体ウエハの要部平面図、図９（ａ）および（ｂ）はそれぞれ半導体装置の製造方法を説明する製造工程中における半導体装置の要部平面図および要部断面図、図１０は１個のリードを拡大して示すリードの要部断面図、図１１は複数のリードを有する基材の製造方法を説明する工程図、図１２〜図１８は複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図、図１９はニッケル粒子の成長方向とニッケルめっき液に含まれる添加剤の量との関係を説明する模式図、図２０（ａ）および（ｂ）はそれぞれ半導体装置の製造方法を説明する製造工程中における半導体装置の要部平面図および要部断面図、図２１はリードとバンプ電極との接合強度と、リードの上面の粗さの最大高さ（Ｒｙ）との関係を示すグラフ図、図２２はリードとバンプ電極との接合強度と、リードの上面の粗さの算術平均粗さ（Ｒａ）との関係を示すグラフ図、図２３（ａ）および（ｂ）はそれぞれ粗い上面を有するリードとバンプ電極との接合を説明する接合部の模式図および比較的平坦な上面を有するリードとバンプ電極との接合を説明する接合部の模式図、図２４〜図２７（ａ）および（ｂ）はそれぞれ半導体装置の製造方法を説明する製造工程中における半導体装置の要部平面図および要部断面図である。
ここでは、４ピンの外部端子を有する半導体装置の製造方法について説明するが、これに限定されるものではなく、例えば６ピンまたは９ピンの外部端子を有する半導体装置の製造方法にも適用することができる。
（Ｐ１０１：スタッドバンプボンディング（stud bump bonding））
まず、図７に示すように、半導体ウエハ１０を準備する。半導体ウエハ１０は単結晶シリコンからなり、その直径は、例えば２００ｍｍまたは３００ｍｍ、その厚さは、例えば０．７ｍｍ以上（製造工程への投入時の値）である。半導体ウエハ１０は、表面（主面）、表面にマトリックス状に区画形成された複数のチップ領域ＣＡ、複数のチップ領域ＣＡの間に形成されたスクライブ領域（ダイシングライン）ＤＬ、および表面とは反対側の裏面を有している。
半導体ウエハ１０の表面の各チップ領域ＣＡには、これに限定されないが、複数の半導体素子と、絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とから構成される集積回路が形成されている。上記絶縁層は、例えば酸化シリコン膜で形成されている。上記配線層は、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、または銅（Ｃｕ）などの金属膜で形成されている。上記表面保護膜（例えば前述の図２〜図４に符号６で示す表面保護膜）は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。また、半導体ウエハ１０の表面の各チップ領域ＣＡには、上記複数の半導体素子と電気的に接続された複数のボンディングパッド（電極パッド、表面電極）、例えば前述の図４に示す複数のボンディングパッド４が配置され、これら複数のボンディングパッドは、上記多層配線層のうちの最上層の配線からなり、上記表面保護膜にそれぞれのボンディングパッドに対応して形成された開口部により露出している。
次に、半導体ウエハ１０の裏面を、研削材を用いて研削することにより、半導体ウエハ１０の厚さを所定の厚さまで薄くする。その厚さは、例えば０．１３ｍｍ程度である。
（Ｐ１０２：ウエハダイシング（wafer dicing）工程）
次に、図８に示すように、予めダイシングテープを貼り付けた環状のフレーム１１を用意しておき、このダイシングテープの上面に、その回路形成面を上面にして半導体ウエハ１０を貼着する。次に、例えばダイヤモンド微粒を貼り付けた極薄の円形刃（ダイシングブレード）１２を用いて、半導体ウエハ１０をスクライブ領域ＤＬに沿って縦、横に切断する。半導体ウエハ１０は半導体チップ３に個片化されるが、個片化された後も半導体チップ３はダイシングテープを介してフレーム１１に固定されているため、整列した状態を維持している。
次に、ダイシングテープの下面側から紫外線を照射して、接着層の接着力を低下させることにより、各半導体チップ３がダイシングテープから剥がれやすくする。
（Ｐ１０３：フリップチップボンディング（flip chip bonding）工程）
（Ｐ１０３−１：基材準備工程）
次に、図９に示すように、基材（金属板、ステンレス基板、母基板）１３を準備する。基材１３は、例えばステンレス（ＳＵＳ４０３）または銅などの導電性部材から成り、１つの半導体チップ３が搭載される領域（チップ搭載領域ＤＩＡ）がマトリックス状に区画形成された多数個取り基板である。図９では、４つのチップ搭載領域ＤＩＡが形成された基材１３を例示している。基材１３の厚さは、例えば０．１５ｍｍ程度である。基材１３の上面（表面）のチップ搭載領域ＤＩＡにはそれぞれ外部端子である４個のリード（端子、金属板、導電パターン）２が形成されている。
図１０に示すように、リード２は、例えば電解めっき法により金（Ａｕ）膜２Ａ、ニッケル（Ｎｉ）膜２Ｂ、および銀（Ａｇ）膜２Ｃ（または金膜）を下から順次形成した積層膜により構成され、ニッケル膜２Ｂがひさし状に張り出した迫り出し部を有するマッシュルーム形状を有している。リード２の上面（表面）は、基材１３の上面よりも高い位置にあるが、電解めっき法により形成するリード２は、導電性基板（金属板）をパターニングすることで形成されたリードフレームの一部から成るリードの厚さの約半分以下の厚さで形成することができる。また、リード２の形状をマッシュルーム形状とすることにより、後の製造工程であるレジンモールド工程（Ｐ１０４）において、リード２のアンカー効果が期待できる。リード２を構成する金膜２Ａの厚さは、例えば０．０３μｍ、ニッケル膜２Ｂの厚さは、例えば６０μｍ、銀膜２Ｃ（または金膜）の厚さは、例えば３μｍである。
次に、リード２の形状について詳細に説明する。
まず、図１１〜図１８を用いて複数のリード２が形成された基材１３の製造方法について説明する。図１１は複数のリードを有する基材の製造方法を説明する工程図、図１２〜図１８は複数のリードを有する基材の製造方法を説明する製造工程中における基材の要部断面図である。
（Ｐ１０３−１（１）：レジスト貼り付け工程〜露光工程）
図１２に示すように、基材１３の上面にレジスト膜５０を塗布した後、このレジスト膜５０に、所定のパターンが形成されたフィルムマスク５１を介して紫外線を露光する。同様に、基材１３の上面と反対側の下面（裏面）にレジスト膜５２を塗布した後、このレジスト膜５２に、所定のパターンが形成されたフィルムマスク５３を介して紫外線を露光する。
（Ｐ１０３−１（２）：現像工程）
図１３に示すように、フィルムマスク５１，５３を除去した後に現像処理を施して、基材１３の上面に塗布されたレジスト膜５０および基材１３の下面に塗布されたレジスト膜５２をそれぞれパターニングする。これにより、基材１３の上面に塗布されたレジスト膜５０に複数のリード２を形成するための複数のリード用の穴５４を形成し、基材１３の下面に塗布されたレジスト膜５２に複数のガイド用の穴５５を形成する。
（Ｐ１０３−１（３）：金めっき工程）
図１４に示すように、基材１３の下面に形成されたレジスト膜５２の表面を保護フィルム５６で覆った後、電解めっき法により基材１３の上面に形成された複数のリード用の穴５４の底部にそれぞれ金膜２Ａを形成（堆積）する。金膜２Ａの厚さは、例えば０．０３μｍである。
（Ｐ１０３−１（４）：ニッケルめっき工程）
図１５に示すように、さらに、電解めっき法により基材１３の上面に形成された複数のリード用の穴５４の内部に、金膜２Ａに接続してニッケル膜２Ｂをそれぞれ形成（堆積）する。このニッケル膜２Ｂは、複数のリード用の穴５４の内部のみでなく、レジスト膜５１の表面にも拡がって形成されるので、オーバーハング（庇のようにはみ出した部位）を有するマッシュルーム形状に形成される。ニッケル膜２Ｂの厚さは、例えば６０μｍである。
（Ｐ１０３−１（５）：銀（または金）めっき工程）
図１６に示すように、さらに、電解めっき法により基材１３の上面に形成された複数のニッケル膜２Ｂの表面に、ニッケル膜２Ｂに接続して銀膜２Ｃ（または金膜）をそれぞれ形成（堆積）する。銀膜２Ｃ（または金膜）の厚さは、例えば３μｍである。なお、本実施の形態１では、金膜２Ａ、ニッケル膜２Ｂ、および銀膜２Ｃ（または金膜）を電解めっき法により形成することについて説明したが、無電解めっき法により形成してもよい。ただし、これらめっき膜の形成速度（堆積速度）を考慮した場合には、電解めっき法を用いることが好ましい。
（Ｐ１０３−１（６）：フレームエッチング工程）
図１７に示すように、基材１３の下面に形成されたレジスト膜５２の表面を覆う保護フィルム５６を除去した後、レジスト膜５２をマスクとして基材１３をエッチングする。これにより、レジスト膜５２に形成されたガイド用の穴５５に対応して基材１３の外枠５７を形成する。
（Ｐ１０３−１（７）：除去工程）
図１８に示すように、レジスト膜５０，５２を除去し、余分な基材１３の一部を除去することにより、複数のリード２を有する基材１３が略完成する。
ところで、前述したニッケルめっき工程（Ｐ１０３−１（４））においては、その表面の粗さが所定の範囲の粗さ（０μｍ＜最大高さ（Ｒｙ）≦２０μｍ、０μｍ＜算術平均粗さ（Ｒａ）≦０．７μｍ）となるように、ニッケル膜２Ｂは形成される。具体的には、ニッケルめっき液に微量の添加剤（例えば硫黄（Ｓ）および炭素（Ｃ））を入れることによって、ニッケル粒子の成長方向を基材１３の上面に対して垂直な方向から、水平な方向へ変化させる。
ニッケル粒子の成長方向とニッケルめっき液に含まれる添加剤の量との関係を図１９に示す模式図を用いて説明する。
添加剤を含まないニッケルめっき液を用いた場合は、ニッケル粒子は基材１３の上面に対して垂直方向（縦方向）に粒状に成長し、この縦粒状ニッケル５８が重なってニッケル膜を形成する。縦粒状ニッケル５８の大きさは均一ではないため、形成されるニッケル膜の表面は徐々に粗くなり、突起状となる。ニッケル膜の表面が粗いことから、ニッケル膜は無光沢状（光沢度は、例えば０．１〜０．３程度）となる。添加剤を含まないことから安価にニッケル膜を形成することができる。しかし、後のダイボンディング工程（Ｐ１０３−２）において、このニッケル膜からなるリード２とバンプ電極（バンプ、金属バンプ、突起状電極）５とを接合すると、リード２の上面からバンプ電極５が剥がれる接合不良が発生しやすい。そのため、この縦粒状ニッケル５８からなるニッケル膜は、リード２を構成するニッケル膜２Ｂに適用することは難しい。
添加剤を含むニッケルめっき液を用いた場合は、ニッケル粒子は基材１３の上面に対して水平方向（横方向）に粒状に成長し、この横粒状ニッケル５９が主に重なってニッケル膜を形成する（一部に縦粒状ニッケルまたは横層状ニッケルを含む場合もある）。横粒状ニッケル５９の大きさは均一ではないが、形成されるニッケル膜の表面は、添加剤を含まないニッケルめっき液により形成された縦粒状ニッケル５８からなるニッケル膜の表面よりも平坦になる。ニッケル膜の表面が比較的平坦になったことにより、ニッケル膜は半光沢状（光沢度は、例えば０．３〜０．５程度）となる。
さらに添加剤を多く含むニッケル積を用いた場合は、ニッケル粒子は基材１３の上面に対して水平方向（横方向）に層状に成長し、この横層状ニッケル６０が重なってニッケル膜を形成する。横層状ニッケル６０は層を成して成長するので、形成されるニッケル膜の表面は平坦になる。ニッケル膜の表面が平坦になったことにより、ニッケル膜は光沢状（光沢度は、例えば０．５〜０．７程度）となる。しかし、この横層状ニッケル６０からなるニッケル膜は、高温（本実施の形態１では、例えば３００℃であるが、高温状態に晒される時間が長ければ、約２５０℃でも考慮すべき温度となる）において脆くなるため、リード２を構成するニッケル膜２Ｂに適用することは難しい。
従って、リード２を構成するニッケル膜２Ｂは、その表面が粗い無光沢めっきではなく、また、その表面が平坦な光沢めっきではなく、無光沢めっきと光沢めっきとの間の半光沢めっきのニッケル膜により構成する。そのニッケル膜２Ｂの表面の粗さは、前述したように、最大高さ（Ｒｙ）が０μｍよりも大きく、２０μｍ以下の範囲で、かつ、算術平均粗さ（Ｒａ）は０μｍよりも大きく、０．７μｍ以下の範囲である。
実際には、ニッケル膜２Ｂの表面には電解めっき法により銀膜２Ｃ（または金膜）が形成されて、金膜２Ａ、ニッケル膜２Ｂ、および銀膜２Ｃ（または金膜）からなるリード２が形成される。しかし、銀膜２Ｃ（または金膜）の厚さは、例えば３μｍであるので、リード２の上面（銀膜２Ｃ（または金膜）の表面）には、ニッケル膜２Ｂの表面の状態を反映した粗さおよび半光沢が現れる。
（Ｐ１０３−２：ダイボンディング工程）
次に、半導体チップ３をダイシングテープから引き剥がしてピックアップした後、その表裏を反転させる。続いて、図２０に示すように、半導体チップ３の裏面をコレット１４によって吸着、保持した後、半導体チップ３は、基材１３の上面の所定のチップ搭載領域に搬送される。コレット１４は、例えば長方形の外形を有し、その材質は、例えば超硬合金で構成されている。
次に、半導体チップ３の表面（主面）に形成された複数のバンプ電極５と基材１３の上面に形成された複数のリード２とを対向させて、熱、荷重、および超音波などを加えることにより、複数のリード２と複数のバンプ電極５とをそれぞれ接合する。すなわち、バンプ電極５を水平方向（リード２の上面と平行な面方向）に移動（振幅）させ、リード２の上面にバンプ電極５を擦りつけることにより、リード２とバンプ電極５とを接合する。この接合の際の熱の温度は、例えば１００〜２５０℃（代表的には２００℃）、コレット１４の荷重は、例えば１５０〜８００ｇ（代表的には４００ｇ）、超音波の出力は、例えば０．７２Ａである。
リード２とバンプ電極５との接合強度は、前述の熱の温度、コレット１４の荷重、および超音波の出力などのボンディング条件に依存するが、リード２の上面の粗さにも依存する。
図２１に、１バンプ電極当たりのリードとバンプ電極との接合強度と、リードの上面の粗さの最大高さ（Ｒｙ）との関係を示す。なお、各パラメータは、半導体チップ３の表面に形成された表面保護膜６とリード２の上面との距離としている（前述の図４に示す隙間量）。図２１に示すように、接合強度は最大高さ（Ｒｙ）が増加するに従い、何れのパラメータも徐々に強度が低下することが分かった。さらに、本願発明者の検討によれば、例えば隙間量が３０μｍの場合は、強度が約４０ｇを下回ったバンプにおいて、リードとの接合不良が特に発生しやすいことが分かった（隙間量が１２μｍの場合は、強度が約１００ｇを下回ったとき）。すなわち、リードの上面の粗さの最大高さ（Ｒｙ）が２０μｍを越えると接合強度に著しい低下が見られ、リードとバンプ電極との接合不良が多く発生する。なお、最大高さ（Ｒｙ）が２０μｍを越えるリードは、主に無光沢状である。
図２２に、１バンプ電極当たりのリードとバンプ電極との接合強度と、リードの上面の粗さの算術平均粗さ（Ｒａ）との関係を示す。なお、各パラメータは、半導体チップ３の表面に形成された表面保護膜６とリード２の上面との距離としている（前述の図４に示す隙間量）。図２２に示すように、接合強度は算術平均粗さ（Ｒａ）が増加するに従い、何れのパラメータも徐々に強度が低下することが分かった。さらに、本願発明者らの検討によれば、例えば隙間量が３０μｍの場合は、強度が約４０ｇを下回ったバンプにおいて、リードとの接合不良が特に発生しやすいことが分かった（隙間量が１２μｍの場合は、強度が約１００ｇを下回ったとき）。すなわち、リードの上面の粗さの算術平均粗さ（Ｒａ）が０．７μｍを越えると接合強度に著しい低下が見られ、リードとバンプ電極との接合不良が多く発生する。なお、算術平均粗さ（Ｒａ）が０．７μｍを越えるリードは、主に無光沢状である。
図２１および図２２に示した現象について、図２３（ａ）および（ｂ）を用いて以下に説明する。
図２３（ａ）に示すように、粗い上面を有するリード２（最大高さ（Ｒｙ）＞２０μｍ、算術平均粗さ（Ｒａ）＞０．７μｍ）とバンプ電極５とを接合させた場合は、リード２の上面の突起にバンプ電極５が引っかかり、超音波によるバンプ電極５の水平方向の動きが妨げられる。このため、超音波がリード２とバンプ電極５との接合部に伝わらず、その結果、リード２とバンプ電極５との接合強度が低下する。なお、バンプ電極５は、半導体チップ３の表面に形成されたボンディングパッドに予め接合されているため、ボンディングパッドとバンプ電極５との接合部はリード２とバンプ電極５との接合部に比べて、接合不良は生じ難い。
一方、図２３（ｂ）に示すように、比較的平坦な上面を有するリード２（０μｍ＜最大高さ（Ｒｙ）≦２０μｍ、０μｍ＜算術平均粗さ（Ｒａ）≦０．７μｍ）とバンプ電極５とを接合させた場合は、リード２の上面の突起は小さく、超音波によるバンプ電極５の水平方向の動きは妨げられにくい。このため、超音波がリード２とバンプ電極５との接合部に伝わり、その結果、リード２とバンプ電極５との接合強度が強くなる。
本願発明者らが検討したところ、リード２の上面に存在する突起が高くなるにつれて、その突起にバンプ電極５が引っかかり、バンプ電極５が移動し難くなることが分かった。従って、超音波によるバンプ電極５の水平方向の動きを滑らかにするためには、リード２の上面の粗さの算術平均粗さ（Ｒａ）を小さくすることよりも、最大高さ（Ｒｙ）を低くすることがより重要であると考えられる。すなわち、リード２の上面の粗さの算術平均粗さ（Ｒａ）よりも最大高さ（Ｒｙ）を低くすることを優先して、少なくとも最大高さ（Ｒｙ）が限界値（前記図２１に示す２０μｍ）以下の粗さの反光沢状の上面を有するリード２を形成することが好ましい。
リード２とバンプ電極５との接合不良を改善（解決）する手段として、例えば熱の温度、コレット１４の荷重、および超音波の出力などを上げることによって、バンプ電極５をより強くリード２の上面に接合させることも考えられる。しかし、このようにボンディング条件を変更すると、バンプ電極５が必要以上に潰れてしまう恐れがある。通常でも、接合する前のバンプ電極５の直径は７０〜８０μｍであるが、接合した後のバンプ電極５は潰れて、その直径は１００〜１３０μｍとなる。
なお、バンプ電極５が必要以上に潰れて、バンプ電極５の高さが所定の高さよりも低くなると、半導体チップ３の表面の表面保護膜６とリード２の上面との間隔が小さくなってしまう。そして、この間隔が小さくなると、後のレジンモールド工程（Ｐ１０４）において、半導体チップ３の表面の表面保護膜６とリード２の上面との間に封止樹脂が供給され難くなり、モールド不良が生じてしまう。また、半導体チップ３の表面の表面保護膜６とリード２の上面とが接触すると表面保護膜６が破壊することがある。そのため、ボンディング条件を安易に変更することはできない。
（Ｐ１０４：レジンモールド工程）
次に、図２４に示すように、複数の半導体チップ３が搭載された基材１３を金型成型機にセットし、温度を上げて液状化した封止樹脂を金型成型機に圧送して流し込み、基材１３の上面側を封止樹脂で封入して、１つの樹脂封止体（封止体）７を形成する。続いて、例えば１７０℃の温度で熱処理を施す。これにより、基材１３の上面、複数の半導体チップ３、複数のリード２のそれぞれの一部（上面および側面）、および複数のバンプ電極５などが樹脂封止体７によって封止される。樹脂封止体７の厚さは、例えば０．４ｍｍである。樹脂封止体７は、低応力化を図ることを目的として、例えばフェノール系硬化剤、シリコーンゴム、および多数のフィラー（例えばシリカ）などが添加されたエポキシ系の熱硬化性絶縁樹脂からなる。
（Ｐ１０５：基材剥離工程）
次に、図２５に示すように、樹脂封止体７から基材１３を引き剥がす。これにより、樹脂封止体７の下面（裏面）から複数のリード２のそれぞれの他部（下面、裏面、実装面）を露出させる。
（Ｐ１０６：ポストキュアベーク工程）
次に、樹脂封止体７に対して、例えば１７０〜１８０℃の温度で５時間程度の熱処理を施す。
（Ｐ１０７：レーザマーク工程）
次に、樹脂封止体７の上面に品名などを捺印する。
（Ｐ１０８：パッケージダイシング工程）
次に、図２６に示すように、ダイシングテープ１６を準備する。ダイシングテープ１６の上面には、接着層が貼り付けられている。続いて、ダイシングテープ１６の上面に接着層を介して、複数の半導体チップ３、複数のリード２のそれぞれの一部（上面および側面）、および複数のバンプ電極５を被覆した樹脂封止体７を固定する。
次に、例えばダイヤモンド微粒を貼り付けた極薄の円形刃（ダイシングブレード）１７を用いて、封止樹脂体７の下面側から封止樹脂体７をスクライブ領域に沿って縦、横に切断する。封止樹脂体７は半導体装置（半導体パッケージ）１に個片化されるが、個片化された後も半導体装置１はダイシングテープ１６を介して固定されているため、整列した状態を維持している。続いて、封止樹脂体７を切断する際に発生した屑などを除去するために、半導体装置１を洗浄した後、紫外線の照射により接着層の接着力を低下させて、半導体装置１をダイシングテープ１６から剥がれやすくする。
次に、図２７に示すように、ダイシングテープ１６を除去することにより、個々の半導体装置１に分ける。半導体装置１の樹脂封止体７の下面には、複数のリード２のそれぞれの下面（裏面、実装面）が露出している。
（Ｐ１０９：テスト工程）
次に、製品規格に沿って選別し、さらに最終外観検査を経て製品（半導体装置１）が完成する。
（Ｐ１１０：テーピング工程）
次に、キャリアテープに予め形成されている窪みに製品（半導体装置１）を収納する。その後、例えばキャリアテープをリールに巻き取り、防湿された袋にリールを収納し、この状態で出荷する。
このように、本実施の形態１によれば、複数のリード２の上面を、最大高さ（Ｒｙ）が０μｍよりも大きく、２０μｍ以下の範囲（０μｍ＜最大高さ（Ｒｙ）≦２０μｍ）で、かつ、算術平均粗さ（Ｒａ）が０μｍよりも大きく、０．７μｍ以下の範囲（０μｍ＜算術平均粗さ（Ｒａ）≦０．７μｍ）の粗さを有する半光沢状とすることにより、複数のリード２と複数のバンプ電極５とのそれぞれの接合部における接合強度の向上を図り、複数のバンプ電極５の接合不良を改善することができる。
（実施の形態２）
本実施の形態２における半導体装置について、図２８〜図３１を用いて説明する。図２８は半導体装置の封止体を透かした要部平面図、図２９は図２８に示すＣ−Ｃ′線に沿った半導体装置の要部断面図、図３０は図２８に示すＤ−Ｄ′線に沿った半導体装置の要部断面図、図３１は半導体装置の下面を示す要部平面図である。なお、半導体装置の外部端子となるリードの数、およびこれらのリードと接続されるバンプ電極の数などは、前述した実施の形態１と同様である。
前述した実施の形態１による４ピンの外部端子を有する半導体装置１と同様に、実施の形態２による半導体装置２０は、複数のリード（端子、金属板、導電パターン）２１と、半導体チップ３と、複数のリード２１と半導体チップ３の表面（主面）に形成された複数のボンディングパッド（電極パッド、表面電極）とを電気的にそれぞれ接続する複数のバンプ電極（バンプ、金属バンプ、突起状電極）５と、から構成されている。
しかし、本実施の形態２によるリード２１の構造が、前述した実施の形態１によるリード２の構造と異なる。すなわち、リード２１は、金属部材（本実施の形態２では、銅（Ｃｕ））からなる母材（基材、例えばリードフレーム）２２と、この母材２２の上面（表面）に、めっき法（電解めっき法または無電解めっき法）により形成された金（Ａｕ）膜、銀（Ａｇ）膜、またはパラジウム（Ｐｄ）膜からなるめっき膜２３とから構成される。そして、このめっき膜２３の上面（表面）にバンプ電極５が接合される。
そして、母材２２の上面に形成された各めっき膜２３の上面は、前述した実施の形態１と同様に、平坦な面（最大高さ（Ｒｙ）＝０）ではなく、最大高さ（Ｒｙ）の範囲が０μｍよりも大きく、２０μｍ以下（０μｍ＜最大高さ（Ｒｙ）≦２０μｍ）で、かつ、算術平均粗さ（Ｒａ）の範囲が０μｍよりも大きく、０．７μｍ以下の範囲（０μｍ＜算術平均粗さ（Ｒａ）≦０．７μｍ）の粗さを有した面である。また、各めっき膜２３は半光沢状（光沢度は、例えば０．３〜０．５程度）である。
前述した実施の形態１では、リード２そのものがめっき膜（めっき法により形成された金膜２Ａ、ニッケル膜２Ｂ、および銀膜２Ｃ（または金膜））により構成され、リード２のそれぞれの上面の粗さ（最大高さ（Ｒｙ）および算術平均粗さ（Ｒａ））を所定の範囲に設定した。
本実施の形態２では、リード２１は、母材２２と、この母材２２の上面にめっき法により形成されためっき膜２３とにより構成され、めっき膜２３の上面の粗さ（最大高さ（Ｒｙ）および算術平均粗さ（Ｒａ））を所定の範囲に設定した。このように、少なくともバンプ電極５が接合される母材２２の上面（バンプ電極接合領域）に、所定の粗さを有するめっき膜２３を形成した場合であっても、複数のリード２１と複数のバンプ電極５とのそれぞれの接合部における接合強度を向上させて、複数のバンプ電極５の接合不良を改善することができる。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１および２では、主に４ピンの外部端子を有する半導体装置について説明したが、これに限定されるものではなく、６ピンまたは９ピンの外部端子を有する半導体装置、あるいはバンプ電極の数がリードの数より多い半導体装置にも適用することができる。
また、前記実施の形態１では、リード２の断面形状がひさし状に張り出した迫り出し部を有するマッシュルーム形状であることについて説明したが、これに限定されるものではなく、迫り出し部がない四角柱状、あるいは円柱状の形状であってもよい。ただし、このような形状の場合は、マッシュルーム形状に比べて、レジンモールド工程により形成される樹脂封止体（封止体）７の下面（実装面）から脱落しやすくなるため、半導体装置１の信頼性を考慮した場合は、迫り出し部をリード２の下面側よりも上面側に設けておくことが好ましい。
さらに、前記実施の形態２では、リード２１が樹脂封止体７の周縁部（側面）まで延在しているものについて説明したが、これに限定されるものではなく、前記実施の形態１と同様に、樹脂封止体７の周縁部（側面）まで延在していない、言い換えると、離れた位置に設けられていてもよい。
本発明は、半導体チップの表面に形成されたボンディングバッドと外部端子とをバンプ電極を介して電気的に接続した接合部を有する半導体装置に適用することができる。
１ 半導体装置（半導体パッケージ）
２ リード（端子、金属板、導電パターン）
２Ａ 金膜
２Ｂ ニッケル膜
２Ｃ 銀膜
３ 半導体チップ
４ ボンディングパッド（電極パッド、表面電極）
５ バンプ電極（バンプ、金属バンプ、突起状電極）
６ 表面保護膜
７ 樹脂封止体（封止体）
８ 半導体装置
１０ 半導体ウエハ
１１ フレーム
１２ 円形刃（ダイシングブレード）
１３ 基材（金属板、ステンレス板、母基板）
１４ コレット
１６ ダイシングテープ
１７ 円形刃（ダイシングブレード）
２０ 半導体装置
２１ リード（端子、金属板、導電パターン）
２２ 母材
２３ めっき膜
５０ レジスト膜
５１ フィルムマスク
５２ レジスト膜
５３ フィルムマスク
５４ リード用の穴
５５ ガイド用の穴
５６ 保護フィルム
５７ 基材の外枠
５８ 縦粒状ニッケル
５９ 横粒状ニッケル
６０ 横層状ニッケル
ＣＡ チップ領域
ＤＩＡ チップ搭載領域
ＤＬ スクライブ領域（ダイシングライン）

Claims (10)

  1. めっき膜と、
    表面、前記表面に形成されたボンディングパッド、および前記表面とは反対側の裏面を有し、前記表面が前記めっき膜と対向するように、バンプ電極を介して前記めっき膜上に配置された半導体チップと、
    を含み、
    前記めっき膜の上面の粗さの最大高さ（Ｒｙ）は、０μｍより大きく、２０μｍ以下の範囲であることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記めっき膜の前記上面の粗さの算術平均粗さ（Ｒａ）は、０μｍよりも大きく、０．７μｍ以下の範囲であることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記めっき膜は、基材の上面に対して水平方向に成長した金属粒子を含むことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記めっき膜は、ニッケル膜、および前記ニッケル膜上に形成した銀膜または金膜により構成されることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記めっき膜と前記バンプ電極との接合部を封止する封止体を含むことを特徴とする半導体装置。
  6. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）上面、めっき法により前記上面に形成されためっき膜、前記上面とは反対側の下面を有する基材を準備する工程；
    （ｂ）前記（ａ）工程の後、表面、前記表面に形成されたボンディングパッド、および前記表面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記表面が前記めっき膜と対向するように、バンプ電極を介して前記めっき膜上に配置する工程；
    ここで、前記めっき膜は、添加剤を加えためっき液を用いためっき法により形成され、半光沢状である。
  7. 請求項６記載の半導体装置の製造方法において、前記（ｂ）工程の後、
    （ｃ）前記半導体チップと前記めっき膜との間に樹脂を供給し、前記めっき膜と前記バンプ電極との接合部を封止する工程；
    をさらに含むことを特徴とする半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記めっき膜の上面の粗さの最大高さ（Ｒｙ）は、０μｍより大きく、２０μｍ以下の範囲であることを特徴とする半導体装置の製造方法。
  9. 請求項６記載の半導体装置の製造方法において、
    前記めっき膜の上面の粗さの算術平均粗さ（Ｒａ）は、０μｍよりも大きく、０．７μｍ以下の範囲であることを特徴とする半導体装置の製造方法。
  10. 請求項６記載の半導体装置の製造方法において、
    前記添加剤は、硫黄および炭素であることを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021005739A (ja) * 2014-12-27 2021-01-14 マクセルホールディングス株式会社 半導体装置用基板及びその製造方法、半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659893B2 (en) 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
US8633588B2 (en) * 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US8803185B2 (en) * 2012-02-21 2014-08-12 Peiching Ling Light emitting diode package and method of fabricating the same
US8846548B2 (en) * 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
JP5628460B1 (ja) 2013-03-28 2014-11-19 東芝ホクト電子株式会社 発光装置、その製造方法、および発光装置使用装置
IT201700089965A1 (it) * 2017-08-03 2019-02-03 St Microelectronics Srl Procedimento di produzione di componenti elettronici e corrispondente componente elettronico
JP2024129582A (ja) * 2023-03-13 2024-09-27 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法およびチップセットの提供方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256458A (ja) * 1997-03-17 1998-09-25 Toshiba Corp 半導体装置
JPH10335559A (ja) * 1997-05-20 1998-12-18 Samsung Aerospace Ind Ltd リードフレーム及びその製造方法
JP2005146343A (ja) * 2003-11-14 2005-06-09 C Uyemura & Co Ltd 添加剤濃度の測定方法及びめっき方法
JP2008004687A (ja) * 2006-06-21 2008-01-10 Shinko Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316788A (en) * 1991-07-26 1994-05-31 International Business Machines Corporation Applying solder to high density substrates
JPH0982760A (ja) * 1995-07-07 1997-03-28 Toshiba Corp 半導体装置、半導体素子およびその半田接続部検査方法
US6737353B2 (en) * 2001-06-19 2004-05-18 Advanced Semiconductor Engineering, Inc. Semiconductor device having bump electrodes
CN100337782C (zh) * 2002-09-18 2007-09-19 株式会社荏原制作所 接合材料
JP4050732B2 (ja) * 2004-08-30 2008-02-20 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2006093556A (ja) 2004-09-27 2006-04-06 Toshiba Corp 半導体装置及びその製造方法
US7851902B2 (en) * 2006-06-22 2010-12-14 Dai Nippon Printing Co., Ltd. Resin-sealed semiconductor device, manufacturing method thereof, base material for the semiconductor device, and layered and resin-sealed semiconductor device
JP5192710B2 (ja) * 2006-06-30 2013-05-08 三井金属鉱業株式会社 非水電解液二次電池用負極
JP2008047836A (ja) 2006-08-21 2008-02-28 Hamamatsu Photonics Kk 半導体装置および半導体装置製造方法
EP2088214B1 (en) * 2006-10-02 2011-08-03 Kabushiki Kaisha Kobe Seiko Sho Copper alloy plate for electrical and electronic components
CN101529603B (zh) * 2006-10-10 2010-12-29 日立化成工业株式会社 连接结构及其制造方法
WO2011052744A1 (ja) * 2009-10-30 2011-05-05 三洋電機株式会社 素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256458A (ja) * 1997-03-17 1998-09-25 Toshiba Corp 半導体装置
JPH10335559A (ja) * 1997-05-20 1998-12-18 Samsung Aerospace Ind Ltd リードフレーム及びその製造方法
JP2005146343A (ja) * 2003-11-14 2005-06-09 C Uyemura & Co Ltd 添加剤濃度の測定方法及びめっき方法
JP2008004687A (ja) * 2006-06-21 2008-01-10 Shinko Electric Ind Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021005739A (ja) * 2014-12-27 2021-01-14 マクセルホールディングス株式会社 半導体装置用基板及びその製造方法、半導体装置

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