JP2002524854A - 電子構成素子を支持基板に結合するための方法ならびにこのような結合を検査するための方法 - Google Patents

電子構成素子を支持基板に結合するための方法ならびにこのような結合を検査するための方法

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ルツィッカ トーマス
シュッツ ライナー
ホンクアン ジアン
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Abstract

(57)【要約】 本発明は、電子構成素子を支持基板に結合するための方法であって、電子構成素子に設けられた少なくとも１つの接続コンタクトを、支持基板の上面に設けられた少なくとも１つの接続コンタクトに導電結合し、この場合、結合されるべき前記接続コンタクトの少なくとも１つの接続コンタクトにはんだこぶ（バンプ）を被着させ、電子構成素子を支持基板と位置調整した状態で接合し、少なくとも１つのはんだこぶをコンタクト面の濡らしのためにはんだ付けする形式の方法に関する。本発明によれば、はんだ付けの間、前記はんだこぶ（２４）を接触接続平面内で、結合個所のＸ線撮影画像を用いた変形度の二次元の評価を可能にする変形度が得られるように変形させる。

Description

【発明の詳細な説明】
【０００１】 本発明は、請求項１の上位概念部に記載の特徴を有する、電子構成素子を支持
基板に結合するための方法、請求項１０の上位概念部に記載の特徴を有する、電
子構成素子を支持基板に結合するための装置ならびに請求項１６の上位概念部に
記載の特徴を有する、電子構成素子と支持基板との間の結合を検査するための方
法に関する。
【０００２】 背景技術 いわゆるフリップチップ法（Ｆｌｉｐ−Ｃｈｉｐ−Ｖｅｒｆａｈｒｅｎ）また
はボールグリッドアレイ法（Ｂаｌｌ−Ｇｒｉｄ−Ａｒｒａｙ：ＢＧＡ）で支持
基板に電子構成素子を装着することが知られている。この場合、電子構成素子に
は接続端子側に多数のはんだこぶ、つまり「バンプ」または「ボール」が設けら
れ、引き続きこの電子構成素子は接続端子側を下方に向けた状態で、コンタクト
面により形成された接続コンタクトを備えた支持基板に載置される。この場合、
はんだこぶが、対応する接続コンタクト、つまり「パッド」に位置調整されて対
応配置されるようにして接合が行なわれる。フリップチップ法では、通常約７５
〜８０μｍの直径を有するはんだこぶが使用され、ＢＧＡ法では約５００〜７０
０μｍの直径を有するはんだこぶが使用される。支持基板としては、たとえばセ
ラミック基板、プリント配線板、シリコン基板またはこれに類するものが使用さ
れる。引き続き、はんだこぶはリフローはんだ付け法で支持基板の接続コンタク
トとはんだ付けされ、この場合、はんだこぶはリフロー炉内で溶融され、支持基
板のコンタクト面を濡らす。
【０００３】 このような方法は、たとえば国際公開第９８／１４９９５号パンフレット、米
国特許第５２８４７９６号明細書または米国特許第５２４６８８０号明細書に基
づき公知である。接触接続されるべき接続コンタクトの数に相応して、電子構成
素子の接続コンタクトと支持基板の接続コンタクトとの間の多数の導電結合がフ
リップチップ法の間に同時に形成される。
【０００４】 リフローはんだ付けの間に形成される、電子構成素子と支持基板との間の結合
コンタクトの配置形式に基づき、目視検査は不可能である。結合コンタクトの検
査を実施し得るようにするために、特に溶融されたはんだこぶによる支持基板の
接続コンタクトのコンタクト面の濡らしを検査し得るようにするためには、電子
構成素子と支持基板とから成る複合装置をＸ線放射線に暴露し、作成されたＸ線
撮影画像を評価することが知られている。使用されるはんだこぶの材料に相応し
て、Ｘ線撮影画像には、はんだこぶと、複合体の、はんだこぶを取り囲む範囲と
を示すコントラスト描写を得ることができる。これにより、使用されるＸ線装置
の解像度に相応して、欠陥のあるはんだ個所または互いに隣接したはんだ個所の
間のブリッジ形成が良好に検知可能となる。しかし、たとえば接続コンタクトの
汚染に基づき、はんだこぶによる支持基板の接続コンタクトのコンタクト面の濡
らしが行なわれなかったか、または部分的にしか行なわれなかったことを検知す
ることは不可能である。このような「ドライジョイント（ｋａｌｔ．Ｌｏｅｔｓ
ｔｅｌｌｅ；ｄｒｙ ｊｏｉｎｔ）」は電子構成素子の機能を損なうか、もしく
は妨げるので、このような「ドライジョイント」を検知することは、品質検査に
とって不可欠の要素である。
【０００５】 発明の利点 請求項１の特徴部に記載の特徴を有する本発明による方法には、次のような利
点がある。すなわち、フリップチップ技術またはＢＧＡ技術によって形成された
導電性の結合の非破壊検査が簡単に可能となる。はんだ付けの間、はんだこぶが
接触接続平面内で変形させられて、結合個所のＸ線撮影画像を用いた変形度の評
価を可能にする変形度が得られることにより、複合装置を透過するＸ線放射線の
強度経過または結合個所の二次元または三次元のＸ線撮影画像の強度経過を介し
て、はんだ個所の存在と共に、接触接続されるべき接続コンタクトの、はんだ個
所による整然とした状態の濡らしを検査することができる。
【０００６】 本発明の有利な実施態様では、特にフリップチップ技術の場合に、前記はんだ
こぶが、はんだ付けの間、所定の質量分布を受けて、前記はんだこぶの厚さが縁
部に向かって連続的に減少するようになっている。この場合、質量分布は有利に
は、支持基板の接続コンタクトを取り囲むはんだストップマスクにより規定され
る。これにより、はんだこぶの出発サイズが既知であり、ひいてははんだこぶの
出発質量が既知である場合に、はんだこぶは接触接続平面における規定の変形を
受けることができるようになるので有利である。これにより、はんだストップマ
スクの配置に相応して、はんだこぶの縁部に向かって減少する質量分布が得られ
るので、はんだこぶの規定の変形が行なわれる。次いで行なわれる、結合個所の
Ｘ線照射により、Ｘ線ビームははんだこぶの規定の質量分布に相応して、はんだ
こぶの材料によって種々様々に吸収されるので、複合装置を透過するＸ線ビーム
の最大値から最小値への滑らかな移行もしくは最小値から最大値への滑らかな移
行を有する強度経過が生ぜしめられる。最小値と最大値との間のこのような滑ら
かな移行は、接続コンタクトのコンタクト面が濡らされていることを簡単に判ら
せる。特に、はんだストップマスクのマスキング開口の直径がはんだこぶの直径
に対して規定の範囲に設定されると、支持基板における電子構成素子のリフロー
はんだ付けの間、はんだこぶの規定の質量分布を達成することができる。したが
って、このような質量分布は接触接続平面内で見て、はんだこぶの厚さの滑らか
な経過を生ぜしめ、ひいては複合装置を通過するＸ線ビームの強度の最小値と最
大値との間の滑らかな移行を生ぜしめる。
【０００７】 さらに、電子構成素子と支持基板との間の結合を検査するための本発明による
方法を用いると、フリップチップ法またはＢＧＡ技術で得られた接触接続個所の
品質評価を高い精度で可能にすることができるので有利である。はんだ付けされ
たはんだこぶから、はんだこぶを取り囲む範囲への移行範囲における、複合装置
を透過するＸ線ビームの強度経過の影響または結合個所の二次元または三次元の
Ｘ線撮影画像が評価され、この場合、はんだこぶのはんだ付けの際に、接続コン
タクトの整然とした状態の濡らしが行なわれた場合に強度経過の滑らかな移行ま
たはＸ線撮影画像におけるはんだこぶの目に見える変形が測定可能となるように
はんだこぶが変形させられることにより、得られたＸ線撮影画像につき、欠陥の
ないコンタクト個所または欠陥のあるコンタクト個所を検知することができる。
【０００８】 はんだこぶのはんだ付けの間に行なわれる変形により、はんだこぶは、縁部に
向かって減少する質量（厚さ）を有する質量分布を受ける。このような質量分布
は測定されたＸ線ビームの強度の滑らかな連続的な移行を生ぜしめる。なぜなら
ば、接触接続平面において、得られた複合装置に均一に付与されたＸ線放射線が
、はんだこぶの質量分布に相応して種々様々に吸収されるか、もしくは透過され
るからである。このことから、Ｘ線撮影画像における前記強度経過が得られる。
はんだこぶによる接続コンタクトの整然した状態の濡らしが行なわれなかった場
合には、はんだこぶの意図された質量分布が行なわれないので、Ｘ線ビームの強
度分布の、相応する滑らかな移行が測定不能となる。このような濡らされていな
いはんだこぶまたは不十分にしか濡らされていないはんだこぶは、強度分布の飛
躍的な移行により特徴付けられるので、この飛躍的な強度経過に基づき、「ドラ
イジョイント」を推量することができる。こうして、特にフリップチップ技術に
おける比較的小さなはんだこぶにおいて、精密な非破壊評価を行なうことができ
る。
【０００９】 特にＢＧＡ技術における比較的大きなはんだこぶの場合に達成可能となる明瞭
な変形においては、このような変形を二次元または三次元のＸ線撮影画像で可視
化し、ひいては評価可能にすることができる。はんだこぶの比較的大きな質量に
基づき、この場合には、強度経過の滑らかな移行を検知することはできない。こ
の場合、接続コンタクトの申し分のない濡らしを生ぜしめる、はんだこぶと、は
んだこぶを取り囲む範囲との間のそれ自体飛躍的な強度移行によってＸ線撮影画
像において変形を明瞭に検知することができる。
【００１０】 本発明のさらに別の有利な実施態様では、支持基板の接続コンタクトが、接続
コンタクトよりも大きなマスキング開口を備えたはんだストップマスクによって
取り囲まれる。これにより、複合装置のはんだ付けの間、接続コンタクトの、複
合装置の接触接続平面に対してほぼ垂直に延びる端面をはんだこぶの材料により
一緒に濡らすことができるようにはんだこぶの変形を行なうことができるので有
利である。はんだストップマスクが接続コンタクトに対して間隔を置いて配置さ
れていることに基づき、この自由スペースを、はんだこぶの材料の変形をこの自
由スペースで可能にするために利用することができる。この場合、それと同時に
、整然とした状態の濡らしが行なわれる際に、接続コンタクトの端縁部の濡らし
も行なわれる。
【００１１】 接続コンタクトの端縁部の整然とした状態の濡らしは、電子構成素子と支持基
板との間の結合を検査するための有利な方法により検査することができる。支持
基板の少なくとも１つの接続コンタクトと共に１つの平面に位置する層の範囲に
おける複合装置の三次元のＸ線撮影画像が作成されかつ評価されることにより、
この層のＸ線撮影画像において端面の整然とした状態での濡らしを簡単に検知す
ることができる。単に接続コンタクトが配置されている層だけが、複合装置全体
から取り出されかつ表示されることに基づき、はんだ付けの間に接続コンタクト
の平面内に変形させられた材料（これによりこの材料は端縁部を濡らすことがで
きる）の存在を、Ｘ線撮影画像においてリング状の表示によって検知することが
できる。
【００１２】 さらに、本発明の別の有利な実施態様では、接続コンタクトの端縁部の濡らし
を複合装置の二次元のＸ線撮影画像により検査することができる。二次元のＸ線
撮影画像では、複合装置を透過するＸ線ビームの強度経過に、端面の整然とした
状態の濡らしを表す徴候を簡単に与える鞍状の特性線経過が生じることにより、
端縁部の濡らしを検知することができるので極めて有利である。
【００１３】 さらに、本発明の別の有利な実施態様では、接続コンタクトの規定の形状付与
により、ほぼ円形のはんだこぶの変形を達成することができる。はんだ付けの間
、はんだこぶは成形された接続コンタクトを濡らし、これによりほぼ接続コンタ
クトの形状をとる。接続コンタクトの有利な規定の形状は、有利には楕円形、三
角形または多角形の形状またはこれに類するものである。
【００１４】 接続コンタクトの形状付与に従う濡らしに基づき、はんだこぶの意図された変
形を達成することができる。この変形は二次元のＸ線撮影画像において検知可能
である。はんだこぶの形状が接続コンタクトの予め既知の形状に相当していると
、接続コンタクトの完全な濡らし、ひいては整然とした状態の濡らしが行われた
ことを前提とすることができる。はんだこぶの形状がＸ線撮影画像において、た
とえばはんだこぶの最初の形状、特に円形の形状に相当していると、接続コンタ
クトの形状がはんだこぶによってとられていないことにより、接続コンタクトの
整然としていない状態の濡らしを推量することができる。
【００１５】 本発明のさらに別の有利な実施態様は、請求項２以下に記載のその他の特徴か
ら明らかである。
【００１６】 実施例の説明 図１には、支持基板１０の横断面の一部が示されている。支持基板１０はプリ
ント配線板、セラミック板、シリコン基板またはこれに類するものであってよい
。図示の実施例では、支持基板１０がプリント配線板であり、このプリント配線
板の上面１２は電気的および／または電子的な構成素子１４を装着するために使
用される。上面１２には、導体路１６が被着されている。図１および後続の図面
には、それぞれ１つの導体路１６しか図示されていないが、しかし支持基板１０
が多数の導体路１６を有していてよいことは明らかである。導体路１６は終端部
に接続電極もしくは接続コンタクト１８を有しており、この接続コンタクト１８
はコンタクト面２０を形成している。このコンタクト面２０は構成素子１４に対
する電気的な接続を形成するために働く。
【００１７】 支持基板１０には、フリップチップ構成素子および／またはＳＭＤ構成素子（
ｓｕｒｆａｃｅ ｍｏｕｎｔｅｄ ｄｅｖｉｃｅ）が装着されるようになってい
る。ただし、構成素子１４は部分的にしか図示されていない。比較可能な結合技
術としては、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙｓ）のは
んだ結合の形成も挙げられる。この場合、以下において「はんだこぶ」という用
語は、バンプ（Ｂｕｍｐｓ）、ボール（Ｂａｌｌｓ）またはこれに類するものと
同意義で使用される。
【００１８】 構成素子１４の装着個所では、支持基板１０の上面１２が、構成素子１４に設
けられた接続電極もしくは接続コンタクト２２の所定のパターンに対応する接続
コンタクト１８のパターンを備えている。したがって、構成素子１４に設けられ
た、接触接続されるべき各接続コンタクト２２には、支持基板１０の１つの接続
コンタクト１８がそれぞれ対応している。すなわち、構成素子１４と支持基板１
０との互いに向かい合わされた面において構成素子１４と支持基板１０とが結合
される前に、構成素子１４と支持基板１０とは向かい合って位置するように配置
されている。
【００１９】 構成素子１４の接続コンタクト２２は各１つのはんだこぶ２４（バンプ、ボー
ル）を有しており、これらのはんだこぶ２４は導電性の材料から成っているか、
または少なくとも導電性の材料を含有している。はんだこぶ２４は公知の方法に
よって接続コンタクト２２に被着されるので、本明細書中では、はんだこぶの被
着方法に関する詳しい説明は省略する。はんだこぶは、フリップチップ技術では
約７５〜８０μｍの直径ｄ2を有しており、ボールグリッドアレイ（ＢＧＡ）技
術では約５００〜７００μｍの直径を有している。
【００２０】 支持基板１０の接続コンタクト１８は、はんだストップマスク２６によって取
り囲まれている。これらのはんだストップマスク２６は、構成素子１４と支持基
板１０との間に形成したい導電結合のスクリーンパターン（Ｒａｓｔｅｒ）に対
応して、適当なマスキング開口２８を有している。マスキング開口２８ははんだ
ストップマスク２６の側壁３０によって仕切られる。はんだストップマスク２６
は、たとえばスクリーン印刷で被着されたはんだストップラッカにより形成され
ている。
【００２１】 マスキング開口２８は、有利には円形に形成されていて、ほぼ球形のはんだこ
ぶ２４の直径ｄ2よりも大きく設定されている直径ｄ1を有している。直径ｄ2：
直径ｄ1の割合は、たとえば１：１．１よりも大きく、特に１：１．３〜１：１
．４である。
【００２２】 それぞれ図１〜図４の概略的な部分断面図の下には、この装置を透過するＸ線
ビーム３４の強度経過３２と、Ｘ線ビーム３４の空間的な分布との関係が線図の
形で示されている。この場合、強度経過３２は複合装置３６（図２）の接触接続
平面の延びに沿って示されており、ただしこの接触接続平面は支持基板１０の上
面１２に対して平行な平面と合致する。図１には、この強度経過３２が単に説明
の目的でのみ示されており、この場合、複合装置３６がＸ線ビーム３４で負荷さ
れると、Ｘ線ビーム３４は複合装置３６の個々の範囲に与えられた材料組成に基
づき、種々異なる強度で透過することが判る。特にはんだこぶ２４の範囲では、
Ｘ線ビーム３４が強力な吸収を受けるので、強度経過３２を表す特性線３８にお
いて、はんだこぶ２４の直径ｄ2が、強度経過３２の飛躍的な変化によって明ら
かとなる。
【００２３】 図２には、リフローはんだ付けが行われた後の複合装置３６が示されている。
このためには、構成素子１４が支持基板１０に載着され、この場合、はんだこぶ
２４はコンタクト面２０に載置される。もちろん、構成素子１４の全てのはんだ
こぶ２４は同じ寸法を有しているので、全てのはんだこぶ２４は、それぞれ対応
するコンタクト面２０に均一に載着される。引き続き、複合装置３６はリフロー
はんだ付けステーションに供給される。リフローはんだ付けステーションでは、
はんだこぶ２４のはんだが加熱されて、溶融する。これにより、はんだこぶ２４
の材料は流動を開始して、コンタクト面２０を濡らす。はんだストップマスク２
６のマスキング開口２８のサイズに応じて、はんだこぶ２４の材料は側壁３０に
まで流れるので、コンタクト面２０は十分に濡らされている。接続コンタクト１
８は湿れ性の良い材料、たとえばニッケル、銅または金から成っている。コンタ
クト面２０の良好な湿れ性に基づき、はんだは図２に示した形をとる。はんだの
表面張力および構成素子１４の重量力に基づき、構成素子１４は支持基板１０の
上面１２に向かって運動させられ、その後、たとえば図面には図示していないス
ペースホルダにより、この相互接近運動は制限される。
【００２４】 構成素子１４と支持基板１０との間の間隔の減少に相応して、はんだこぶ２４
の質量がはんだこぶ２４の厚さＤにわたって再分配される。直径ｄ2対直径ｄ1の
割合（図１）に基づき、マスキング開口２８の側壁３０により規定されるはんだ
こぶ２４の縁部から、構成素子１４の接続コンタクト２２の範囲におけるはんだ
こぶ２４の中心に向かって、はんだこぶ２４の厚さＤの連続的な移行もしくは滑
らかな移行が行われる。したがって、接触接続平面におけるはんだこぶ２４の変
形が行なわれ、この場合、変形度、ひいては接触接続平面にわたるはんだこぶ２
４の質量分布は、直径ｄ2対直径ｄ1の割合により規定可能となる。
【００２５】 これにより、構成素子１４と支持基板１０との間の結合を、Ｘ線放射線によっ
て、コンタクト面２０におけるはんだこぶ２４の整然とした状態の濡らしに関し
て検査することが可能となる。接触接続平面上での図示の強度経過３２に相応し
て、特性線３８につき、Ｘ線ビーム３４の強度経過３２の最大値４０と最小値４
２との間の滑らかな移行を確認することができる。このような連続的な移行（図
２に符号４４で示す）は、接触接続平面におけるはんだこぶ２４の面状の広がり
（ｆｌａｅｃｈｅｎｈａｆｔ．Ａｕｓｄｅｈｎｕｎｇ）におけるはんだこぶ２４
の厚さＤの減少に相当する。したがって、製造の完了した複合装置３６をＸ線ビ
ーム３４によって非破壊検査する際に、全てのはんだこぶ２４がコンタクト面２
０を濡らしているかどうかを簡単に確認することができる。濡らしが行われてい
ない場合には、図１に示した、Ｘ線ビーム３４の強度経過３２における飛躍的な
移行が生ぜしめられる。このような飛躍的な移行が存在しない場合には、つまり
特性線３８が各はんだこぶ２４のために滑らかな移行範囲４４を有している場合
には、構成素子１４と支持基板１０との申し分のない電気的な接触接続が行われ
たことを推量することができる。
【００２６】 当然ながら、検査したい構成素子１４の数に相応して、平面図で見て、つまり
図１および図２の図面を上から見て、各はんだこぶ２４のための作成されたＸ線
撮影画像には、Ｘ線ビーム３４の面状の強度分布が生ぜしめられる。はんだこぶ
２４はほぼ球形に形成されているので、各はんだこぶ２４には、強度分布の半径
方向の経過が生ぜしめられる。この場合、移行範囲４４は、強度分布３２の最小
値４２により特徴付けられているはんだこぶ２４の中心点を中心とした相応する
半径の間に延びている。
【００２７】 場合によっては、図１に示した、まだはんだ付けされていない複合体のＸ線撮
影画像を、図２に示したはんだ付けされた複合体のＸ線撮影画像と比較するよう
にして、複合装置の検査を行うことができる。この場合、強度経過３２の最小値
と最大値との間のジャンプと、最小値４２と最大値４０との間の滑らかな移行範
囲４４との間の差が、判断基準として利用される。Ｘ線撮影画像の評価はマニュ
アル式に行うか、または画像処理装置によって適当な方法で自動的に行うことが
できる。
【００２８】 図３には、既にはんだ付けされた複合装置３６の別の変化実施例が示されてい
る。この場合、はんだストップマスクの配置が不要にされるので、はんだこぶ２
４のはんだがコンタクト面２０ならびにコンタクト面２０を有する導体路１６の
表面に沿って流れ出す恐れがある。コンタクト面２０の良好な濡れ性に基づき、
はんだの流出は単に導体路１６の方向でしか行われないので、図面で見て左側に
図示した、導体路１６の終端部４６では、はんだの流れが行われない。別の実施
例では、接触接続平面の全ての方向においてはんだの均一な流れが行われ得るよ
うにコンタクト個所もしくは接続コンタクト１８が形成されていてもよい。
【００２９】 再び図示されているＸ線ビーム３４の強度経過３２につき、得られた結合を検
査することにより、はんだの流動する範囲では、Ｘ線ビーム３４の強度経過３２
の最小値４２と最大値４０との間の滑らかな移行が与えられていることが明らか
となる。評価の際にこのような滑らかな移行範囲４４が検出されるのではなく、
最小値４２と最大値４０との間に飛躍的な移行が与えられている場合には、はん
だがコンタクト面２０を所望の程度には濡らさなかったことを推量することがで
きる。
【００３０】 本発明の対象をもう一度明確にするために、図４には公知先行技術による複合
装置３６が図示されている。この場合、はんだストップマスク２６のマスキング
開口２８の直径ｄ1と、はんだこぶ２４の直径ｄ2との間の割合は、ほぼ等しい大
きさである。すなわち、直径ｄ1：直径ｄ2の割合は１：１であるので、接触接続
平面の方向におけるはんだこぶ２４の変形は実質的に行われない。その結果、こ
の場合に実施された二次元のＸ線検査により、Ｘ線ビーム３４の強度経過３２の
最小値４２と最大値４０との間の飛躍的な移行が認められる。したがって、たし
かにはんだこぶ２４を介して形成された導電結合（導電性を有する結合）の存在
を検知することはできるが、しかし実際にコンタクト面２０の十分な濡らしが行
われたのかどうかは不明である。
【００３１】 図５には、さらに別の実施例における別の複合装置３６が図示されている。図
１〜図４に示した構成部分と同一の構成部分は同じ符号を備えており、これらの
構成部分についての説明は省略する。
【００３２】 図５には、２つのはんだこぶ２４が示されている。両はんだこぶ２４のうち、
左側に図示されたはんだこぶは、構成素子１４と支持基板１０とのはんだ付け後
に接続コンタクトを整然とした状態で濡らしているのに対して、比較のために右
側に図示されたはんだこぶは、接続コンタクト１８を整然とした状態で濡らして
いない。本発明の思想によりはんだ付けの間に行われる、はんだこぶ２４の変形
は、接続コンタクト１８の側方の端面５０、つまり接触接続平面に対してほぼ直
角に延びる端面５０もはんだこぶ２４によって一緒に濡らされるようにはんだス
トップマスク２６を接続コンタクト１８に対して間隔を置いて配置することによ
り達成される。接続コンタクト１８の端面５０の濡らしは容易に可能となる。な
ぜならば、一方でははんだこぶ２４の材料がはんだ付けの間、溶融状態に変えら
れるので、たとえば金、アルミニウム、白金またはこれに類するものから成る接
続コンタクト１８の材料の良好な濡れ性に基づき、端面５０が一緒に濡らされる
からである。この場合、はんだストップマスク２６と接続コンタクト１８との間
に残った間隔ははんだで満たされる。このようにはんだストップマスク２６を接
続コンタクト１８に対して間隔を置いて配置することにより、はんだ付けの間に
はんだこぶ２４の意図された変形が達成される。そして、このような変形は、以
下にさらに説明するように、Ｘ線法によって評価可能となる。
【００３３】 左側に図示されたはんだこぶ２４に比べて、右側に図示されたはんだこぶ２４
は整然とした状態で接続コンタクト１８を濡らしていない。はんだストップマス
ク２６と接続コンタクト１８との間の中間室は、はんだこぶ２４の材料で満たさ
れていないので、接続コンタクト１８の端面５０は濡らされていない。このこと
は、たとえば接続コンタクト１８自体の良好な濡れ性を損なうような接続コンタ
クト１８の汚染に基づき生じ得る。
【００３４】 接続コンタクト１８がはんだこぶ２４によって整然とした状態で濡らされてい
るかどうかを検査できるようにするためには、三次元のＸ線技術によって、図５
に符号Ｓで示した、複合装置３６の層が検査され、そして図６に示したＸ線撮影
画像に表示される。利用可能な３Ｄ−Ｘ線技術を用いて、約３０〜１００μｍの
層解像度が実現可能となる。たとえばスクリーン印刷または別の適当な方法で支
持基板１０に被着されている接続コンタクト１８は、通常、約５０μｍの層厚さ
を有している。したがって、３Ｄ−Ｘ線技術によって、複合装置３６から、接続
コンタクト１８が位置している層Ｓを撮影することができる。この層ＳをＸ線撮
影画像で可視化することにより、図６に概略的に示した撮影画像が得られる。接
続コンタクト１８が整然とした状態で濡らされた場合には、はんだこぶ２４の、
層Ｓ内に位置する材料は、接続コンタクト１８を取り囲むリング５２として見え
る。それに対して、図６の右側に示した撮影画像では、接続コンタクト１８の端
縁部もしくは端面５０が濡らされていないことに基づき、層Ｓの厚さ内ではんだ
こぶ２４の材料が変形されないので、Ｘ線撮影画像には、はんだこぶ２４の材料
が見えていない。Ｘ線撮影画像の評価により、接続コンタクト１８を取り囲むリ
ング５２が存在している場合には、接続コンタクト１８の整然とした状態の濡ら
しが行われたことを推量することができる。
【００３５】 図７には、複合装置３６の二次元のＸ線評価が示されている。図７に示した複
合装置３６の図面は、既に図５に示した複合装置３６に相当している。接続コン
タクト１８の端縁部もしくは端面５０の濡らしに相応して、はんだこぶ２４の質
量分布が得られ、この質量分布を二次元の表示で明らかにすることができる。図
７の左側に示した例では、端縁部５０の整然とした状態の濡らしが行われるので
、図示の強度経過３２に相当する、はんだこぶ２４のはんだの質量分布が得られ
、この場合、鞍形の経過５１が生ぜしめられる。図７の右側に示したように、端
縁部５０の整然とした状態の濡らし行われない場合には、はんだこぶ２４の縁範
囲５３が中央部５５よりも明らかに少ないはんだしか有していないような、はん
だこぶ２４の質量分布が生じる。これにより、その下に示した、Ｘ線放射線の強
度経過３２が生ぜしめられ、この場合、鞍形の経過５１は全く形成されない。し
たがって、強度経過３２の鞍形の経過５１の存在が確認されることは、接続コン
タクト１８が整然とした状態で濡らされていることを判断するための判断基準と
なる。
【００３６】 図８には、ｎ×ｍ個の接続コンタクト１８を備えたプリント配線板の接続パタ
ーンが示されている。ｎおよびｍの値は、たとえば１５であってよい。接続コン
タクト１８の濡らしにより、はんだ付けの間、はんだこぶの意図的な変形を達成
するためには、接続コンタクト１８が、平面図で見て、規定された形状付与を有
していてよい。
【００３７】 図９には、接続コンタクト１８のための考えられ得る規定された形状付与のう
ちの幾つかを（完全性を要求することなしに）明らかにするために、各１つの接
続コンタクト１８の平面図が拡大されて示されている。接続コンタクトの規定の
形状付与は、たとえば導体路上にはんだストップマスクを形成することにより行
うことができる。この場合、はんだストップマスクのマスキング開口が、接続コ
ンタクト１８の形状を規定する。別の可能性は、接続コンタクト１８自体に、相
応する形状付与を行い、こうして規定の形状を備えた接続コンタクト１８を支持
基板１０に被着させることにある。重要となるのは、接続コンタクト１８のジオ
メトリ（幾何学的形状）が、はんだこぶの円形の形状にほぼ相当する円形の形状
とは異なっていることである。これにより、接続コンタクト１８が濡らされる際
に、はんだこぶは接続コンタクト１８のジオメトリに相応して流れ出し、そして
接続コンタクト１８の形状をとるようになる。これにより、はんだこぶ２４の意
図的な変形が生じる。抽出的に示された可能性のうち、図９のａおよびｂに示し
た接続コンタクト１８は、たとえば円形の形状から張り出したウェブを有してお
り、図９のｃに示した接続コンタクト１８は三角形に形成されており、図９のｄ
に示した接続コンタクト１８は円形状から突出した突起を備えており、図９のｅ
に示した接続コンタクト１８は円形状から突出しかつ互いに反対の側に配置され
た突起を備えており、図９のｆに示した接続コンタクト１８は滴形に形成されて
おり、図９のｇに示した接続コンタクト１８は楕円形に形成されており、図９の
ｈに示した接続コンタクト１８は正方形に形成されており、図９のｉに示した接
続コンタクト１８は１つのウェブを備えた円形に形成されている。この場合、接
触接続したい全ての接続コンタクト１８は同じジオメトリ形状を有しているか、
あるいはまた混合形状を有していてもよい。すなわち、１つのプリント配線板の
接続コンタクト１８が種々異なるジオメトリ形状を有している。しかし、１つの
プリント配線板の、接触接続したい全ての接続コンタクトが同じジオメトリ形状
を有している方が有利である。
【００３８】 図１０には、二次元のＸ線撮影画像の概略的な部分が示されている。このＸ線
撮影画像によって、はんだこぶ２４による接続コンタクト１８の整然とした状態
の濡らしが検査される。この場合、たとえば４つのはんだこぶ２４が認められる
（撮影画像はさらに、ここでは扱われ得ない導体路および貫通接続部をも再現す
る）。これらのはんだこぶ２４のうち、上側に示した２つのはんだこぶ２４は、
ほぼ円形の形状を有しており、それに対して、下側に示した２つのはんだこぶ２
４はほぼ楕円形の形状を有している。この撮影画像により、はんだこぶ２４の楕
円形の形状に基づき、これらのはんだこぶ２４が、同様にこのような楕円形の形
状を有する接続コンタクト１８を整然とした状態で濡らしたことが明らかとなる
。図１０の上側に示したはんだこぶ２４は、ほぼ円形のはんだ付けされていない
はんだこぶ２４の最初の形状を有していて、この場所でやはり楕円形の接続コン
タクト１８を整然とした状態では濡らしていないので、欠陥のある「ドライジョ
イント（ｋａｌｔ．Ｌｏｅｔｓｔｅｌｌｅ；ｄｒｙ ｊｏｉｎｔ）」を推量する
ことができる。こうして、このような比較的簡単に作成可能な二次元のＸ線撮影
画像によって、接続コンタクト１８の適宜な形状付与（たとえば図９のａ〜ｉに
示した実施例）により接続コンタクト１８を予め準備しておく場合に、整然とし
た状態の接触接続の明瞭でかつ確実な非破壊検査を達成することができる。
【図面の簡単な説明】
【図１】 支持基板と、この支持基板に装着されたフリップチップ構成素子とを、リフロ
ーはんだ付け前の状態で示す横断面図である。
【図２】 図１に示した複合装置をリフローはんだ付け後の状態で示す横断面図である。
【図３】 別の実施例による複合装置をリフローはんだ付け後の状態で示す横断面図であ
る。
【図４】 公知先行技術による複合装置をリフローはんだ付け後の状態で示す縦断面図で
ある。
【図５】 さらに別の実施例による、はんだ付けされた複合装置の概略的な断面図である
。
【図６】 図５に示した複合装置の三次元のＸ線撮影画像を示す概略図である。
【図７】 二次元のＸ線撮影画像を示す概略図である。
【図８】 プリント配線板の接続パターンを示す平面図である。
【図９】 接続コンタクトの種々の形状を示す概略図である。
【図１０】 複合装置の二次元のＸ線撮影画像を示す概略図である。
【符号の説明】
１０ 支持基板、 １２ 上面、 １４ 構成素子、 １６ 導体路、 １８
接続コンタクト、 ２０ コンタクト面、 ２２ 接続コンタクト、 ２４
はんだこぶ、 ２６ はんだストップマスク、 ２８ マスキング開口、 ３０
側壁、 ３２ 強度経過、 ３４ Ｘ線ビーム、 ３６ 複合装置、 ３８
特性線、 ４０ 最大値、 ４２ 最小値、 ４４ 移行範囲、 ４６ 終端部
、 ５０ 端面、 ５１ 鞍形の経過、 ５２ リング、 ５３ 縁範囲、 ５
５ 中央部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲルハルト シュミット ドイツ連邦共和国 リヒテナウ ウンター ロットマンスドルフ 27 (72)発明者 シュテファン ルップレヒト 群馬県富岡市田篠 １−１ (72)発明者 トーマス ルツィッカ ドイツ連邦共和国 ビーティヒハイム−ビ ッスィンゲン ヴェステントシュトラーセ 16 (72)発明者 ライナー シュッツ ドイツ連邦共和国 ディッツィンゲン テ ックシュトラーセ ３アー (72)発明者 ジアン ホンクアン ドイツ連邦共和国 ベルリン ヴィルヘル ムスハーフェナー シュトラーセ 58 Ｆターム(参考） 5F044 LL01 LL04

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 電子構成素子を支持基板に結合するための方法であって、電
    子構成素子に設けられた少なくとも１つの接続コンタクトを、支持基板の上面に
    設けられた少なくとも１つの接続コンタクトに導電結合し、この場合、結合され
    るべき前記接続コンタクトの少なくとも１つにはんだこぶ（バンプ）を被着させ
    、電子構成素子を支持基板と位置調整した状態で接合し、少なくとも１つのはん
    だこぶをコンタクト面の濡らしのためにはんだ付けする形式の方法において、は
    んだ付けの間、前記はんだこぶ（２４）を接触接続平面内で、結合個所のＸ線撮
    影画像を用いた変形度の評価を可能にする変形度が得られるように変形させるこ
    とを特徴とする、電子構成素子を支持基板に結合するための方法。
  2. 【請求項２】 はんだ付けの間、前記はんだこぶ（２４）に、該はんだこぶ
    （２４）の厚さ（Ｄ）が縁部に向かって連続的に減少するような質量分布を施す
    、請求項１記載の方法。
  3. 【請求項３】 前記はんだこぶ（２４）の変形を、支持基板（１０）の接続
    コンタクト（１８）を取り囲むはんだストップマスク（２６）によって規定し、
    該はんだストップマスク（２６）内に前記はんだこぶ（２４）を導入する、請求
    項１または２記載の方法。
  4. 【請求項４】 前記はんだこぶ（２４）の変形度を、前記はんだストップマ
    スク（２６）のマスキング開口（２８）の直径（ｄ1）対前記はんだこぶ（２４
    ）の直径（ｄ2）のサイズ割合により規定する、請求項１から３までのいずれか
    １項記載の方法。
  5. 【請求項５】 接続コンタクト（１８）を有する導体路（１６）を意図的に
    所定の範囲で濡らすことにより、前記はんだこぶ（２４）の変形を行なう、請求
    項１または２記載の方法。
  6. 【請求項６】 接続コンタクト（１８）の端面（５０）を意図的に濡らすこ
    とにより、前記はんだこぶ（２４）の変形を行なう、請求項１または２記載の方
    法。
  7. 【請求項７】 円形状とは異なるジオメトリを有する接続コンタクト（１８
    ）を意図的に濡らすことにより、前記はんだこぶ（２４）の変形を行なう、請求
    項１または３記載の方法。
  8. 【請求項８】 電子構成素子と支持基板との間の結合をフリップチップ技術
    で行なう、請求項１から７までのいずれか１項記載の方法。
  9. 【請求項９】 電子構成素子と支持基板との間の結合をボールグリッドアレ
    イ技術で行なう、請求項１から７までのいずれか１項記載の方法。
  10. 【請求項１０】 電子構成素子を支持基板に結合するための装置であって、
    電子構成素子に設けられた少なくとも１つの接続コンタクトが、支持基板の上面
    に設けられた少なくとも１つの接続コンタクトに向けられており、これらの接続
    コンタクトの間の導電結合がはんだこぶにより行なわれるようになっている形式
    の装置において、支持基板（１０）に設けられた前記接続コンタクト（１８）が
    、はんだストップマスク（２６）によって取り囲まれるようになっており、該は
    んだストップマスク（２６）のマスキング開口（２８）が、前記接続コンタクト
    （１８）よりも大きく形成されていて、かつ／またははんだこぶ（２４）の直径
    （ｄ2）よりも大きく形成されていることを特徴とする、電子構成素子を支持基
    板に結合するための装置。
  11. 【請求項１１】 はんだこぶ（２４）の直径（ｄ2）対マスキング開口（２
    ８）の直径（ｄ1）の割合が、１：１．１よりも大きく設定されている、請求項
    １０記載の装置。
  12. 【請求項１２】 はんだこぶ（２４）の直径（ｄ2）対マスキング開口（２
    ８）の直径（ｄ1）の割合が、１：１．３〜１：１．４である、請求項１１記載
    の装置。
  13. 【請求項１３】 マスキング開口（２８）の直径（ｄ1）が、前記接続コン
    タクト（１８）の直径よりも大きく形成されているが、はんだこぶ（２４）の直
    径（ｄ2）よりも小さく形成されている、請求項１０記載の装置。
  14. 【請求項１４】 電子構成素子を支持基板に結合するための装置であって、
    電子構成素子に設けられた少なくとも１つの接続コンタクトが、支持基板の上面
    に設けられた少なくとも１つの接続コンタクトに向けられており、これらの接続
    コンタクトの間の導電結合がはんだこぶにより行なわれるようになっている形式
    の装置において、前記接続コンタクト（１８）が、はんだこぶ（２４）のジオメ
    トリとは異なるジオメトリを有する、規定されたコンタクト面（２０）を有して
    いることを特徴とする、電子構成素子を支持基板に結合するための装置。
  15. 【請求項１５】 前記接続コンタクト（１８）が、楕円形、角形、多角形ま
    たは円形とは異なる別の形状のコンタクト面（２０）を有している、請求項１４
    記載の装置。
  16. 【請求項１６】 電子構成素子と支持基板との間の結合を検査するための方
    法であって、電子構成素子に設けられた接続コンタクトを、支持基板に設けられ
    た対応する接続コンタクトに、少なくとも１つのはんだこぶ（バンプ、ボール）
    を介して結合し、電子構成素子と支持基板との結合後に複合装置を、接触接続平
    面に対して垂直に入射するＸ線ビームで負荷し、複合装置の、Ｘ線源とは反対の
    側にＸ線撮影画像を作成する形式の方法において、はんだこぶ（２４）から、該
    はんだこぶ（２４）を取り囲む範囲への移行範囲（４４）でＸ線ビーム（３４）
    の強度経過（３２）を評価し、この場合、はんだこぶ（２４）のはんだ付けの際
    に、接続コンタクト（１８）の整然とした状態の濡らしが行なわれた場合に最小
    値（４２）から最大値（４０）への強度経過（３２）の滑らかな移行（４４）が
    測定可能となるか、またははんだこぶ（２４）の意図された変形が測定可能とな
    るようにはんだこぶ（２４）を変形させることを特徴とする、電子構成素子と支
    持基板との間の結合を検査するための方法。
  17. 【請求項１７】 複合装置（３６）の二次元のＸ線撮影画像を作成し、かつ
    評価する、請求項１６記載の方法。
  18. 【請求項１８】 支持基板（１０）に設けられた接続コンタクト（１８）と
    共に１つの平面に位置する層（Ｓ）の範囲における複合装置（３６）の三次元の
    Ｘ線撮影画像を作成し、かつ評価する、請求項１６記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059638A (ja) * 2005-08-25 2007-03-08 Nec Corp 半導体装置およびその製造方法
JP2007324528A (ja) * 2006-06-05 2007-12-13 Alps Electric Co Ltd 半田接続構造の検査方法、及びその半田接続構造
WO2023136078A1 (ja) * 2022-01-14 2023-07-20 ローム株式会社 半導体装置

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2344550A (en) * 1998-12-09 2000-06-14 Ibm Pad design for electronic package
JP3517388B2 (ja) 2000-06-14 2004-04-12 新光電気工業株式会社 バンプの検査方法及びバンプの検査装置
US20060108678A1 (en) * 2002-05-07 2006-05-25 Microfabrica Inc. Probe arrays and method for making
US7253510B2 (en) * 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
US10416192B2 (en) 2003-02-04 2019-09-17 Microfabrica Inc. Cantilever microprobes for contacting electronic components
DE10332573B4 (de) * 2003-07-14 2007-08-16 Siemens Ag Verfahren zum Erzeugen von Lotkontakten auf Bauelementen
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8674500B2 (en) 2003-12-31 2014-03-18 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
KR101237172B1 (ko) * 2003-11-10 2013-02-25 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US20070105277A1 (en) * 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
US8129841B2 (en) * 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US7901983B2 (en) * 2004-11-10 2011-03-08 Stats Chippac, Ltd. Bump-on-lead flip chip interconnection
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8076232B2 (en) * 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8026128B2 (en) * 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
TWI230994B (en) * 2004-02-25 2005-04-11 Via Tech Inc Circuit carrier
US20060049238A1 (en) * 2004-09-03 2006-03-09 Lim Seong C Solderable structures and methods for soldering
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
WO2006105015A2 (en) 2005-03-25 2006-10-05 Stats Chippac Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
US7772104B2 (en) * 2007-02-02 2010-08-10 Freescale Semiconductor, Inc. Dynamic pad size to reduce solder fatigue
JP5207659B2 (ja) * 2007-05-22 2013-06-12 キヤノン株式会社 半導体装置
DE102008059793A1 (de) * 2008-12-01 2010-06-10 Grenzebach Maschinenbau Gmbh Verfahren und Vorrichtung zum vollautomatischen Selektieren und Verpacken von photovoltaischen Modulen
US8659172B2 (en) 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US8198186B2 (en) 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
TWI498982B (zh) * 2009-12-08 2015-09-01 史達晶片有限公司 在以焊料遮罩補綴的回焊期間局限導電凸塊材料的半導體裝置和方法
US9685402B2 (en) * 2011-12-13 2017-06-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming recesses in conductive layer to detect continuity for interconnect between semiconductor die and substrate
US8810020B2 (en) * 2012-06-22 2014-08-19 Freescale Semiconductor, Inc. Semiconductor device with redistributed contacts
CN103797901B (zh) * 2012-08-10 2017-04-12 松下知识产权经营株式会社 部件安装基板的制造方法及制造系统
KR20160132499A (ko) * 2012-09-04 2016-11-18 미쓰비시덴키 가부시키가이샤 반도체장치 및 반도체장치의 제조방법
DE102017208759A1 (de) 2017-05-23 2018-11-29 Robert Bosch Gmbh Anordnung umfassend ein Trägersubstrat und ein damit verbundenes elektronisches Bauelement sowie Verfahren zu dessen Herstellung
US11262383B1 (en) 2018-09-26 2022-03-01 Microfabrica Inc. Probes having improved mechanical and/or electrical properties for making contact between electronic circuit elements and methods for making

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4029963A (en) * 1976-07-30 1977-06-14 The Board Of Trustees Of Leland Stanford Junior University X-ray spectral decomposition imaging system
JPS6038839A (ja) 1983-08-12 1985-02-28 Hitachi Ltd フリツプチツプ型半導体装置
GB8806232D0 (en) 1988-03-16 1988-04-13 Plessey Co Plc Vernier structure for flip chip bonded devices
US4852131A (en) * 1988-05-13 1989-07-25 Advanced Research & Applications Corporation Computed tomography inspection of electronic devices
US4940633A (en) * 1989-05-26 1990-07-10 Hermansen Ralph D Method of bonding metals with a radio-opaque adhesive/sealant for void detection and product made
US5184768A (en) * 1990-11-29 1993-02-09 Motorola, Inc. Solder interconnection verification
JP2555811B2 (ja) 1991-09-10 1996-11-20 富士通株式会社 半導体チップのフリップチップ接合方法
US5246880A (en) 1992-04-27 1993-09-21 Eastman Kodak Company Method for creating substrate electrodes for flip chip and other applications
US5489750A (en) 1993-03-11 1996-02-06 Matsushita Electric Industrial Co., Ltd. Method of mounting an electronic part with bumps on a circuit board
US5371328A (en) * 1993-08-20 1994-12-06 International Business Machines Corporation Component rework
US5539153A (en) 1994-08-08 1996-07-23 Hewlett-Packard Company Method of bumping substrates by contained paste deposition
WO1996008037A1 (en) * 1994-09-06 1996-03-14 Sheldahl, Inc. Printed circuit substrate having unpackaged integrated circuit chips directly mounted thereto and method of manufacture
KR0157284B1 (ko) * 1995-05-31 1999-02-18 김광호 솔더 볼 장착홈을 갖는 인쇄 회로 기판과 이를 사용한 볼 그리드 어레이 패키지
JPH0982760A (ja) * 1995-07-07 1997-03-28 Toshiba Corp 半導体装置、半導体素子およびその半田接続部検査方法
DE19640192A1 (de) 1996-09-30 1998-04-02 Bosch Gmbh Robert Verfahren zur Flip-Chip-Montage
US5938452A (en) * 1996-12-23 1999-08-17 General Electric Company Flexible interface structures for electronic devices
DE1025587T1 (de) * 1997-07-21 2001-02-08 Aguila Technologies Inc Halbleiter-flipchippackung und herstellungsverfahren dafür
US6009145A (en) * 1998-02-11 1999-12-28 Glenbrook Technologies Inc. Ball grid array re-work assembly with X-ray inspection system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059638A (ja) * 2005-08-25 2007-03-08 Nec Corp 半導体装置およびその製造方法
JP2007324528A (ja) * 2006-06-05 2007-12-13 Alps Electric Co Ltd 半田接続構造の検査方法、及びその半田接続構造
WO2023136078A1 (ja) * 2022-01-14 2023-07-20 ローム株式会社 半導体装置

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Publication number Publication date
WO2000013228A1 (de) 2000-03-09
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