JPS59129453A - 混成集積回路 - Google Patents
混成集積回路Info
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- JPS59129453A JPS59129453A JP461083A JP461083A JPS59129453A JP S59129453 A JPS59129453 A JP S59129453A JP 461083 A JP461083 A JP 461083A JP 461083 A JP461083 A JP 461083A JP S59129453 A JPS59129453 A JP S59129453A
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- Japan
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- integrated circuit
- hybrid integrated
- positioning mark
- conductor pattern
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/0266—Marks, test patterns or identification means
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
混成集積回路へ搭載する半導体チップの接続形態として
は、共晶合金、はんだ、導亀性接着剤寺によるダイポン
ディグと、ＡＩ 、 Ａｕ ｄを熱圧着により接合する
ワイヤボンディングあるいは第１図ζこ示すようにチッ
プ１の電極を盛り上げてバ呉プ′転°＼ 極２とし、この電極２を直接基板３の導体パターン４１
こ重ね合わせるようにして接続するいわゆるフェースダ
ウンボンディング等が知られているが、本発明は最近目
動車用電子回路等船こ広く使用されているフェースダウ
ンボンディング形の素子（以下フリップチップと言う）
を用いた混成集積回路に関する。
は、共晶合金、はんだ、導亀性接着剤寺によるダイポン
ディグと、ＡＩ 、 Ａｕ ｄを熱圧着により接合する
ワイヤボンディングあるいは第１図ζこ示すようにチッ
プ１の電極を盛り上げてバ呉プ′転°＼ 極２とし、この電極２を直接基板３の導体パターン４１
こ重ね合わせるようにして接続するいわゆるフェースダ
ウンボンディング等が知られているが、本発明は最近目
動車用電子回路等船こ広く使用されているフェースダウ
ンボンディング形の素子（以下フリップチップと言う）
を用いた混成集積回路に関する。
従来フリップチップの基板上への搭載にあっては、接続
部分がチップの表面にあることにより搭載時の位置合わ
せには、第２図に示すようにチップ１と基板３の中間部
にノ・−７ミラー５を置き、ハーフミラ−５で反射する
チップ下向の儂とハーフミラ−５を透過する回路板面と
の像の重なりにより観察する方法か広く用いられていた
。
部分がチップの表面にあることにより搭載時の位置合わ
せには、第２図に示すようにチップ１と基板３の中間部
にノ・−７ミラー５を置き、ハーフミラ−５で反射する
チップ下向の儂とハーフミラ−５を透過する回路板面と
の像の重なりにより観察する方法か広く用いられていた
。
しかしこの方法では自動化が難しく、組立工数の増加を
招くとともに、その間隔が極めて小さい素子の電極と基
板の導体パターンとの間ζこ位置ずれが生ずるという問
題があった。
招くとともに、その間隔が極めて小さい素子の電極と基
板の導体パターンとの間ζこ位置ずれが生ずるという問
題があった。
本発明は最近のパターン認識の技術の向上によリ、自動
位置位置合わせが可能となっている状況ζこ鑑みなされ
たもので、混成集積回路の予備はんだ形成時ζこ配線に
用いられない捨はんだを素子搭４領域外の導体パターン
上に同一マスクにより形成し、背景材とさもに位置合わ
せマークを構成することにより、８１立工数の増力日を
招くことなく手青度の高い位置合わせ搭載を自動化によ
り実現しようとするものである。
位置位置合わせが可能となっている状況ζこ鑑みなされ
たもので、混成集積回路の予備はんだ形成時ζこ配線に
用いられない捨はんだを素子搭４領域外の導体パターン
上に同一マスクにより形成し、背景材とさもに位置合わ
せマークを構成することにより、８１立工数の増力日を
招くことなく手青度の高い位置合わせ搭載を自動化によ
り実現しようとするものである。
以下に本発明の実施例を第３図の一部平面図ａ及び一部
ｆ＆１断面図すに基づいて説明する。セラミック基板６
上には導体パターン７が印刷、焼成されており、このパ
ターン７はフリップチップと接続されるリード群を構成
している。導体パターン７の７リツプチツプ搭載領域（
図ａζこおいて一点鎖線で示す）内のチップのバンプ（
′＃ｇ極）と対応する位置にはメタルマスクを用いた印
刷方法により、予備はんだとしてのバンプ受は用はんだ
８が形成さｎている。このような構成においてこの実施
例では、位置合わせマークを抵抗ペーストの焼結体にて
囲繞された捨はんだ９としている。
ｆ＆１断面図すに基づいて説明する。セラミック基板６
上には導体パターン７が印刷、焼成されており、このパ
ターン７はフリップチップと接続されるリード群を構成
している。導体パターン７の７リツプチツプ搭載領域（
図ａζこおいて一点鎖線で示す）内のチップのバンプ（
′＃ｇ極）と対応する位置にはメタルマスクを用いた印
刷方法により、予備はんだとしてのバンプ受は用はんだ
８が形成さｎている。このような構成においてこの実施
例では、位置合わせマークを抵抗ペーストの焼結体にて
囲繞された捨はんだ９としている。
この捨はんだ９は、バンプ受は用はんだ８をメタルマス
クを用いて印刷方法により形成する際、フリップチップ
の搭載領域外の導体パターン上に、メタルマスクに開口
部を設けることζこより形成される。一方、抵抗ペース
トの焼結体１０は、捨はんだ９が形成される以前の抵抗
印刷焼成時に、中央に捨はんだ９が形ｂｙされる部分を
残して捨はんだ９を囲繞する位置に形成される。
クを用いて印刷方法により形成する際、フリップチップ
の搭載領域外の導体パターン上に、メタルマスクに開口
部を設けることζこより形成される。一方、抵抗ペース
トの焼結体１０は、捨はんだ９が形成される以前の抵抗
印刷焼成時に、中央に捨はんだ９が形ｂｙされる部分を
残して捨はんだ９を囲繞する位置に形成される。
一般にはんだは銀糸色であり、焼成さ孔た抵抗は黒色で
あるため、抵抗ペーストの焼成体１０が捨（すんだ９の
背景をなすこの位置合わせマークは、自動位置合わせを
行な−″）際の位置検出用信号の発生源として充当な安
定性を得ることができる。
あるため、抵抗ペーストの焼成体１０が捨（すんだ９の
背景をなすこの位置合わせマークは、自動位置合わせを
行な−″）際の位置検出用信号の発生源として充当な安
定性を得ることができる。
Ｃ１’お混成果績回路構成時、抵抗値の修正の除行なわ
れるサンドブラスト法を抵抗ペーストの焼結体１０にも
適用し、表面の膜を削りとることによりつや消しを行な
うことは、マークの二値化１ｇ号をより極だたせる意味
で好ましい。
れるサンドブラスト法を抵抗ペーストの焼結体１０にも
適用し、表面の膜を削りとることによりつや消しを行な
うことは、マークの二値化１ｇ号をより極だたせる意味
で好ましい。
またこの実施例では、位置合わせマークとしての抵抗及
び（まんだは、いずれも混成乗積−１路を構成する際に
行なわれる抵抗印刷・焼成工程及び予備はんだの塗布工
程において、それぞれ同時に形成することができるため
組立工数が増える心配はない。
び（まんだは、いずれも混成乗積−１路を構成する際に
行なわれる抵抗印刷・焼成工程及び予備はんだの塗布工
程において、それぞれ同時に形成することができるため
組立工数が増える心配はない。
更にまた、本発明に係る半導体チップを基板上の定位置
に位置せしめる自動搭載位置合わせと限あらかじめ２個
以上の位置合わせマークを基板上の設定された位置に配
置して、このマークを固定位置にある撮像手段（例えば
ＩＴＶカメラ等）によって光学的ｌこ検出し、この検出
したマークとあらかじめ設定した位置との差から計算に
よって半導体チップを吸着するヘッドの移ＮＩＩｊＪ量
を求めるものである。
に位置せしめる自動搭載位置合わせと限あらかじめ２個
以上の位置合わせマークを基板上の設定された位置に配
置して、このマークを固定位置にある撮像手段（例えば
ＩＴＶカメラ等）によって光学的ｌこ検出し、この検出
したマークとあらかじめ設定した位置との差から計算に
よって半導体チップを吸着するヘッドの移ＮＩＩｊＪ量
を求めるものである。
したがって基板上に設定される位置合わせマークは、半
導体チップのｇ載領域との位置関係を予め設計の段階で
メモリ等に記憶させておく必要があり、特にその・電極
間隔が叙１００μｍと微細なフリップチップの搭載にお
いては、この位置関係の精度が重要である。例えは搭載
領域内の基準位置と位置合わせマークとの位置関係を設
定した上で ５ − これらを別個に形成したのではｌｌｌ＃の茜い位置合わ
せは成し得ない。この点本発明によればノル準位置をバ
ンプ受は用はんだとし、位１に脅イつせマークを捨はん
だとして、これらを同一のメタルマスクを用いて同時に
形成しているため、極めて高い精囲の位置合わせ搭載を
行にとができる。
導体チップのｇ載領域との位置関係を予め設計の段階で
メモリ等に記憶させておく必要があり、特にその・電極
間隔が叙１００μｍと微細なフリップチップの搭載にお
いては、この位置関係の精度が重要である。例えは搭載
領域内の基準位置と位置合わせマークとの位置関係を設
定した上で ５ − これらを別個に形成したのではｌｌｌ＃の茜い位置合わ
せは成し得ない。この点本発明によればノル準位置をバ
ンプ受は用はんだとし、位１に脅イつせマークを捨はん
だとして、これらを同一のメタルマスクを用いて同時に
形成しているため、極めて高い精囲の位置合わせ搭載を
行にとができる。
なお上記実施例では、捨はんだを囲繞する背景剤を抵抗
ペーストの焼成物としたが、不発明はこれに限定される
ものでは’Ａ ＜ 、例んば背景材を前記抵抗ペースト
の焼成後ζこ１呆ｄφコート膜として形成されるガラス
ペーストの焼成物としてもよい。
ペーストの焼成物としたが、不発明はこれに限定される
ものでは’Ａ ＜ 、例んば背景材を前記抵抗ペースト
の焼成後ζこ１呆ｄφコート膜として形成されるガラス
ペーストの焼成物としてもよい。
この場合でもガラスペーストの焼成物は、捨はんだ形成
前のガラス印刷・焼成工程と同時に行うことが肝要であ
る。
前のガラス印刷・焼成工程と同時に行うことが肝要であ
る。
また製造工程の短路化が％に要求されない場合ｌこは、
捨はんだを囲繞する背景材は特に前記実施例で述べたよ
うな混成集積回路を形成するための一構成部材とする必
要はなく、確実な二値化信号の得られるものであれは、
はんだとコントラストの強い塗料や接着剤であってもよ
い。
捨はんだを囲繞する背景材は特に前記実施例で述べたよ
うな混成集積回路を形成するための一構成部材とする必
要はなく、確実な二値化信号の得られるものであれは、
はんだとコントラストの強い塗料や接着剤であってもよ
い。
６−
このような本発明は特ｌこ７リツプチツプを位ｎｔ決め
搭載する際に効果が大きいか、チップ接続のためあらか
じめ予１１ｉｔｌはんだを形成するものであれば適応可
能であることは言うまでもない。
搭載する際に効果が大きいか、チップ接続のためあらか
じめ予１１ｉｔｌはんだを形成するものであれば適応可
能であることは言うまでもない。
以上の説明から明らかなように本発明によｎば、混成集
積［回路の予１１１ｎはんだ形成時（こ捨はんだを素子
搭・或領域外の導体パターン上に同一マスクにより形ｒ
Ｊｋ Ｌ／ 、背班材とともζこ位置合わせマークを構
成したため、州立工数の増加を招くことｆ、ｆ （梢度
の高い位置合わせ搭載を自動化（こより実現することが
できる。
積［回路の予１１１ｎはんだ形成時（こ捨はんだを素子
搭・或領域外の導体パターン上に同一マスクにより形ｒ
Ｊｋ Ｌ／ 、背班材とともζこ位置合わせマークを構
成したため、州立工数の増加を招くことｆ、ｆ （梢度
の高い位置合わせ搭載を自動化（こより実現することが
できる。
第１図はフェイスダウン構造を示す仙面図、第２図はフ
ェイスダウンボンダにおける従来の位置合わせ機構を示
Ｔ概略図、第３図は本発明の一実施例を示す一部平面図
及び一部縦１析而図である。 ６：セラミック基板、７：４体パターン、８：バング受
は用はんだ、９：摺はんだ、ＩＯ：抵抗ペーストの焼結
体。 −ｉ／ 圓 ７３ ロ ア ２ 図 ７４ 口 Ｉｎ ′ 手続補正書（方幻 １．事件の表示 特願昭＜δ−々ｇ１０４、代 理
人 住 所 川崎市川崎区田辺新１１１１番１号５、補
正指令の日付 昭和せδ年々月２４１−１６、補正に
より増加する発明の数 補正の内容 １、明細書第７項第１５行目に記載の「第３図」と「は
本発明の」との間に「、第４図」を追加挿入する。 補正の内奏 昭和ら８年 ５月２６目 １、事件の表示 特願昭ぜδ−々と７６名 称
（５２３）富士山ＩＩ赴伎ノ―林式会社４、代 理 人 住 所 川崎市川崎区田辺新１１１番１号↑ＩＩＩ
」１ニシノ曾′】＆ 削除する。 ２、明細書第３項第１０行目に記載のｒｂＪとあるを削
除する。 ３、明細書第３項第１０行目に記載の「及び」と「一部
」との間に「第４図」を追加挿入する。 ４、明細書第３項第１４行目に記載の「図ａ」とあるを
「第３図」と訂正する。
ェイスダウンボンダにおける従来の位置合わせ機構を示
Ｔ概略図、第３図は本発明の一実施例を示す一部平面図
及び一部縦１析而図である。 ６：セラミック基板、７：４体パターン、８：バング受
は用はんだ、９：摺はんだ、ＩＯ：抵抗ペーストの焼結
体。 −ｉ／ 圓 ７３ ロ ア ２ 図 ７４ 口 Ｉｎ ′ 手続補正書（方幻 １．事件の表示 特願昭＜δ−々ｇ１０４、代 理
人 住 所 川崎市川崎区田辺新１１１１番１号５、補
正指令の日付 昭和せδ年々月２４１−１６、補正に
より増加する発明の数 補正の内容 １、明細書第７項第１５行目に記載の「第３図」と「は
本発明の」との間に「、第４図」を追加挿入する。 補正の内奏 昭和ら８年 ５月２６目 １、事件の表示 特願昭ぜδ−々と７６名 称
（５２３）富士山ＩＩ赴伎ノ―林式会社４、代 理 人 住 所 川崎市川崎区田辺新１１１番１号↑ＩＩＩ
」１ニシノ曾′】＆ 削除する。 ２、明細書第３項第１０行目に記載のｒｂＪとあるを削
除する。 ３、明細書第３項第１０行目に記載の「及び」と「一部
」との間に「第４図」を追加挿入する。 ４、明細書第３項第１４行目に記載の「図ａ」とあるを
「第３図」と訂正する。
Claims (1)
- 【特許請求の範囲】 １）基板上に設定された位置合わせマークを光学的ζこ
検出して半導体チップを基板上に搭載してなるものにお
いて、前記位置合わせマークは、予備はんだと同一マス
クにより形成され、周囲に背景材を有する捨はんだより
なることを特徴とする混成集積回路。 ２、特許請求の範曲第１項記載のものζこおいて、背景
材は抵抗ペーストの焼成体であることを％倣とＴる混成
集積回路。 ３）％Ｗ！ｆ請釆の軛曲第１項記載のものにおいて、背
景材はガラスペーストの脱成体であることを特徴とする
混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP461083A JPS59129453A (ja) | 1983-01-14 | 1983-01-14 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP461083A JPS59129453A (ja) | 1983-01-14 | 1983-01-14 | 混成集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59129453A true JPS59129453A (ja) | 1984-07-25 |
| JPH0150100B2 JPH0150100B2 (ja) | 1989-10-27 |
Family
ID=11588815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP461083A Granted JPS59129453A (ja) | 1983-01-14 | 1983-01-14 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129453A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914536A (en) * | 1995-07-07 | 1999-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device and soldering portion inspecting method therefor |
| JP2001203234A (ja) * | 2000-01-21 | 2001-07-27 | Shinkawa Ltd | ボンディング装置およびボンディング方法 |
| KR100461949B1 (ko) * | 2002-05-15 | 2004-12-14 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 솔더볼 및 그 제조 방법, 그리고 솔더볼의 이베포레이션 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BR112021005948A2 (pt) | 2018-10-02 | 2021-06-29 | Nippon Steel Corporation | núcleo magnético |
-
1983
- 1983-01-14 JP JP461083A patent/JPS59129453A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914536A (en) * | 1995-07-07 | 1999-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device and soldering portion inspecting method therefor |
| JP2001203234A (ja) * | 2000-01-21 | 2001-07-27 | Shinkawa Ltd | ボンディング装置およびボンディング方法 |
| KR100461949B1 (ko) * | 2002-05-15 | 2004-12-14 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 솔더볼 및 그 제조 방법, 그리고 솔더볼의 이베포레이션 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0150100B2 (ja) | 1989-10-27 |
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