JP2007251142A - 半田層及びそれを用いた電子デバイス接合用基板並びにその製造方法 - Google Patents

半田層及びそれを用いた電子デバイス接合用基板並びにその製造方法 Download PDF

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Abstract

【課題】 半田層の溶融凝固後に発光素子の発光波長に対する光反射率を高くすることができる、Ｐｂフリーの半田層及びそれを用いた電子デバイス接合用基板並びにその製造方法を提供する
【解決手段】 基板２上に形成される半田層４であって、半田層４の溶融凝固後の表面粗さを、０．１５μｍ以下とする。電子デバイス接合用基板１は、基板２と基板の表面に配設する電極層３と電極層に配設する半田層４とを含み、半田層４の溶融凝固後の表面粗さが、０．１５μｍ以下であればよい。この電子デバイス接合用基板１によれば、溶融凝固後の半田層４は光反射率の高い反射鏡となり、発光素子からの光取出し効率を高くすることができる。
【選択図】 図１

Description

本発明は、電子デバイスの接合に利用可能な半田層及びそれを用いた電子デバイス接合用基板並びにその製造方法に関する。
電子デバイス、例えば発光ダイオードは、発光層となるｐｎ接合のｐ，ｎ層に、それぞれ所謂オーミック電極が形成されている。
図６は、従来の発光ダイオードチップ５０の構造を示しており、（Ａ）は発光を取り出す側の平面図、（Ｂ）はその断面図である。図示するように、四角形状の発光ダイオードチップ５０は、活性層５１がクラッド層５２，５３により挟み込まれるダブルへテロ構造（以下、ＤＨ構造と呼ぶ）からなり、その上部には円形の上部電極５４と、裏面全面には下部電極５５が形成されている。上部電極５４がｐ層へのオーミックの電極（以下、ｐ電極と呼ぶ）であれば、下部電極５５にはｎ層へのオーミック電極（以下、ｎ電極と呼ぶ）が形成される。上部電極５４がｎ電極であって、下部電極５５がｐ電極であってもよい。ここで、メサ部５６は、発光ダイオードチップ５０をダイシングする工程で切断される領域であり、切断時のストリート及び切断領域のチッピング低減のために化学エッチングにより触刻されている領域である。
上記発光ダイオードチップ５０においては、下部電極５５はリードフレームや金属パッケージのステムに半田などによりダイボンディングされる。一方、上部電極５４は、金線などにより他方の電極となる電極へワイヤボンディングされる。ダイボンディングやワイヤボンディングを行うために、ｐ電極及びｎ電極は多層構造からなっている。これらの電極としては、オーミック電極となる金属層と最上層がＡｕからなる電極構造が公知である。このようなｐ電極及びｎ電極は通常１μｍ程度の厚さに形成されている。上部電極５４は通常、その面積を発光ダイオードチップ５０の面積よりも小さいサイズにして、上部電極５４が形成されていない領域からだけ光が取り出される。
ところで、発光素子に電流を流して高出力化を図るためには、放熱特性を向上させることが必要である。発光素子に大きな電流を流せば、それに伴い発熱が増大するので、発光素子は、金属パッケージに実装されている。発光素子は、金属パッケージの放熱体となるステムに半田接合される。発光素子と金属パッケージ内のステムとの間には熱膨張が生じ、発光素子に応力が加わる。この応力の緩和のためには、高熱伝導性絶縁材料からなるサブマウントに半導体チップをマウントしたのち、ステムに実装する手法が知られている。
例えば、特許文献１及び２には、高熱伝導性絶縁材料上に多層配線層とバリヤ層とＰｂ（鉛）及びＳｎ（スズ）からなる半田層と、を順次積層した光半導体素子用サブマウントの電極構造が開示されている。特許文献１においては、特に、半田層が電極層へ拡散しないようにバリヤ層を設けており、半田層自体はスパッタ法や蒸着法、メッキなどにより形成することが開示されている。
特許文献２には、高熱伝導性絶縁材料上に多層配線層とバリヤ層とＡｕ（金）及びＳｎからなる半田層と、を順次積層した光半導体素子用サブマウントが開示されている。この特許文献２においては、メタルマスク法を用い、真空度を５×１０-4Ｐａ以下とし、基板温度を８０〜１５０℃とし、成膜速度を０．１ｎｍ／秒以上１．０ｎｍ以下とした条件により、半田層を真空蒸着により成膜することで、半田層の平均結晶粒径の増大を抑制して、半田層の成膜後の表面粗さを抑制している。
Ｓｎ、Ａｇ（銀）及びＣｕ（銅）からなる半田の場合には、溶融凝固後の表面状態がＰｂ及びＳｎ半田合金のように平滑ではなく、表面にしわが多く発生し、良好な光沢面が得られない問題があった。特許文献３には、溶融凝固温度の高い金属として、具体的にはＣｏ（コバルト）、さらにはＰ（リン）を添加することにより濡れ性を改善してしわの発生を防止した、油中造球法により製造した球状の半田ボールが開示されている。
特公平６−３８１５号公報 特開２００３−２５８３６０号公報 特開２００４−１５４８６５号公報
従来のＰｂ及びＳｎからなる半田は、その廃棄物が地下水汚染を引き起こすことなどから、近年、使用が制限される傾向となっている。特に欧州では、ＲｏＨＳ指令（電気電子機器に含まれる特定有害物質の使用制限に関する欧州議会および理事会指令）により２００６年７月１日から使用が禁止された。このため、Ｐｂを含む半田の代替半田、即ちＰｂフリー半田として、Ｓｎ、Ａｇ及びＣｕからなる半田などが開発されている。
Ｐｂフリーの半田層として、例えばＡｕとＳｎからなる半田層を用いてサブマウントを形成した場合には、半田層の成膜後においては光沢があるが、半田層を融点以上に加熱して溶融させ、その後融点以下に冷却して凝固させる（以下、適宜、溶融凝固後と呼ぶ）と光沢が無くなる。このため、サブマウントにおいて上記のような半田層を用いて発光ダイオードのような発光素子を接合した場合には、発光素子の出力がしばしば低下していた。また、薄膜半田層を用いる場合には、一般的な鋳造、射出成型、油中造球法などによる精製や形成を行うことができず、これらの方法による光沢化ができない。
このように、Ｐｂフリーの半田層又はこの半田層を用いたサブマウントを用いて発光素子を接合した場合には、十分な発光出力が歩留まり良く得られないという課題がある。
本発明は、上記課題に鑑み、半田層の溶融凝固後に発光素子の発光波長に対する光反射率を高くすることができる、Ｐｂフリーの半田層及びそれを用いた電子デバイス接合用基板並びにその製造方法を提供することを目的としている。
本発明者らはＰｂを含まない半田材料からなる薄膜が溶融凝固後にその光沢が無くなる原因を追求した結果、半田層成膜時の成膜速度が遅い場合には、蒸着源からの放熱により基板の温度が上昇し易く、成膜時の基板温度上昇に伴い、基板の反り等により成膜後の半田層が空隙（以下、適宜、ボイドとも呼ぶ）などを含んだ状態で成膜されるので、成膜層の緻密性が低い状態となっており、その結果、この半田層の溶融凝固後にもボイドが半田層内から完全に抜けず半田層の表面粗さが増大し、それに伴い半田層表面の光沢が失われる、すなわち半田層の光反射率が低下しているとの知見を得て、本発明を完成するに至った。
上記目的を達成するため、本発明は、基板上に形成される半田層であって、半田層の溶融凝固後の表面粗さが０．１５μｍ以下であることを特徴とする。この構成によれば、Ｐｂフリー半田においても光の反射率を大きくすることができる。
さらに、本発明の電子デバイス接合用基板は、基板と、基板表面上に配設する電極層と、電極層上に配設される半田層と、を含む電子デバイス接合用基板であって、半田層の溶融凝固後の表面粗さが、０．１５μｍ以下であることを特徴とする。
上記構成において、半田層は、好ましくは４０％以上の光反射率を示す。半田層はＰｂを含まない、Ｐｂフリー半田層であって、Ｓｎ、Ａｕ、Ａｇ、Ａｌの何れか１つ以上の元素を含むことが好ましい。基板は、半導体単結晶、窒化アルミニウムを含むセラミックスの何れかであることが好ましい。
上記構成によれば、電子デバイス接合用基板に形成される半田層の光反射率が高く、電子デバイス接合用基板に搭載される発光素子からの発光を効率よく外部に取り出すことができ、電子デバイス接合用基板に搭載される発光素子からの光出力が増大する。
本発明の電子デバイス接合用基板の製造方法は、基板と、基板表面上に配設される電極層と、電極層上に配設される半田層と、を含む電子デバイス接合用基板において、電極層上に半田層形成のためのマスクを形成し、マスクを介して金属材料を真空蒸着して半田層を形成する工程を含み、真空蒸着時の基板を、６０℃以下の温度に保持することを特徴とする。
上記構成において、真空蒸着時の半田層の成膜速度を、好ましくは、１ｎｍ／ｓｅｃ以上４ｎｍ／ｓｅｃ以下とする。
上記構成によれば、半田層の成膜時の温度や成膜速度などを制御することにより、半田層内のボイドを減少させて、半田溶解後にも良好な表面粗さを維持することが可能となり、光反射率の高い半田層を有する電子デバイス接合用基板を低コストで提供することができる。
本発明によれば、半田層の溶融凝固において光反射率を高くすることができる、半田層及びそれを用いた電子デバイス接合用基板を提供することができる。この電子デバイス接合用基板によれば、半田層は発光素子からの光に対して光反射率の高い反射鏡となり、光取り出し効率が高い発光素子を実現することができる。
以下、本発明の好ましい実施の形態を図面により詳細に説明する。各図において同一又は対応する部材には同一符号を用いる。
図１は、本発明の電子デバイス接合用基板１の構造を示す模式的な断面図である。図１に示すように、基板２の上面側は、基板２の一部又は全部を覆うように電極層３が配設され、この電極層３表面の所定箇所に、発光素子の発光波長に対して反射率の高い半田層４が配設されている。基板２の下面側には、図示するように一部又は全部を覆うように電極層５及び半田層６が形成されていてもよい。ここで、電極層３の所定箇所としては、電子デバイスが発光ダイオードの場合などには、全面に形成してもよいし、所定の電極パターンを形成したものであってもよい。また、電極層３の一部には、金線を接続し電気回路を形成してもよい。
なお、以下の説明においては、本発明の電子デバイス接合用基板１をサブマウント１とし、基板２をサブマウント基板として説明をする。
半田層４は、電子デバイスとサブマウント基板２を接合するための層である。電子デバイスのサブマウント基板２への接合は、半田層４を融点以上に加熱して溶融させ、半田層４が溶融した状態で電子デバイスを半田層４上に搭載し、その後、半田層４を融点以下に冷却して凝固させることで、電子デバイスをサブマウント基板２に接合させることができる。このような半田層４の材質としては、銀（Ａｇ），アルミニウム（Ａｌ），金（Ａｕ）の何れか１つ以上を含むスズ（Ｓｎ）系の半田が、光反射率が高く好ましい。この場合、半田層４の溶融凝固の光反射率を４０％以上とすることで、後述するように、サブマウント基板２に接合する電子デバイス、例えば発光ダイオードなどの発光素子の光出力を安定して高めることができる。特に好ましい光反射率は５０％以上である。逆に、半田層４の溶融凝固後の光反射率が４０％よりも小さい場合には、発光素子からの光出力が安定して得られない。
半田層４の成膜後の表面粗さは、光反射率を高めるために０．１μｍ未満となるように成膜することが望ましい。逆に、半田層４の成膜後の表面粗さを０．１μｍ以上とすると、半田層４内に存在するボイドが多くなり、半田層４の溶融凝固後の光反射率が低下するので好ましくない。成膜後の半田層４の表面粗さを０．１μｍ未満とすることで、半田層４の溶融凝固後にボイドの少ない半田層が形成可能となる。ボイドが少ない半田層４を形成することで、半田層４の溶融凝固後の表面粗さを０．１５μｍ未満とすることが可能となる。
なお、本発明の上記半田層４の成膜後及び溶融凝固後の表面粗さは、算術平均した表面粗さ（Ｒａ）であり、１ｍｍ範囲のライン測定を複数回行い、その平均値から求める値である。本発明において、溶融凝固した半田層４の表面粗さ測定においては、所定の雰囲気中で半田材料の溶融に必要な所定の温度に加熱して約１０秒間溶融し、その後、約１℃／ｓｅｃで冷却して得た半田層４を用いる。この場合、半田層４には発光ダイオードなどの電子デバイスを搭載していない状態とした。
電極層３は金属が望ましく、とくに、金、白金（Ｐｔ）、銀、銅（Ｃｕ）、鉄（Ｆｅ）、アルミニウム、チタン（Ｔｉ）、タングステン（Ｗ）の何れかを用いることができる。電極層３は、半田層４を形成するときの下地となる層であるので、その成膜後の表面粗さは、０．１μｍ未満が望ましい。逆に、電極層３の表面粗さを０．１μｍ以上とすると、半田層４の成膜後の表面粗さの上記条件である０．１μｍ未満を満たすことができないので好ましくない。
さらに、サブマウント基板２と電極層３との間には密着層（図示せず）を挿入してもよい。この密着層としてはサブマウント基板２と密着性が良好で、電極層３とは異なる金属が望ましく、チタン、クロム（Ｃｒ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などの何れかを用いることができる。密着層を設ける場合には、密着層は、電極層３を形成するときの下地となる層であるので、その成膜後の表面粗さは、０．１μｍ未満が望ましい。逆に、密着層の表面粗さを０．１μｍ以上とすると、電極層３の成膜後の表面粗さの上記条件である０．１μｍ未満を満たすことができないので好ましくない。
サブマウント基板２としては、熱伝導率の高いシリコン（Ｓｉ）やダイヤモンドＩＩａなどの半導体単結晶、窒化アルミニウム（ＡｌＮ）、シリコンカーバイド（ＳｉＣ）などのセラミックスを用いることができる。サブマウント基板２は、電極層３又は密着層を形成するときの下地となる層であるので、その表面粗さは０．０５μｍ未満が望ましい。逆に、サブマウント基板２の表面粗さを０．０５μｍ以上とすると、電極層３又は密着層の表面粗さが大きくなるので好ましくない。また、サブマウント基板２の側面にも、上記と同様な電極層を形成してサブマウント基板２の上面と下面を電気的に接続してもよい。
次に、本発明のサブマウントへの発光素子の実装について説明する。
図２は本発明のサブマウントに発光素子を搭載した構造を模式的に示す断面図である。本発明のサブマウント１を用いた発光ダイオード１０は、発光ダイオードチップ２０と、サブマウントを搭載するステム３０と、を含んで構成されている。本発明のサブマウント１は、サブマウント基板２の下面側の半田層６によりステム３０に接着されている。ステム３０は図示しないパッケージの一部である。ここで、パッケージは、ステム３０と同電位の電極と、ステム３０から絶縁されている電極と、ガラスのような光透過性材料からなる窓部を有するキャップとを含んで構成されている。これら電極とキャップは図示を省略している。
一方、サブマウント基板２の上面側においては、発光ダイオードチップ２０の下部電極２６が、光反射率の高い半田層４を介してサブマウント基板２に接合され電気的に接続される。サブマウント基板２の電極層３は、Ａｕ（金）線８を用いて、図示しないステムの金属部とワイヤボンディングにより接続される。そして、発光ダイオードチップ２０の上部電極であるｎ層電極２５は、Ａｕ線８を用いて、ステム３０から絶縁されている図示しない電極へワイヤボンディングにより接続されている。ここで、半田層４の発光ダイオードチップ２０よりも外部にはみ出た領域４Ｂが生じる。
次に、本発明のサブマウントに搭載される発光ダイオードチップの一例について説明する。
発光ダイオードチップ２０は、ｐ型クラッド層２２と活性層２３とｎ型クラッド層２４とからなるＤＨ構造を有し、ｎ型クラッド層２４及びｐ型クラッド層２２には、それぞれ上部電極となるｎ層電極２５及び下部電極となるｐ層電極２６が形成されている。この発光ダイオードチップ２０の特徴は、下部電極であるｐ層電極２６が、発光ダイオードチップ裏面に部分的に形成した電極２６Ａから構成されていることである。
一方、上部電極であるｎ層電極２５は、活性層２３からの光を上方へ出射させるために、発光ダイオードチップ２０よりも面積の小さい円形や十字状のパターンを有している。そして、活性層２３から表面へ向かって出射する光１６が、ｎ型クラッド層２４のｎ層電極２５が形成されていない領域を通過して、紙面上方へ出射される。
ここで、発光ダイオードチップ２０の上面端部には、図示しないメサ部が形成されていてもよい。なお、赤外発光ダイオードチップ２０は、図２とは逆、すなわち、ステム３０側から順に、ｎ層電極２５、ｎ型クラッド層２４、活性層２３、ｐ型クラッド層２２、ｐ層電極２６としてもよい。
図３は、発光ダイオードチップ２０の下部電極構造を示す模式的な平面図である。図３に示すように、下部電極２６は、電極２６Ａが形成されていない領域を有している。
次に、本発明のサブマウント１を用いた発光素子の動作について説明する。発光素子は、各種発光ダイオードや半導体レーザダイオードが挙げられるが、図２に示す発光ダイオードを、発光素子の一例として説明する。
本発明のサブマウント１は、発光素子を搭載する側の電極層３上に形成される半田層４が、発光ダイオードからの発光される光に対して高い反射率を有している。このため、発光素子が半田層４に搭載されたときには、活性層２３からサブマウント１側に出射した光の内、半田層４の発光ダイオードチップ２０よりも外部にはみ出た領域４Ｂで反射した光も紙面上方へ出射する光となり、発光ダイオードの出力を向上させる。図３に示すように、発光ダイオードが配設されていない開口部２７と、サブマウント１との間にも光反射率の高い半田層４Ａが充填されるので、活性層２３からサブマウント１側に出射する発光ダイオードチップ２０から漏れない発光に対しても、反射率の高い反射鏡となる。
これにより、活性層２３からサブマウント１側に出射する光１８が、反射鏡となる半田層４Ａの表面で反射されて、表面側に向かう反射光となる。この反射光は、ｐ型クラッド層２２と活性層２３とｎ型クラッド層２４とを通過し、ｎ型クラッド層２４のｎ層電極２５が形成されていない領域を通過して上方へ出射される。つまり、活性層２３からサブマウント１側に出射した光が、半田層４Ａの表面で反射され、発光ダイオード１の外部へ出射する光１８Ａとなる。したがって、本発明のサブマウント１を用いた発光ダイオード１０によれば、活性層２３から表面へ向かって出射する光１６に、さらに、半田層４から反射されて出射する光１８Ａ（以下、適宜、半田層による反射光１８Ａと呼ぶ）が加わり、光取り出し効率が増加する。このため発光出力が増大する。
半田層による反射光１８Ａは、網目状電極２６Ａの形成されていない開口部２７の面積が大きいほど増大する。すなわち、開口部２７の発光ダイオードチップ２０の面積に対する割合、すなわち、開口率が大きいほど増加する。この下部電極の開口部２７の開口率は、３０％から７０％程度とすることができる。
次に、本発明のサブマウントの製造方法について説明する。
最初に、サブマウント基板２を用意し、その両面をラッピング装置により研削する。さらに、ポリッシング装置などを用い、仕上げ研磨を実施し、サブマウント基板２表面の平均粗さを、０．０５μｍ未満とする。
続いて、フォトリソグラフィ法によるパターニングを行う。具体的には、サブマウント基板２の表面全体に、スピナーによりレジストを均一塗布した後、ベーキング炉によって所定のベーキングを行い、マスクアライナー装置を用いてコンタクト露光を行う。露光後、テトラメチルアンモニウム系の現像液により、電極層３となる部分のレジストを溶解してサブマウント基板２を露出させる。
次に、真空蒸着装置などを用いて電極層３となる金属を蒸着し、アセトンを用いてレジスト全体を溶解させることにより、電極層３以外の金属をリフトオフにより除去し、所定の電極層３を形成する。この場合、さらに電極層３とサブマウント基板２との間に密着層を挿入して、電極層３を形成してもよい。電極層３の形成は、後述する半田層４の形成と同様の条件で成膜速度、真空度、サブマウント基板２の温度等の蒸着条件を適宜に制御して、成膜後の電極層３表面の平均粗さを、０．１μｍ未満とする。
上記電極層３と同様にフォトリソグラフィ法及び真空蒸着装置を用いたリフトオフを行う。つまり、サブマウント基板２の表面に形成された電極層３の所定箇所に、発光素子の発光波長において光反射率の高い金属材料からなる半田層４を、マスクを介して形成する。
半田層４の成膜時の真空度は、１０-3Ｐａ以下とすると半田層４となる金属材料を蒸発させたときに、半田層４を形成する基板への到達を良くし、安定な蒸着ができるために好ましい。望ましくは８×１０-4Ｐａ以下、さらに望ましくは５×１０-4Ｐａ以下とすることで、基板表面への水分子などの残留物が付着せず、空隙（ボイド）が形成されず、表面粗さを小さくできる。
半田層４の成膜時の基板温度は１００℃以下に設定する。これにより、基板に到達した蒸発材料の運動エネルギーを下げ、平坦で緻密な成膜が可能となる。基板温度は望ましくは８０℃未満、さらに望ましくは６０℃以下とすることで、Ｓｎを含む半田材料の場合にはＳｎの粒化やランド形成を効果的に防止することができる。基板温度を６０℃以下とすることでマスクの揮発が防止できるため、フォトリソグラフィ法を用いて半田層４の作製が可能となる。そのためメタルマスクを用いた蒸着法と比べ、半田層４の形成位置を精度よく調整することが可能となり、歩留りの向上と半田層を低コストで作製することができる。
このように、サブマウント基板２の温度を上記範囲とし、後述する半田層４の成膜レートを制御することにより、半田層４内のボイドを低減し、半田層４の溶解凝固後の表面粗さを低減させることができる。
半田層４の成膜速度は、１ｎｍ／ｓｅｃ以上４ｎｍ／ｓｅｃ以下とすることで緻密な半田層４を形成することが可能になる。半田層４の成膜速度を１ｎｍ以上とすることで成膜時間を短縮し、蒸着源による基板温度の上昇を抑制することができる。このため、成膜される半田層４内のボイドを効果的に抑制して緻密な半田層４を形成することができ、半田層４の溶解凝固後の表面粗さを小さくすることができる。また、成膜速度を４ｎｍ以上とすると、蒸着時にサブマウント基板２の温度が上昇し、基板温度を６０℃以下に抑制することが困難になってしまう。
最後に、得られたサブマウント基板２を、ダイシング装置などを用いて所定のサブマウント１の寸法に分割する。
本発明のサブマウント１の特徴は、サブマウント基板２の表面粗さを０．０５μｍ未満とし、さらに、その上面に形成される電極層３の表面粗さを０．１μｍ未満とすることにより、サブマウント基板２の最上層となる半田層４の表面粗さを０．１μｍ未満とすることにある。このため、半田層４の表面粗さを０．１μｍ未満とすることで、半田層４の溶融凝固後の表面粗さも小さくすることが可能になり、発光素子の発光波長において光反射率をより高くすることができる。
以下、実施例に基づいて、本発明をさらに詳細に説明する。
最初に、実施例１のサブマウントの製造方法について説明する。
高熱伝導性（２３０Ｗ／ｍＫ）である５５ｍｍ角、厚さ０．３ｍｍの焼結窒化アルミニウム基板２の両面をラッピング装置によって研削し、ポリッシング装置を用いて仕上げ研磨を実施した。実施例１として、サブマウント基板２の平均粗さを、０．０２μｍとした。サブマウント基板２や後述する半田層４の各表面粗さは、何れも、表面粗さ測定装置（Ｔｅｎｃｏｒ Ｉｎｓｔｒｕｍｅｎｔｓ社製、モデルＰ−２）を用いて測定した。１ｍｍ範囲のライン測定を３回行い、これらの測定値を算術平均して表面粗さ（Ｒａ）を求めた。
続いて、フォトリソグラフィ法によるパターニングを行うため、サブマウント基板２の表面全体をスピナーを用いてレジストを均一に塗布した後、ベーキング炉によって所定のベーキングを行い、マスクアライナー装置を用いてコンタクト露光を行った。露光用のマスクとしては、１ｍｍ角のサブマウント寸法で上記５５ｍｍ角の窒化アルミニウム基板２の表面全体を同時にパターニングできるように、マスクを設計した。
露光後、テトラメチルアンモニウム系液現像液により、電極層３となる部分のレジストを溶解してサブマウント基板２を露出させた。
次に、真空蒸着装置によりＴｉ５０ｎｍ及びＡｕ１μｍを連続蒸着し、アセトンを用いてレジスト全体を溶解させることにより、電極層３以外のＴｉ及びＡｕをリフトオフ除去し、所定の電極層３を形成した。電極層３の厚さは約０．５μｍであり、成膜後の表面粗さは０．１μｍ以下であった。電極層３のサイズは両面共に８００μｍ角であった。この場合、上記の密着層となるＴｉ及び電極層３となるＡｕの蒸着は電子ビーム真空蒸着装置で行なった。蒸着条件を次のように設定した。焼結窒化アルミニウム基板２の温度を４０℃以下とし、蒸着前の真空度は２．５×１０-4Ｐａから２．５×１０-5Ｐａとし、成膜速度は０．１ｎｍ／ｓｅｃから２ｎｍ／ｓｅｃであった。
続いて、電極層３と同様にフォトリソグラフィ法および真空蒸着装置を用い、窒化アルミニウム基板２の表面に形成した電極層３の一部に、５μｍの半田層４を形成した。半田層４の成分は、Ａｕ：Ｓｎ（重量比）＝６５：３５とした。この場合の成膜蒸着条件としては、成膜中の真空度が３．４×１０-4Ｐａであり、基板温度が５０℃であり、成膜レートを２ｎｍ／ｓｅｃとした。半田層４の成膜後の表面粗さは０．０２μｍであった。
このようにして成膜した半田層４の光反射率を測定した。波長６５０ｎｍ及び４６０ｎｍにおける光反射率は、それぞれ、７４％、７１％であった。半田層４のサイズは、半導体素子接合面が４００μｍ角、サブマウント接合面が８００μｍ角である。
ここで、光の反射率は、光の反射率（％）＝各波長における反射光強度／各波長における入射光強度×１００、
で定義される値である。各波長の反射光強度は、小スポットの白色光源を入射光として用い、この入射光を半田層４に照射し、半田層４に対して垂直法線方向に設置した光検出器により半田層４からの反射光を測定し、各波長に対してスペクトル分解することで得られる。各波長における入射光強度は、１００％反射の参照試料に対して、同じ光源を用いて、前述した各波長における反射光強度の測定と同様の方法で測定できる。実施例及び比較例の反射率の測定には、Ｐｈｉｌｉｐｓ社製のモデルＰＬＭ−１００を使用した。
なお、溶融凝固後の半田層４表面における光反射率も同じ方法で測定した。この場合、成膜後の半田層４を窒素雰囲気中で３００℃まで加熱し、約１０秒間溶融し、その後、約１℃／ｓｅｃの冷却速度で凝固し、後述する発光ダイオードを搭載していない状態で測定した。
次に、サブマウント基板２の裏面側に表面側と同様にして、電極層５及び半田層６を形成した。
最後に、得られた窒化アルミニウム基板２を、ダイシング装置を用いてサブマウント２の寸法として１ｍｍ角に切断し、実施例１のサブマウント１を製造した。この場合、溶融凝固後の半田層４の表面における平均粗さは０．１５μｍであった。
図４は、実施例及び比較例のサブマウントにおける、研磨後の基板表面の平均粗さ（μｍ）、半田層４の組成（重量比）、半田接合温度（℃）、成膜時の真空度（Ｐａ）、成膜時の最大基板温度（℃）、成膜レート（ｎｍ／ｓｅｃ）、半田層４の成膜後の平均表面粗さ（μｍ）、成膜後の発光ダイオードの発光波長（６５０ｎｍ及び４６０ｎｍ）における半田層４の光反射率を示す表である。
半田層４の成分をＡｕ：Ｓｎ（重量比）＝８０：２０とし、半田層４の成膜の条件以外は、実施例１と同様にして、実施例２のサブマウント１を製造した。実施例２の半田層の成膜蒸着条件は、成膜中の真空度を４×１０-4Ｐａとし、基板温度を５５℃に設定し、成膜レートを２ｎｍ／ｓｅｃとした。半田層４の成膜後の表面粗さは実施例１と同じ０．０２μｍであった。このようにして成膜した半田層４の波長６５０ｎｍ及び４６０ｎｍにおける光反射率は、それぞれ、７１％、６７％であった。この場合、溶融凝固後の半田層４の表面における平均粗さは０．１５μｍであった。
半田層４の成分を実施例１と同じＡｕ：Ｓｎ（重量比）＝６５：３５とし、半田層４の成膜の条件以外は、実施例１と同様にして、実施例２のサブマウント１を製造した。実施例３の半田層の成膜蒸着条件は、成膜中の真空度を４×１０-4Ｐａとし、基板温度を６０℃に設定し、成膜レートを２ｎｍ／ｓｅｃとした。半田層４の成膜後の表面粗さは実施例１と同じ０．０２μｍであった。このようにして成膜した半田層４の波長６５０ｎｍ及び４６０ｎｍにおける光反射率は、それぞれ、７４％、７１％であった。この場合、溶融凝固後の半田層４の表面における平均粗さは０．１５μｍであった。
次に、比較例を示す。
（比較例１）
実施例１のサブマウント１と比較するために、半田層４の成膜の条件以外は、実施例１と同様にして、比較例１のサブマウント１を製造した。比較例１の半田層４の成膜蒸着条件は、成膜中の真空度を８×１０-4Ｐａとし、基板温度を８０℃に設定し、成膜レートを４ｎｍ／ｓｅｃとした。半田層４の成膜後の表面粗さは実施例１と同じ０．０２μｍであった。このようにして成膜した半田層４の波長６５０ｎｍ及び４６０ｎｍにおける光反射率は、それぞれ、７４％、７１％であった。比較例１の場合、溶融凝固後の半田層４の表面における平均粗さは０．２５μｍであった。
（比較例２）
実施例２のサブマウント１と比較するために、半田層４の成膜の条件以外は実施例２と同様にして、比較例２のサブマウント１を製造した。比較例２の半田層の成膜蒸着条件は、成膜中の真空度を８．５×１０-4Ｐａとし、基板温度を８０℃に設定し、成膜レートを４ｎｍ／ｓｅｃとした。半田層４の成膜後の表面粗さは実施例２と同じ０．０２μｍであった。このようにして成膜した半田層４の波長６５０ｎｍ及び４６０ｎｍにおける光反射率は、それぞれ、７１％、６７％であった。比較例２の場合、溶融凝固後の半田層４の表面における平均粗さは０．１７μｍであった。
（比較例３）
実施例３のサブマウント１と比較するために、半田層４の成膜の条件以外は実施例３と同様にして、比較例３のサブマウント１を製造した。比較例３の半田層４の成膜蒸着条件は、成膜中の真空度を４×１０-4Ｐａとし、基板温度を７０℃に設定し、成膜レートを２ｎｍ／ｓｅｃとした。半田層４の成膜後の表面粗さは実施例３と同じ０．０２μｍであった。このようにして成膜した半田層４の波長６５０ｎｍ及び４６０ｎｍにおける光反射率は、それぞれ、７４％、７１％であった。比較例３の場合、溶融凝固後の半田層４の表面における平均粗さは０．２０μｍであった。
次に、上記の実施例及び比較例のサブマウントに発光ダイオードを搭載した。具体的には、大きさが０．３ｍｍ×０．３ｍｍの発光ダイオードチップ２０の下面電極２６を、実施例及び比較例のサブマウントに接合温度３００℃で接合した。最後に、ワイヤーボンディング及びキャップ被覆を行い、発光ダイオード１０を製造した。
ここで用いた発光ダイオードは次の２種類である。赤色発光ダイオードは、ピーク発光波長が６５０ｎｍのＧａＡｌＡｓ系発光ダイオードであり、青色発光ダイオードは、ピーク発光波長が４６０ｎｍのＩｎＧａＮ系発光ダイオードである。何れも、その上下電極は金系の材料からなる電極を有している。
次に、実施例及び比較例のサブマウントに搭載した発光ダイオードの特性について説明する。
図５は、実施例及び比較例におけるサブマウントに半田接合した発光ダイオードの発光波長（ｎｍ）とその出力（ｍＷ）を示す表である。併せて、半田層４の組成、溶融凝固後の半田層４の表面における平均表面粗さ（μｍ）、溶融凝固後の半田層の波長６５０ｎｍ及び４６０ｎｍに対する光反射率（％）も示している。ここで、発光出力は直流１００ｍＡ印加時の出力である。発光出力は積分球を用いて測定した。
図５から、実施例１のＡｕ：Ｓｎ（重量比）＝６５：３５からなる半田層４の場合には、溶融凝固後の表面粗さは０．１５μｍであり、溶融凝固の光反射率は、波長６５０ｎｍ及び４６０ｎｍの場合、それぞれ、５５％、５０％であった。このときの発光ダイオードの光出力は、波長６５０ｎｍ及び４６０ｎｍの場合、それぞれ、８．１ｍＷ、２１ｍＷであった。
実施例２のＡｕ：Ｓｎ（重量比）＝８０：２０からなる半田層４の場合には、溶融凝固後の表面粗さは０．１５μｍであり、光反射率は、波長６５０ｎｍ及び４６０ｎｍで、それぞれ、４２％、４０％であった。このときの発光ダイオードの光出力は、波長６５０ｎｍ及び４６０ｎｍで、それぞれ、７．９ｍＷ、２０．３ｍＷであった。
実施例３のＡｕ：Ｓｎ（重量比）＝６５：３５からなる半田層４の場合には、溶融凝固後の表面粗さは０．１５μｍであり、光反射率は、波長６５０ｎｍ及び４６０ｎｍで、それぞれ、５５％、４９％であった。このときの発光ダイオードの光出力は、波長６５０ｎｍ及び４６０ｎｍで、それぞれ、８．１ｍＷ、２０．８ｍＷであった。
一方、比較例１のＡｕ：Ｓｎ（重量比）＝６５：３５からなる半田層４の場合には、溶融凝固後の表面粗さは０．２５μｍであり、光反射率は、波長６５０ｎｍ及び４６０ｎｍの場合、それぞれ、３９％、３９％であった。このときの発光ダイオードの光出力は、波長６５０ｎｍ及び４６０ｎｍで、それぞれ、７．７ｍＷ、２０．１ｍＷであった。
比較例２のＡｕ：Ｓｎ（重量比）＝８０：２０からなる半田層４の場合には、溶融凝固後の表面粗さは０．１７μｍであり、溶融凝固の光反射率は、波長６５０ｎｍ及び４６０ｎｍで、それぞれ、３９％、３６％であった。このときの発光ダイオードの光出力は、波長６５０ｎｍ及び４６０ｎｍで、それぞれ、７．１ｍＷ、２０．１ｍＷであった。
比較例３のＡｕ：Ｓｎ（重量比）＝６５：３５からなる半田層４の場合には、溶融凝固後の表面粗さは０．２μｍであり、光反射率は、波長６５０ｎｍ及び４６０ｎｍの場合、それぞれ、４５％、４２％であった。このときの発光ダイオードの光出力は、波長６５０ｎｍ及び４６０ｎｍで、それぞれ、７．９ｍＷ、２０．４ｍＷであった。
これから、同じ組成の半田層４を用いた実施例１，３及び比較例１，３における半田層の溶融凝固後の光反射率は、何れも実施例のほうが高く、５０％以上となった。同様に、同じ組成の半田層４を用いた実施例２及び比較例２の半田層４における溶融凝固後の光反射率は、実施例２のほうが高く、４０％以上となった。実際に、発光ダイオードを半田層４に接合した場合でも、実施例の発光ダイオードの何れにおいては、それらの発光出力が向上するという効果が得られた。
上記結果から、実施例１〜３における半田層４の溶融凝固の光反射率が４０％以上、特に５０％以上の高い半田層４を用いた発光ダイオードが、比較例１〜３のその溶融凝固後の表面粗さが大きい半田層４を用いた発光ダイオードよりも発光出力が増大することが明らかである。
本発明は、上記実施例に記載のＧａＡｌＡｓ系やＩｎＧａＮ系のＤＨ構造、チップ構造に限定されるものではなく、裏面電極を有する発光素子であれば波長の如何に係らず適用でき、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の電子デバイス接合用基板の範囲内に含まれることはいうまでもない。例えば、実施例ではＡｕ−Ｓｎ系の半田層を用いたが、他の組成の半田層としても同様の効果が得られることは明らかである。
本発明のサブマウントの構造を示す模式的な断面図である。 本発明のサブマウントに発光素子を搭載した構造を模式的に示す断面図である。 発光ダイオードの下部電極構造を示す模式的な平面図である。 実施例及び比較例のサブマウントにおける、研磨後の基板表面の平均粗さ（μｍ）、半田層の組成（重量比）、半田接合温度（℃）、成膜時の真空度（Ｐａ）、成膜時の最大基板温度（℃）、成膜レート（ｎｍ／ｓｅｃ）、半田層の成膜後の平均表面粗さ（μｍ）、成膜後の発光ダイオードの発光波長（６５０ｎｍ及び４６０ｎｍ）における半田層４の光反射率を示す表である。 実施例及び比較例におけるサブマウントに半田接合した発光ダイオードの発光波長（ｎｍ）とその出力（ｍＷ）を示す表である。 従来の発光ダイオードチップの構造を示すもので、（Ａ）は発光を取り出す側の平面図、（Ｂ）は断面図である。
符号の説明
１：サブマウント
２：サブマウント基板
３，５：電極層
４：光反射率の高い半田層
４Ａ：反射鏡となる半田層
４Ｂ：反射鏡となる半田層（発光ダイオードの外側）
６：半田層６
８：金線
１０：発光ダイオード
１６：活性層から表面に出射する光
１８：活性層からステム側に出射する光
１８Ａ：発光ダイオードの外部に出射する光（半田層による反射光）
２０：発光ダイオードチップ
２２：ｐ型クラッド層
２３：活性層
２４：ｎ型クラッド層
２５：上部電極（ｎ層電極）
２６：下部電極（ｐ層電極）
２６Ａ：網目状電極
２７：網目状電極の開口部
３０：ステム

Claims (8)

  1. 基板上に形成される半田層であって、該半田層の溶融凝固後の表面粗さが０．１５μｍ以下であることを特徴とする、半田層。
  2. 基板と、
    該基板表面上に配設する電極層と、
    該電極層上に配設される半田層と、を含む電子デバイス接合用基板であって、
    上記半田層の溶融凝固後の表面粗さが、０．１５μｍ以下であることを特徴とする、電子デバイス接合用基板。
  3. 前記半田層が、４０％以上の光反射率を示すことを特徴とする、請求項２に記載の電子デバイス接合用基板。
  4. 前記半田層が、Ｐｂを含まない半田からなることを特徴とする、請求項２又は３に記載の電子デバイス接合用基板。
  5. 前記半田層が、Ｓｎ、Ａｕ、Ａｇ、Ａｌの何れか１つ以上の元素を含むことを特徴とする、請求項２〜４の何れかに記載の電子デバイス接合用基板。
  6. 前記基板が、半導体単結晶、窒化アルミニウムを含むセラミックスの何れかからなることを特徴とする、請求項２に記載の電子デバイス接合用基板。
  7. 基板と、該基板表面上に配設される電極層と、該電極層上に配設される半田層と、を含む電子デバイス接合用基板の製造方法であって、
    上記電極層上に半田層形成のためのマスクを形成し、該マスクを介して金属材料を真空蒸着して半田層を形成する工程を含み、
    上記真空蒸着時の上記基板を、６０℃以下の温度に保持することを特徴とする、電子デバイス接合用基板の製造方法。
  8. 前記真空蒸着時の前記半田層の成膜速度を、１ｎｍ／ｓｅｃ以上４ｎｍ／ｓｅｃ以下とすることを特徴とする、請求項７に記載の電子デバイス接合用基板の製造方法。
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