JP2014529199A - サブマウント上にｖｃｓｅｌチップを組立てる方法 - Google Patents

Abstract

本発明は、サブマウント２にＶＣＳＥＬチップ１を組立てる方法に関する。デウェッティング層１３は、サブマウント２に接続されるＶＣＳＥＬチップ１の接続サイドに堆積される。追加的なデウェッティング層１３が、ＶＣＳＥＬチップ１に接続されるサブマウント２の接続サイドに堆積される。デウェッティング層１３は、サブマウント２及びＶＣＳＥＬチップ１上の接続領域２１を定めるよう、パターン化された設計で堆積されるか、又は堆積後パターン化される。はんだ１５は、２つの接続サイドの少なくとも１つの接続領域２１に適用される。ＶＣＳＥＬチップ１は、サブマウント２上に配置され、ＶＣＳＥＬチップ１及びサブマウント２を電気的かつ機械的に接続するよう、サブマウント２にはんだ付けされる。提案された方法を用いると、時間を消費する手段を用いることなしに、サブマウント２上にＶＣＳＥＬチップ１を高い精度で整列することが実現される。

Description

本発明は、ＶＣＳＥＬチップ（ＶＣＳＥＬ：垂直キャビティ表面放出レーザ）を組立てる方法に関し、これは特に、サブマウント上にレーザーエミッタの二次元アレイを含む。ここで、チップ及びサブマウントの間の接続はハンダ付けにより実現される。

ＶＣＳＥＬ ＩＲパワーアレイは、アレイの適切な配置を通して所望される（tailored）照射パターンを提供することにより、ワークピースの所望の加熱を可能にする。特定の用途において、例えば拡大されたニアフィールド画像の重ね合せを投影することにより非常に均一な照射を作成しようとするとき、ＶＣＳＥＬチップの放出ウィンドウを互いに対して非常に正確に（＜５〜１０μｍで）整列することが、必要とされる。

サブマウント上にＶＳＥＬチップを組立てるとき、この高い整列精度は、アクティブ光学整列を実行することにより実現されることができることが知られている。このアクティブ光学整列において、レーザが作動され、放出は、チップの操作及び配置の間、カメラにより監視される。これは、高価で時間を消費する方法である。

本発明の目的は、サブマウント上にＶＣＳＥＬチップを組立てる方法を提供することである。この方法は、任意の時間消費手段を伴うことなく、チップの高い整列精度を提供する。

この目的は、請求項１の方法を用いて実現される。請求項１０は、提案された方法に基づき取り付けられるＶＣＳＥＬアレイデバイスに関する。本方法及びデバイスの有利な実施形態は、従属項の主題である、又は以下の本明細書及び好ましい実施形態の部分から推測されることができる。

提案された方法において、溶けたはんだに関する第１のデウェッティング層が、サブマウントに接続されるＶＣＳＥＬチップの接続サイドに堆積される。溶けたはんだに関する第２のデウェッティング層は、ＶＣＳＥＬチップに接続されるサブマウントの接続サイドに堆積される。デウェッティング層は、機械的に接続されるサブマウント及びＶＣＳＥＬチップ上のウェッティング接続領域を定めるよう、パターン化された設計で堆積されるか、又は層の物質を局所的に除去する若しくは異なる物質を局所的に適用することにより、堆積後にパターン化される。はんだは、２つの接続サイドの少なくとも１つの接続領域に適用される。ＶＣＳＥＬチップは、サブマウント上に配置され、ＶＣＳＥＬチップ及びサブマウントを機械的に及びほとんどの場合電気的にも接続するよう、サブマウントに対してこの接続領域ではんだ付けされる。ハンダ付けの間、溶けたはんだの表面緊張力を通してサブマウント上でのＶＣＳＥＬチップの運動を可能にするため、サブマウント及びＶＣＳＥＬチップは、互いに対して機械的に固定されない。

この文脈における用語サブマウントは、ＶＣＳＥＬチップが取り付けられ、オプションで電気的に接続される任意のベース要素に関する。典型的な例において、サブマウントは、ＶＣＳＥＬチップにより生成された熱をヒートシンクに搬送するため、ヒートシンクに接触される熱伝導プレートである。特定のアレイにおいて、ＶＣＳＥＬチップは、単一のＶＣＳＥＬ、ＶＣＳＥＬの１次元アレイ、又は特に０．５×０．５ｍｍ^２及び５×５ｍｍ^２の間の寸法を持つアレイである、ＶＣＳＥＬの小さな二次元アレイから構成されることができる。デウェッティング層は、サブマウントにＶＣＳＥＬチップを接続するのに使用されるはんだにより濡らされない表面を持つ物質層である。これとは対照的に、接触領域は、接続に関して使用されるはんだを濡らす表面を持つ物質で形成される。例えば、適切なリソグラフィ技術を用いて、デウェッティング層は、パターン化された設計で堆積されることができる。この場合、デウェッティング層が適用される層又は基板は、用いられたはんだに関するウェッティング特性を提供しなければならない。この文脈における用語パターニングは、下にある基板又は層に対するスルー開口部が、デウェッティング層において形成されることを意味する。このスルー開口部は、接触領域を規定する。別の可能性は、堆積後物質を局所的に除去するか、又は溶けたはんだに関するウェッティング特性を提供する他の物質をデウェッティング層に適用することにより、堆積されたデウェッティング層をパターン化することである。この更なる物質を用いると、はんだパッドが、後のはんだ処理に関して用いられるデウェッティング層上に形成される。接触領域における物質が、適用されるハンダ材料とのはんだ接続を可能にするよう選択されなければならないことは、当業者には明らかである。

上記の方法を用いると、サブマウント上でのＶＣＳＥＬチップの自己整列が、ハンダ付けの間、溶けたはんだの表面緊張力を通して発生する。デウェッティング層をパターン化するとき、既知のリソグラフィ技術により可能な、高い精度で接続領域を規定することにより、高い精度は、上記自己整列により、ハンダ付けの間、サブマウント上でのＶＣＳＥＬチップの整列においても実現される。自己整列は、ウェッティング特性を持つ接続領域を介して作成される。その間にある領域は、はんだが流体位相にあるとき、ＶＣＳＥＬサイド及びサブマウントサイドの両方において、ウェッティングに抵抗する。はんだは、サブマウント又はＶＣＳＥＬチップに適用されることができる。溶解されるはんだの表面張力は、表面（即ち自由エネルギー）を最小化しようとし、及び従って、接続領域により規定されるそれらの適切な位置へと、単一のＶＣＳＥＬチップを引く。

提案された方法は、接続領域を規定する、即ちデウェッティング層をパターン化する精度によってのみ制限される高い精度で、サブマウント上でのＶＣＳＥＬチップの整列を可能にする。この方法は、任意の高価で時間がかかるアクティブ整列を必要としない。

はんだは、サブマウントの接続領域に対して及び／又はＶＣＳＥＬチップの接続領域に対して、デウェッティング層のパターン化の後に適用されることができる。好ましくは、はんだは、接続領域に対するソルダーバンプの形式で予め適用される。ＶＣＳＥＬチップは、サブマウント上に配置され、ＶＣＳＥＬチップを持つサブマウントは、はんだを溶かし、ハンダ付け処理を実行するために、適切な炉において加熱される。

デウェッティング層を形成するための物質は好ましくは、安定した表面酸化物を形成するＴｉ、ＴｉＷ及びＮｉのグループから選択される。酸化は、これらの物質の堆積された層を環境に露出することにより発生する。酸化は、例えば酸素プラズマ処理又は類似する手段により加速されることもできる。安定したという意味は、はんだ付けの間、デウェッティング特性を提供する形成された表面酸化物が減らされないことである。最適なデウェッティング特性は、Ｔｉのデウェッティング層で実現される。サブマウントにＶＣＳＥＬチップを取り付けるのに使用されるはんだのための好ましい物質は、ＡｕＳｎ、ＡｇＳｎ又はインジウムである。これらの物質は、はんだの基本要素である。これは、他の金属の軽微な添加物を持つ場合もある。例えばＡｇＳｎにおけるＣｕであり、これは、融点又は信頼性に影響する。

好ましい実施形態において、底部エミッタＶＣＳＥＬを持つＶＣＳＥＬチップは、ＶＣＳＥＬの上部、即ちメサが形成されるサイドが、サブマウントに接続されるよう、はんだ付けされる。各チップは好ましくは、ＶＣＳＥＬにより生成されるレーザ放射に関して透過的なｎ型基板を有する。この上に、ＶＣＳＥＬのメサが形成される。これは、少なくともＰＮ接合及びｎ−及びｐ−ＤＢＲ鏡を含む。特に特定のレーザ放射の波長に関して透過的なｎ型材料が利用可能でない場合、ｎ型基板は、ガラス基板若しくはガラス層又は別のタイプの透過的基板若しくは層により置換されることもできる。本明細書において、用語ｐ型メサは、メサがｎ型材料を含む場合であっても、電気ｐ−接触を持つメサに関して用いられる。デウェッティング層の堆積の前に金属層を堆積させることにより（この金属層は、ＶＣＳＥＬのｎ−接触を形成する）、すべてのｐ−メサにわたり等しく電流を分散させるため、ＶＣＳＥＬのｐ型メサの間に導電ネットワークが形成されることができる。いわゆるｎ型メサは、電気的単離パシベーション層を持つメサを覆うことにより形成される。これは、メサをエッチングした後露出されるＰＮ接合にわたり重複することを少なくとも必要とする。ｎ−接触に対する電気接続は、ｎ−接触層及びこのメサに重なる分離した金属層により形成される。ｐ−接触と同じ高さでｎ−接触に対する接続を持つことは、基板サイド上に任意の配線なしにＶＣＳＥＬチップを電気的に直列又は並列に接続することを可能にする。提案された方法を用いて形成される斯かるＶＣＳＥＬアレイデバイスを用いると、マイクロレンズアレイは、ＶＣＳＥＬチップの放出表面の非常に近くに配置されることができるか、又はこれに取り付けられることができる。これは、例えば拡大されたニアフィールド画像の重ね合せを可能にする。これは、本明細書の冒頭部において既に述べられたようないくつかの用途において必要とされる。

ｐ型メサ及びｐ−接触に重なる別の金属層が適用される。この層は、ｎ−接触に対する接続を作る層の形成と同じステップにおいて適用されることができる。この金属層は、メサを機械的に安定させる。この金属層は、ｐ型メサのサイドも覆うので、好ましくはＡｕ又はＣｕといった、高い熱伝導性物質の金属層を形成することにより、サブマウントに対する熱伝導が改善されることができる。これは、ＶＣＳＥＬパワーアレイの最大効率及び出力パワーにとって重要である。そこでは、ヒートシンクに対するＶＣＳＥＬチップの熱伝導が最小化されることを必要とする。例えば１５０Ｗ／ｍＫ又はこれを超える熱伝導性を持つシリコン、ＡｌＮ又はダイヤモンドといった高い熱伝導性を持つ適切な物質のサブマウントを用いることにより、下にあるヒートシンクに対する非常に低い熱抵抗が実現される。これは、全体のＶＣＳＥＬアレイデバイスの最大効率を生じさせる。

提案された方法に基づき組立てられるＶＣＳＥＬアレイデバイスは、サブマウント上で並んで配置される複数のＶＣＳＥＬチップを有する。これは、ヒートシンクに取り付けられることができる。ＶＣＳＥＬチップ及びサブマウントは、ＶＣＳＥＬチップ及びサブマウントの接続サイド上で接続領域間に形成されるはんだ接続により接続される。ＶＣＳＥＬチップ及びサブマウントの接続サイドは、互いに面するサイドである。接続領域は、接続サイドの各々に形成されるデウェッティング層により囲まれる。このデバイスは、提案された方法に関連して説明される更なる層を含むこともできる。

提案された方法に基づき取り付けられる自己整列型底部エミッタＶＣＳＥＬアレイデバイスを示す図である。 提案された方法に基づき取り付けるために準備される自己整列型底部エミッタＶＣＳＥＬチップの層構造の例を示す図である。 提案された方法によるＶＣＳＥＬチップの取り付けのために準備されるサブマウントの層構造の例を示す図である。

本発明のこれらの及び他の態様が、以下に説明される実施形態より明らとなり、これらの実施形態を参照して説明されることになる。

提案された方法及び対応するＶＣＳＥＬアレイデバイスが、以下、例を用いて、対応する図面と共により詳細に説明される。

図１は、サブマウント２に底部エミッタＶＣＳＥＬチップ１をはんだ付けする間に自己整列が実現される構成を示す。その結果、１つのサブマウント２上のすべてのチップのＶＣＳＥＬの放出ウィンドウが、互いに対して所望される正確な態様で配置される。各チップ１は、複数のＶＣＳＥＬのＶＣＳＥＬアレイを有する。これらのうちの３つが、図１に示され、それぞれｐ型メサ４を持つ。この図は、１つの完全なＶＣＳＥＬチップ１の断面及び右手サイドでの第２のチップの小さな部分だけを示す。ＶＣＳＥＬチップ１は、ｎ型基板５を有し、この上にｐ型メサ４が既知の態様において形成される。ＶＣＳＥＬは、基板サイドでｎ−接点６により、及びメサ４の上でｐ−接点７により接続される。ｎ−接点６は、基板５のｎ型ＧａＡｓ物質に対して又はメサエッチングがｎ型ＤＢＲ鏡層（図示省略）において止まった場合これらの鏡に対して、低いオーミック接触（低いショットキー隔壁）を持つ金属層である。ｐ型メサ４に対向する基板５の底部放出サイドにおいて、電気抵抗を最小化するため、及び例えばこのデバイスが、ワークピースにより吸収されなかった照射パワーを保存するためキャビティにおいて用いられる場合、可能性として反射器として機能するよう、追加的な金属化９が適用される。この金属化９において、生成されたレーザ放射の放出を可能にするため、放出ウィンドウが形成される。これらのウィンドウは、レーザ放射の内部反射を回避するため、反射防止（ＡＲ）被覆８を含むことができる。図１において、ＶＣＳＥＬのメササイドは、サブマウント２に対して下に向けられる。

図１の例において、ＶＣＳＥＬチップ１が、ボンディングワイヤなしで、電気的に直列に接続されるよう、金属パターニングは構成される。ｎ型材料に対する接続は、単離層１１の上にあり、ｎ−接点６と接触する電気金属層１０により実現される。これは、アクティブＶＣＳＥＬエミッタであるだけではなく、サブマウント２上でチップをサポートし、かつ隣接するチップ１を電気的に直列に接続する支持構造体を表す、チップ１の右側のｎ型メサ２８で示される。ｎ−接触層６は、電気抵抗を減らすため、及びすべてのｐ−メサにわたり等しい電流分布を容易にするため、ｐ型メサ４間のネットワークを形成する。

ｐ−接触は、ＶＣＳＥＬメサ４上でｐ−接触７（金属パッド）により実現される。この例において、更なる電気金属層１２は、ｐ型メサ４及びｐ−接触７と重なる。両方の金属層が等しい高さであるよう、それはｎ−接続に関する金属化（金属層１０）と同時に作成される。これは、３つのｐ型メサ４を持つ図１の左側に見られることができる。金属層１０及び１２は、メサを機械的に安定させる。これらがない場合、サブマウント及びＧａＡｓ物質の間の異なる熱拡張係数による熱ミスマッチ応力が、外側のメサが破砕することをもたらす場合がある。

好ましくは非常に高い熱伝導及び電気伝導を持つＡｕ又はＣｕで作られるこれらの金属層１０、１２は、熱を解放することができるＧａＡｓ表面を増加させることにより、サブマウント２への熱伝導を最大にするものとしても機能する。金属層１２は、０．１〜３μｍの間の厚みを持つＡｕで形成されることができ、デウェッティング層１３で終わる。このデウェッティング層１３に関する物質の例は、Ｔｉ、ＴｉＷ又はＮｉである。これらは、はんだがこれらの層を濡らすのを防止する安定した表面酸化物を形成する。斯かる層の厚みは、５０ｎｍ〜１μｍの間の範囲とすることができる。

はんだ接触を可能にするために、ウェッティングはんだパッド１４が、メサの上に作成される。これは、放出ウィンドウの間の必要とされる整列精度より好適でなければならな高い精度で実現されなければならない。斯かるはんだパッドに関する例は、Ｔｉ／Ｐｄ／Ａｕの層スタック又は金属層１２及びデウェッティング層１３の層スタックの上のＰｄ／Ａｕのスタックである。ハンダ付けの間、下にある層がはんだに対して露出されるよう、上部Ａｕ層がはんだに溶ける。この層がはんだをデウェッティングするので、Ｐｄは、はんだとデウェッティング層との間のバリアとして機能する。本実施例では、これらのＶＣＳＥＬチップ１は、５μｍの事前に適用されるＡｕＳｎはんだ１５でサブマウント２にはんだ付けされる。

サブマウントサイドでのハンダ付け処理の前に、デウェッティング層１３が、例えば３μｍ厚のＡｕ又はＣｕ伝導層である導電金属層１６の上に適用される。デウェッティング層１３を形成するよう、この層の上に、薄いチタン層が堆積される。このデウェッティング層１３の上に、Ｔｉ／Ｐｔ／ＡｕＳｎはんだのパッドが、形成される。はんだ１５の下のＴｉ／Ｐｔ−層は、Ａｕ層１６を持つＡｕＳｎはんだの拡散を防止するためのバリアとして機能する。なぜなら、これが、もろい合金をもたらすからである。

図１において、形成されたデバイスの部分が、示される。そこでは、サブマウント２が、ヒートシンク３にはんだ２７を介して追加的に適用される。通常は、このはんだ２７は、ＶＣＳＥＬをはんだ付けするのに用いられるはんだ１５よりより低い融点を持つ。サブマウント２は好ましくは、ＡｌＮといった高い熱伝導物質で作られ、ヒートスプレッダとして機能する。

代替的な実施形態において、ＡｇＳｎバンプ１９が、ハンダ付けに関して用いられる。ＡｇＳｎの利点は、より低い融解温度である。これは、ＶＣＳＥＬチップ１のＡｌＮサブマウント２及びＧａＡｓの間の熱拡張係数における差から、減らされた熱ミスマッチ応力を生じさせる。Ｃｕはんだパッド１７が、ＴｉＷデウェッティング層１８に関連して用いられる。５、１０及び、２０μｍのＡｇＳｎバンプ１９厚が、成功裏に用いられる。はんだポンプ１９の５μｍの高さが好ましい。なぜなら、熱抵抗が最小化されるからである。

図２は、左手サイドにチップ１のＶＣＳＥＬの１つを示し、右手サイドにｎ型メサ２８を示す。ｎ型メサ２８は、紙平面に垂直な方向に延在するバーとして形成されることができるが、他の任意の形状で形成されることもできる。この図は、バンプ形成後の層構造を示す。ｐ型メサ４において、ＴｉＷ−デウェッティング層１８が、ｐ−接触パッド７上に示される。このデウェッティング層上で、Ｃｕ−はんだパッド１７が形成され、この上にＳｎＡｇ−バンプ１９が堆積される。右手サイドには、ｎ−接触６、単離層１１、ｎ−接触６及びデウェッティング層１８に接続する金属層１０が示される（図１参照）。構造を強化するため、この例において、追加的な電気Ａｕ層２０が適用される。この追加的な層は、省略されることもできる。左手サイドと同様に、Ｃｕ−はんだパッド１７が、デウェッティング層１８上に形成され、ＳｎＡｇバンプ１９が、このはんだパッド１７に適用される。

サブマウントサイドは、図３に示される。この図は、底部での断面表示及び上部での上面表示を示す。サブマウントの上面表示において、接続領域２１が認識されることができる。これらの接続領域２１は、Ｔｉ／Ｐｔの下にある（ウェッティング）層スタック２４に対する、Ｔｉのデウェッティング層２３におけるスルー開口部により形成される。ここで、下にある厚いＡｕ層へのはんだの拡散を防止するため、Ｐｔ層の好ましい厚みは、少なくとも０．２μｍである。ＡｌＮのサブマウント２の層構造が、この図のより低い部分において見られることができる。このサブマウント２のバックサイドにおいて、Ｔｉ／Ｐｔ／Ａｕの層スタック２６が形成され、これは、例えばＣｕヒートシンクにサブマウントをはんだ付けしているとき、より好適なウェッティング状態として機能する。斯かる層は、図１の例において、サブマウントに適用されることもできる。サブマウントの上で、Ｔｉ／Ｐｄ／Ａｕの層スタック２５が適用される。Ａｕ層部分は、十分に低いシート抵抗のため、好ましくは３マイクロｍの厚さを持つ。この層２５の上で、ウェッティング層２４が適用される。この部分は、上述した接続領域２１を形成する。接続領域２１を形成するべくウェッティング層に開口部に提供するため、このウェッティング層の上で、Ｔｉのデウェッティング層２３が、パターン化された構造において適用される。サブマウント２に直接適用される層２５のＡｕ表面は、サブマウントの上部から、１つの明らかに規定された領域においても見える。この領域は、ワイヤボンディングに関するパッドとして機能するが、ＶＣＳＥＬチップを配置し、ＶＣＳＥＬアレイデバイスの後の処理のための視覚マーカー２２も形成する。

本発明が図面及び前述の説明において詳細に図示され及び説明されたが、斯かる図示及び説明は、説明的又は例示的であると考えられ、本発明を限定するものではない。本発明は、開示された実施形態に限定されるものではない。

例えば、サブマウントが更なる層若しくは電子部品要素を提供する、又はＶＣＳＥＬチップが異なる設計を持つ実施形態において、本発明を作動させることも可能である。例えばｎ−接触及びｐ−接触に関する層の場合、提案された方法に基づき形成される層は、単一の層ではなく、層スタックとすることもできる。図面、開示及び添付された請求項の研究から、開示された実施形態に対する他の変形が、請求項に記載の本発明を実施する当業者により理解され、実行されることができる。請求項において、単語「有する」は他の要素又はステップを除外するものではなく、不定冠詞「ａ」又は「ａｎ」は複数性を除外するものではない。特定の手段が相互に異なる従属項に記載されるという単なる事実は、これらの手段の組み合わせが有利に使用されることができないことを意味するものではない。特に、方法のすべての従属項は、自由に結合されることができる。請求項における任意の参照符号は、発明の範囲を限定するものとして解釈されるべきではない。

Claims (11)

1. サブマウント上にＶＣＳＥＬチップを組立てる方法において、
   前記ＶＣＳＥＬチップの接続サイド上にデウェッティング層を堆積させるステップと、
   前記サブマウントの接続サイド上に更なるデウェッティング層を堆積させるステップであって、前記デウェッティング層が、前記サブマウント及び前記ＶＣＳＥＬチップに対応する接続領域を規定するよう、パターン化された設計で堆積されるか、又は堆積後パターン化され、前記接続領域が、はんだに関するウェッティング表面を提供する、ステップと、
   前記２つの接続サイドの少なくとも１つの接続領域に前記はんだを適用するステップと、
   前記サブマウント上に前記ＶＣＳＥＬチップを配置し、溶けたはんだの表面緊張力を通して前記サブマウント上で前記ＶＣＳＥＬチップの運動を可能にするため、前記サブマウントに対して前記ＶＣＳＥＬチップを固定することなしに前記サブマウントに前記ＶＣＳＥＬをはんだ付けするステップとを有する、方法。
2. 前記はんだが、前記２つの接続サイドの少なくとも１つの接続領域に対する固い層として、予め適用される、請求項１に記載の方法。
3. 前記サブマウント上に前記デウェッティング層を堆積させる前に、電気導電層が、前記サブマウントの接続サイド上に堆積される、請求項１に記載の方法。
4. 前記デウェッティング層が、安定した表面酸化物を形成するＴｉ、ＴｉＷ又はＮｉを堆積させることにより形成される、請求項１に記載の方法。
5. 前記デウェッティング層のパターン化が、前記デウェッティング層を局所的に除去することにより、又は前記接続領域でウェッティング層を形成する物質を局所的に堆積させることにより実行される、請求項１に記載の方法。
6. 前記ＶＣＳＥＬチップが、前記サブマウントに対してそのメササイドではんだ付けされる底部エミッタＶＣＳＥＬアレイを有する、請求項１に記載の方法。
7. 前記ＶＣＳＥＬチップの前記接続サイド上に前記デウェッティング層を堆積させる前に、前記ＶＣＳＥＬの前記ｎ−接触に電気的に接続する第１の金属層が堆積され、前記ｎ−接触が、前記ＶＣＳＥＬを電気的に接続し、前記ｐ型メサにわたり電流を等しく分散させるため、前記ＶＣＳＥＬのｐ型メサの間の導電ネットワークを形成する、請求項６に記載の方法。
8. 第２の金属層が、前記ｐ型メサ及びｐ−接触に重なる前記第１の金属層として同時に堆積され、前記第１の金属層及び前記第２の金属層は、前記ＶＣＳＥＬチップを機械的に安定させる、請求項７に記載の方法。
9. ＡｕＳｎ、ＡｇＳｎ又はインジウムが、前記サブマウントで前記ＶＣＳＥＬチップを接続する前記はんだの要素として用いられる、請求項１に記載の方法。
10. サブマウント上に隣あって配置される複数のＶＣＳＥＬチップを有するＶＣＳＥＬアレイデバイスであって、
    前記ＶＣＳＥＬチップ及びサブマウントが、前記ＶＣＳＥＬチップ及び前記サブマウントの接続サイド上の接続領域の間に形成されるはんだ接続により接続され、
    前記接続領域は、前記ＶＣＳＥＬチップ及び前記サブマウントの前記接続サイドに形成されるデウェッティング層により囲まれる、ＶＣＳＥＬアレイデバイス。
11. 前記サブマウントが、ヒートシンクに取り付けられる、請求項１０に記載のデバイス。

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