JPH07283486A - 面発光レーザ実装構造 - Google Patents
面発光レーザ実装構造Info
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- JPH07283486A JPH07283486A JP6066945A JP6694594A JPH07283486A JP H07283486 A JPH07283486 A JP H07283486A JP 6066945 A JP6066945 A JP 6066945A JP 6694594 A JP6694594 A JP 6694594A JP H07283486 A JPH07283486 A JP H07283486A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2924/1304—Transistor
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Semiconductor Lasers (AREA)
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Abstract
(57)【要約】
【目的】 フェイスダウン構造による下面発光型の面発
光レーザにおいて、素子の熱特性が良く、高周波特性の
優れた面発光レーザの実装構造を提供することを目的と
する。 【構成】 発振波長に対して透明な半導体基板（１）上
に作製された面発光レーザ（２，３，４，５）と、面発
光レーザ（２，３，４，５）を駆動するためもしくは信
号を送るための電気配線（８）又は電子回路が搭載され
た基板（７）と、基板（７）と面発光レーザ（２，３，
４，５）とを電気的に接続するはんだバンプ（９）とか
らなることを特徴とするものである。
光レーザにおいて、素子の熱特性が良く、高周波特性の
優れた面発光レーザの実装構造を提供することを目的と
する。 【構成】 発振波長に対して透明な半導体基板（１）上
に作製された面発光レーザ（２，３，４，５）と、面発
光レーザ（２，３，４，５）を駆動するためもしくは信
号を送るための電気配線（８）又は電子回路が搭載され
た基板（７）と、基板（７）と面発光レーザ（２，３，
４，５）とを電気的に接続するはんだバンプ（９）とか
らなることを特徴とするものである。
Description
【０００１】
【産業上の利用分野】本発明は、面発光レーザ実装構造
に関する。詳しくは、下面発光型の面発光レーザを、い
わゆるフェイスダウン構造で実装する構造に関する。
に関する。詳しくは、下面発光型の面発光レーザを、い
わゆるフェイスダウン構造で実装する構造に関する。
【０００２】
【従来の技術】情報処理の高度化が進むにつれて、ＬＳ
Ｉの高集積化、大容量化が急速に進んでいるが、それと
共に電子デバイス素子の配線遅延あるいはクロストーク
などの問題が益々深刻化している。面発光レーザは、基
板面に対して垂直方向に共振器が構成され、かつ、垂直
方向に光が出射するので、このような課題を解決する光
インターコネクション用光源として重要である。
Ｉの高集積化、大容量化が急速に進んでいるが、それと
共に電子デバイス素子の配線遅延あるいはクロストーク
などの問題が益々深刻化している。面発光レーザは、基
板面に対して垂直方向に共振器が構成され、かつ、垂直
方向に光が出射するので、このような課題を解決する光
インターコネクション用光源として重要である。
【０００３】しかしながら、一般にレーザにおいては注
入電流に伴う活性層及びその回りの層の温度上昇によ
り、素子の出力飽和及び低下を招き、著しく性能特性を
劣化させる。特に、面発光レーザの場合、半導体多層膜
のうち上部にあるｐ型半導体多層膜が非常に高抵抗であ
り、また、構造上レーザの発振波長を決める共振器モー
ドが一つしかないため、一度熱が発生すると、利得のピ
ーク波長が長波長側にシフトし、ついにはレーザ発振が
止まってしまうことが知られている。
入電流に伴う活性層及びその回りの層の温度上昇によ
り、素子の出力飽和及び低下を招き、著しく性能特性を
劣化させる。特に、面発光レーザの場合、半導体多層膜
のうち上部にあるｐ型半導体多層膜が非常に高抵抗であ
り、また、構造上レーザの発振波長を決める共振器モー
ドが一つしかないため、一度熱が発生すると、利得のピ
ーク波長が長波長側にシフトし、ついにはレーザ発振が
止まってしまうことが知られている。
【０００４】光インターコネクション用光源として嘱望
される0.85μｍ帯面発光レーザにおいては、半導体基板
として用いられるＧaＡs基板が動作波長において透明で
はないため、従来では、図５に示すように、半導体基板
表面から発振光Ｌを取り出す上面発光型に限られてい
た。
される0.85μｍ帯面発光レーザにおいては、半導体基板
として用いられるＧaＡs基板が動作波長において透明で
はないため、従来では、図５に示すように、半導体基板
表面から発振光Ｌを取り出す上面発光型に限られてい
た。
【０００５】即ち、図５に示すように、基板０７上にＧ
aＡs基板０１が載置されると共にＧaＡs基板０１の上に
は、バッファ層０２、第１の半導体光反射層０３、活性
層０４、第２の半導体光反射層０５からなる面発光レー
ザアレイ構造が作製されている。
aＡs基板０１が載置されると共にＧaＡs基板０１の上に
は、バッファ層０２、第１の半導体光反射層０３、活性
層０４、第２の半導体光反射層０５からなる面発光レー
ザアレイ構造が作製されている。
【０００６】第２の半導体光反射層０５及び活性層０４
まで部分的にエッチングされてポリイミド０１０が充填
され、各素子の上には電極０６が形成される一方、電極
０６と基板０７とがワイヤーボンディング０８により接
続されている。このような面発光レーザに対して電流を
注入すると、図５中に示すように、半導体基板表面から
発振光Ｌが取り出されることになる。
まで部分的にエッチングされてポリイミド０１０が充填
され、各素子の上には電極０６が形成される一方、電極
０６と基板０７とがワイヤーボンディング０８により接
続されている。このような面発光レーザに対して電流を
注入すると、図５中に示すように、半導体基板表面から
発振光Ｌが取り出されることになる。
【０００７】
【発明が解決しようとする課題】前述した上面発光型の
面発光レーザでは、基板０７と活性層０４との距離が離
れているため、熱放散性が悪く、また、上部電極取り出
しのためのワイヤボンディング０８が必要であるため、
素子の高周波特性に限界があり、素子の高速性等を考え
たときに不利であった。
面発光レーザでは、基板０７と活性層０４との距離が離
れているため、熱放散性が悪く、また、上部電極取り出
しのためのワイヤボンディング０８が必要であるため、
素子の高周波特性に限界があり、素子の高速性等を考え
たときに不利であった。
【０００８】そこで、図６に示すように、フェイスダウ
ン構造で実装した下面発光型の面発光レーザが考えられ
る。即ち、半導体基板であるＧaＡs基板０１の一部分を
エッチングで除去し、上下をひっくり返したいわゆるフ
ェイスダウン構造を採用し、基板０７上に載置した後、
はんだバンプ０９を用いて実装するのである。このよう
な面発光レーザでは、図６に示すように、発振光ＬがＧ
aＡs基板０１の裏面から発振光Ｌが取り出されることに
なる。
ン構造で実装した下面発光型の面発光レーザが考えられ
る。即ち、半導体基板であるＧaＡs基板０１の一部分を
エッチングで除去し、上下をひっくり返したいわゆるフ
ェイスダウン構造を採用し、基板０７上に載置した後、
はんだバンプ０９を用いて実装するのである。このよう
な面発光レーザでは、図６に示すように、発振光ＬがＧ
aＡs基板０１の裏面から発振光Ｌが取り出されることに
なる。
【０００９】しかし、下面発光型の場合、図６に示すよ
うに、ＧaＡs基板０１の一部分をエッチングで除去しな
ければならないため、エッチングの歩留り等の問題が非
常に大きい。本発明は、上記従来技術に鑑みてなされた
ものであり、フェイスダウン構造による下面発光型の面
発光レーザにおいて、素子の熱特性が良く、高周波特性
の優れた面発光レーザの実装構造を提供することを目的
とする。
うに、ＧaＡs基板０１の一部分をエッチングで除去しな
ければならないため、エッチングの歩留り等の問題が非
常に大きい。本発明は、上記従来技術に鑑みてなされた
ものであり、フェイスダウン構造による下面発光型の面
発光レーザにおいて、素子の熱特性が良く、高周波特性
の優れた面発光レーザの実装構造を提供することを目的
とする。
【００１０】
【課題を解決するための手段及び作用】上記目的を達成
するために、発振波長に対して透明な半導体基板を用
い、該半導体基板の裏面から光を取り出す下面発光型レ
ーザをフェイスダウン構造で実装したものである。特
に、0.85μｍにおいて透明なＡlＧaＡs基板上に作製さ
れた面発光レーザを用いて、熱伝導性に優れたＡlＮ基
板或いはサファイヤ基板にはんだバンプによって上面発
光レーザをフェイスダウン構造で実装することによっ
て、素子の出力上昇、高周波特性が改善される。更に、
上記面発光レーザとＦＥＴ回路とをはんだバンプによっ
て同一ＡlＮ基板或いはサファイヤ基板上に前記面発光
レーザの特性を劣化させることなく実装することも可能
となった。
するために、発振波長に対して透明な半導体基板を用
い、該半導体基板の裏面から光を取り出す下面発光型レ
ーザをフェイスダウン構造で実装したものである。特
に、0.85μｍにおいて透明なＡlＧaＡs基板上に作製さ
れた面発光レーザを用いて、熱伝導性に優れたＡlＮ基
板或いはサファイヤ基板にはんだバンプによって上面発
光レーザをフェイスダウン構造で実装することによっ
て、素子の出力上昇、高周波特性が改善される。更に、
上記面発光レーザとＦＥＴ回路とをはんだバンプによっ
て同一ＡlＮ基板或いはサファイヤ基板上に前記面発光
レーザの特性を劣化させることなく実装することも可能
となった。
【００１１】
【実施例】以下、本発明について、図面に示す実施例を
参照して詳細に説明する。
参照して詳細に説明する。
【００１２】〔実施例１〕本発明の面発光レーザの実装
構造に係る第１の実施例を図１に示す。本実施例は、発
振波長に対して透明な半導体基板としてＡlＧaＡs基板
１を用い、電気配線が搭載された基板として、熱伝導性
に優れたＡlＮ基板７を用いたものである。
構造に係る第１の実施例を図１に示す。本実施例は、発
振波長に対して透明な半導体基板としてＡlＧaＡs基板
１を用い、電気配線が搭載された基板として、熱伝導性
に優れたＡlＮ基板７を用いたものである。
【００１３】先ず、厚さ３００μｍのｎ型ＡlＧaＡs基
板１の上に、ｎ−ＧaＡsバッファ層２、第１の半導体光
反射層３、光学波長のスペーサ層４、第２の半導体光反
射層５からなり、各素子間隔が２５０μｍピッチの８×
８面発光レーザアレイ構造を作製する。
板１の上に、ｎ−ＧaＡsバッファ層２、第１の半導体光
反射層３、光学波長のスペーサ層４、第２の半導体光反
射層５からなり、各素子間隔が２５０μｍピッチの８×
８面発光レーザアレイ構造を作製する。
【００１４】第１の半導体光反射層３はｎ−Ａl0.15Ｇa
0.85Ａs／ＡlＡsから構成され、スペーサ層４は活性層
を含み、第２の半導体光反射層５はｐ−Ａl0.15Ｇa0.85
Ａs／ＡlＡsから構成される。次に、上記レーザアレイ
構造について、上記８×８面発光レーザ素子以外の一部
分を、上記第２の半導体光反射層５及びスペーサ層４ま
でエッチングしてポリイミド１０を充填した後、表面に
絶縁膜を形成した。
0.85Ａs／ＡlＡsから構成され、スペーサ層４は活性層
を含み、第２の半導体光反射層５はｐ−Ａl0.15Ｇa0.85
Ａs／ＡlＡsから構成される。次に、上記レーザアレイ
構造について、上記８×８面発光レーザ素子以外の一部
分を、上記第２の半導体光反射層５及びスペーサ層４ま
でエッチングしてポリイミド１０を充填した後、表面に
絶縁膜を形成した。
【００１５】引続き、８×８面発光レーザアレイ下部電
極として各素子上に直径４０μｍからなるＴi／Ｐt／Ａ
u６を蒸着し、その上に１５μｍ膜厚のＩnからなるはん
だを選択的に形成する。同様に、レーザアレイ構造の端
部、図中左端にも、他の電極としてＴi／Ｐt／Ａu６を
蒸着し、その上になるＩnからはんだを形成する。その
後、上記工程を経た面発光レーザアレイを上下ひっくり
かえして、表面を下としたいわゆるフェイスダウン構造
となるように、ＡlＮ基板７の上に置き、１２０℃で熱
処理させ、図１に示すようにはんだバンプ９を形成し、
セルフアラインで接合させた。ＡlＮ基板７には、予め
８×８の６４ｂｉｔに対応した電気配線（金）８が施し
てある。ＡlＮ基板７の電気配線８に代えて電子回路の
電極を設けても良い。
極として各素子上に直径４０μｍからなるＴi／Ｐt／Ａ
u６を蒸着し、その上に１５μｍ膜厚のＩnからなるはん
だを選択的に形成する。同様に、レーザアレイ構造の端
部、図中左端にも、他の電極としてＴi／Ｐt／Ａu６を
蒸着し、その上になるＩnからはんだを形成する。その
後、上記工程を経た面発光レーザアレイを上下ひっくり
かえして、表面を下としたいわゆるフェイスダウン構造
となるように、ＡlＮ基板７の上に置き、１２０℃で熱
処理させ、図１に示すようにはんだバンプ９を形成し、
セルフアラインで接合させた。ＡlＮ基板７には、予め
８×８の６４ｂｉｔに対応した電気配線（金）８が施し
てある。ＡlＮ基板７の電気配線８に代えて電子回路の
電極を設けても良い。
【００１６】このようにして作製された上記面発光レー
ザに対して、ＡlＮ基板７の電気配線８を通じて電流Ｉ
を注入すると、発振波長0.85μｍに対してＡlＧaＡs基
板１が透明であるため、発振光ＬはＡlＧaＡs基板１の
裏面、図１中では上面から取り出された。そのＩ−Ｌ特
性を調べた結果を図２に示す。図２に示すように、従来
報告されている値と同様に、閾値電流４．５ｍＡまたは
閾値電圧２．５Ｖにおいて、Ｉ−Ｌ曲線が立ち上がり、
レーザ発振に至ることが確認された。
ザに対して、ＡlＮ基板７の電気配線８を通じて電流Ｉ
を注入すると、発振波長0.85μｍに対してＡlＧaＡs基
板１が透明であるため、発振光ＬはＡlＧaＡs基板１の
裏面、図１中では上面から取り出された。そのＩ−Ｌ特
性を調べた結果を図２に示す。図２に示すように、従来
報告されている値と同様に、閾値電流４．５ｍＡまたは
閾値電圧２．５Ｖにおいて、Ｉ−Ｌ曲線が立ち上がり、
レーザ発振に至ることが確認された。
【００１７】また、スペーサ層４に含まれる活性層から
効率的に熱放散されるため、特にヒートシンクなどを用
いない従来法に比較して、本実施例では、光出力の飽和
現象が改善され、また、最大光出力も従来法では図中破
線で示すように１ｍＷであるのに対し、本実施例では図
中実線で示すように１．２ｍＷへと２割程度改善され
た。更に、高周波特性も１ＧＨｚから３ＧＨｚへと改善
された。更に、上記実施例では、請求項２に関し、Ａl
ＧaＡs基板１の上に作製された面発光レーザの両電極６
を半導体基板表面、図中では下面から取り出すようにし
たことも特徴の一つである。尚、本実施例では、電気配
線を搭載した基板としてＡlＮ基板を用いたが、サファ
イヤ或いはＧaＡs、Ｓiのような半導体も使用すること
が可能である。
効率的に熱放散されるため、特にヒートシンクなどを用
いない従来法に比較して、本実施例では、光出力の飽和
現象が改善され、また、最大光出力も従来法では図中破
線で示すように１ｍＷであるのに対し、本実施例では図
中実線で示すように１．２ｍＷへと２割程度改善され
た。更に、高周波特性も１ＧＨｚから３ＧＨｚへと改善
された。更に、上記実施例では、請求項２に関し、Ａl
ＧaＡs基板１の上に作製された面発光レーザの両電極６
を半導体基板表面、図中では下面から取り出すようにし
たことも特徴の一つである。尚、本実施例では、電気配
線を搭載した基板としてＡlＮ基板を用いたが、サファ
イヤ或いはＧaＡs、Ｓiのような半導体も使用すること
が可能である。
【００１８】〔実施例２〕本発明の面発光レーザの実装
構造に係る第２の実施例を図３に示す。本実施例は、電
子回路が搭載された基板として、ＧaＡsからなるＦＥＴ
回路を実装したＡlＮ基板１１を用いるものである。先
ず、図３に示すように、ＡlＮ基板１１上の右半分に、
ＧaＡsからなるＦＥＴ回路１２をはんだバンプ１３にて
実装する。ＦＥＴ回路１２には、予め所定位置に電極１
４が形成されている。
構造に係る第２の実施例を図３に示す。本実施例は、電
子回路が搭載された基板として、ＧaＡsからなるＦＥＴ
回路を実装したＡlＮ基板１１を用いるものである。先
ず、図３に示すように、ＡlＮ基板１１上の右半分に、
ＧaＡsからなるＦＥＴ回路１２をはんだバンプ１３にて
実装する。ＦＥＴ回路１２には、予め所定位置に電極１
４が形成されている。
【００１９】次に、ＡlＮ基板１１上の左半分に、１×
１６面発光レーザアレイの作製されたＡlＧaＡs基板１
５を、いわゆるフェイスダウン構造となるように載置
し、はんだバンプ１３で実装した。ＡlＧaＡs基板１５
には、予め所定位置に電極１７が形成されている。Ａl
Ｎ基板１１には、予め面発光レーザアレイに対応した電
気配線１６が施してある。ＡlＮ基板１１の電気配線１
６に代えて電子回路の電極を設けても良い。
１６面発光レーザアレイの作製されたＡlＧaＡs基板１
５を、いわゆるフェイスダウン構造となるように載置
し、はんだバンプ１３で実装した。ＡlＧaＡs基板１５
には、予め所定位置に電極１７が形成されている。Ａl
Ｎ基板１１には、予め面発光レーザアレイに対応した電
気配線１６が施してある。ＡlＮ基板１１の電気配線１
６に代えて電子回路の電極を設けても良い。
【００２０】このような工程を経て作製された上記面発
光レーザに対して、ＦＥＴ回路１２で信号光を増幅し
て、ＡlＮ基板７の電気配線１６を通じて電流Ｉを注入
したところ、前述した実施例と同様に、発振光ＬはＡl
ＧaＡs基板１５の裏面、図３中では上面から取り出すこ
とができた。尚、図３においては、ＡlＧaＡs基板１５
の面発光レーザの各素子上にのみ電極１７を形成し、他
方の電極については記載を省略した。
光レーザに対して、ＦＥＴ回路１２で信号光を増幅し
て、ＡlＮ基板７の電気配線１６を通じて電流Ｉを注入
したところ、前述した実施例と同様に、発振光ＬはＡl
ＧaＡs基板１５の裏面、図３中では上面から取り出すこ
とができた。尚、図３においては、ＡlＧaＡs基板１５
の面発光レーザの各素子上にのみ電極１７を形成し、他
方の電極については記載を省略した。
【００２１】〔実施例３〕本発明の面発光レーザの実装
構造に係る第３の実施例を図４に示す。本実施例は、電
子回路が搭載された基板として、ＭＯＳＦＥＴ回路２２
が形成されたＳi基板２１を用いるものである。図４に
示すように、Ｓi基板２１の右半分にはＭＯＳＦＥＴ回
路２２が形成される一方、Ｓi基板２１の左半分には、
１×１６面発光レーザアレイの作製されたＡlＧaＡs基
板２３を、いわゆるフェイスダウン構造となるように載
置し、はんだバンプ２４で選択的に実装した。ＡlＧaＡ
s基板２３には、予め所定位置に電極２５が形成されて
いる。
構造に係る第３の実施例を図４に示す。本実施例は、電
子回路が搭載された基板として、ＭＯＳＦＥＴ回路２２
が形成されたＳi基板２１を用いるものである。図４に
示すように、Ｓi基板２１の右半分にはＭＯＳＦＥＴ回
路２２が形成される一方、Ｓi基板２１の左半分には、
１×１６面発光レーザアレイの作製されたＡlＧaＡs基
板２３を、いわゆるフェイスダウン構造となるように載
置し、はんだバンプ２４で選択的に実装した。ＡlＧaＡ
s基板２３には、予め所定位置に電極２５が形成されて
いる。
【００２２】Ｓi基板２１には、予め面発光レーザアレ
イに対応した電気配線２６が施してある。Ｓi基板２１
の電気配線２６に代えて電子回路の電極を設けても良
い。このような工程を経て作製された上記面発光レーザ
に対して、ＭＯＳＦＥＴ回路２２で信号光を増幅して、
Ｓi基板２１の電気配線２６を通じて電流Ｉを注入した
ところ、前述した実施例と同様に、発振光ＬはＡlＧaＡ
s基板２３の裏面、図４中では上面から取り出すことが
できた。尚、図４においては、ＡlＧaＡs基板２３の面
発光レーザの各素子上にのみ電極２５を形成し、他方の
電極については記載を省略した。
イに対応した電気配線２６が施してある。Ｓi基板２１
の電気配線２６に代えて電子回路の電極を設けても良
い。このような工程を経て作製された上記面発光レーザ
に対して、ＭＯＳＦＥＴ回路２２で信号光を増幅して、
Ｓi基板２１の電気配線２６を通じて電流Ｉを注入した
ところ、前述した実施例と同様に、発振光ＬはＡlＧaＡ
s基板２３の裏面、図４中では上面から取り出すことが
できた。尚、図４においては、ＡlＧaＡs基板２３の面
発光レーザの各素子上にのみ電極２５を形成し、他方の
電極については記載を省略した。
【００２３】
【発明の効果】以上、実施例に基づいて具体的に説明し
たように、本発明による面発光レーザ実装構造によれ
ば、発振波長に対して透明な半導体基板を用いると共に
フェイスダウン構造で実装したため、素子の出力上昇、
高周波特性の改善等面発光レーザの特性改善を可能とす
るのみならず、面発光レーザとＦＥＴ等の電子素子とを
融合したＯＥＩＣが実現可能となるため、光交換、光ニ
ューラルネットワーク、光インターコネクション、光情
報処理用の光源及び光スイッチとして利用が可能とな
る。
たように、本発明による面発光レーザ実装構造によれ
ば、発振波長に対して透明な半導体基板を用いると共に
フェイスダウン構造で実装したため、素子の出力上昇、
高周波特性の改善等面発光レーザの特性改善を可能とす
るのみならず、面発光レーザとＦＥＴ等の電子素子とを
融合したＯＥＩＣが実現可能となるため、光交換、光ニ
ューラルネットワーク、光インターコネクション、光情
報処理用の光源及び光スイッチとして利用が可能とな
る。
【図１】本発明の第１の実施例に係る面発光レーザ実装
構造の構造図である。
構造の構造図である。
【図２】本発明の第１の実施例に係る面発光レーザ実装
構造のＩ−Ｌ特性を示すグラフである。
構造のＩ−Ｌ特性を示すグラフである。
【図３】本発明の第２の実施例に係る面発光レーザ実装
構造の構造図である。
構造の構造図である。
【図４】本発明の第３の実施例に係る面発光レーザ実装
構造の構造図である。
構造の構造図である。
【図５】従来法によるＧaＡs面発光レーザの構造図であ
る。
る。
【図６】半導体基板の一部をエッチングで除去し上下を
ひっくり返したフェイスダウン構造を採用しはんだバン
プを用いて実装した場合の構造図である。
ひっくり返したフェイスダウン構造を採用しはんだバン
プを用いて実装した場合の構造図である。
１ ｎ型ＡlＧaＡs基板 ２ ｎ−ＧaＡsバッファ層 ３ 第１の半導体光反射層 ４ スペーサ層 ５ 第２の半導体光反射層 ６ Ｔi／Ｐt／Ａu ７，１１ ＡlＮ基板 ８，１６，２６ 電気配線 ９，１３，２４ はんだバンプ １２ ＦＥＴ基板 １４，１７，２５ 電極 １５，２３ 面発光レーザアレイの作製されたＡlＧaＡ
s基板 ２１ Ｓi基板 ２２ ＭＯＳＦＥＴ回路
s基板 ２１ Ｓi基板 ２２ ＭＯＳＦＥＴ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒川 隆志 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (4)
- 【請求項１】 発振波長に対して透明な半導体基板上に
作製された面発光レーザと、該面発光レーザを駆動する
ためもしくは信号を送るための電気配線又は電子回路が
搭載された基板と、該基板と前記面発光レーザとを電気
的に接続するはんだバンプとからなることを特徴とする
面発光レーザ実装構造。 - 【請求項２】 上記面発光レーザの両電極を前記半導体
基板表面から取り出すことを特徴とする請求項１記載の
面発光レーザ実装構造。 - 【請求項３】 前記半導体基板として、発振波長0.85μ
ｍにおいて透明なＡlＧaＡs基板を用いることを特徴と
する請求項１又は２記載の面発光レーザ実装構造。 - 【請求項４】 電気配線又は電子回路が搭載された前記
基板として、ＡlＮ基板を用いることを特徴とする請求
項１又は３記載の面発光レーザ実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6066945A JPH07283486A (ja) | 1994-04-05 | 1994-04-05 | 面発光レーザ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6066945A JPH07283486A (ja) | 1994-04-05 | 1994-04-05 | 面発光レーザ実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283486A true JPH07283486A (ja) | 1995-10-27 |
Family
ID=13330667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6066945A Withdrawn JPH07283486A (ja) | 1994-04-05 | 1994-04-05 | 面発光レーザ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283486A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507594B1 (en) | 1997-09-30 | 2003-01-14 | Canon Kabushiki Kaisha | Optical device structure and fabrication method thereof |
| JP2005072052A (ja) * | 2003-08-27 | 2005-03-17 | Fuji Xerox Co Ltd | マルチビーム半導体レーザ、マルチビームレーザ出射ユニット、及び画像形成装置 |
| JP2014529199A (ja) * | 2011-10-10 | 2014-10-30 | コーニンクレッカ フィリップス エヌ ヴェ | サブマウント上にｖｃｓｅｌチップを組立てる方法 |
| JP2020530941A (ja) * | 2017-08-14 | 2020-10-29 | トリルミナ コーポレーション | 表面実装対応可能なｖｃｓｅｌアレイ |
| JP2021048208A (ja) * | 2019-09-18 | 2021-03-25 | 株式会社リコー | 面発光レーザ、面発光レーザ装置、光源装置及び検出装置 |
| WO2022130825A1 (ja) * | 2020-12-15 | 2022-06-23 | ソニーグループ株式会社 | 面発光レーザ装置 |
-
1994
- 1994-04-05 JP JP6066945A patent/JPH07283486A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507594B1 (en) | 1997-09-30 | 2003-01-14 | Canon Kabushiki Kaisha | Optical device structure and fabrication method thereof |
| US6771677B2 (en) | 1997-09-30 | 2004-08-03 | Canon Kabushiki Kaisha | Optical device structure and fabrication method thereof |
| JP2005072052A (ja) * | 2003-08-27 | 2005-03-17 | Fuji Xerox Co Ltd | マルチビーム半導体レーザ、マルチビームレーザ出射ユニット、及び画像形成装置 |
| JP4552396B2 (ja) * | 2003-08-27 | 2010-09-29 | 富士ゼロックス株式会社 | 画像形成装置 |
| JP2014529199A (ja) * | 2011-10-10 | 2014-10-30 | コーニンクレッカ フィリップス エヌ ヴェ | サブマウント上にｖｃｓｅｌチップを組立てる方法 |
| JP2020530941A (ja) * | 2017-08-14 | 2020-10-29 | トリルミナ コーポレーション | 表面実装対応可能なｖｃｓｅｌアレイ |
| JP2021048208A (ja) * | 2019-09-18 | 2021-03-25 | 株式会社リコー | 面発光レーザ、面発光レーザ装置、光源装置及び検出装置 |
| US12068577B2 (en) | 2019-09-18 | 2024-08-20 | Ricoh Company, Ltd. | Surface emitting laser, surface emitting laser device, light source device, and detection apparatus |
| WO2022130825A1 (ja) * | 2020-12-15 | 2022-06-23 | ソニーグループ株式会社 | 面発光レーザ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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