JP2009194241A - 半導体素子搭載基板とそれを用いた半導体装置 - Google Patents

Abstract

【課題】冷却性能に優れると共に、半導体素子の発熱による早期の劣化等を、従来に比べてより確実に防止できる上、小型化も可能な半導体素子搭載基板と、前記半導体素子搭載基板を用いた半導体装置とを提供する。
【解決手段】半導体素子搭載基板５は、ビア１の、素子搭載面２に露出した表面８の平面積を、前記素子搭載面２に搭載される半導体素子３の平面積の８５％以上、１１０％以下とする。半導体装置１６は、前記半導体素子搭載基板５の素子搭載面２に、ビア１と接合させた状態で、半導体素子３を搭載した。
【選択図】図１

Description

本発明は、半導体素子を搭載するための素子搭載面を備えた半導体素子搭載基板と、前記半導体素子搭載基板の素子搭載面に半導体素子を搭載した半導体装置に関するものである。

発光ダイオードや半導体レーザ等の半導体素子を搭載するための素子搭載面を備え、前記素子搭載面に半導体素子を搭載した状態で、ヒートシンク等にマウントされて、半導体素子からの発熱を、前記ヒートシンク等に伝えて、半導体素子を冷却するための半導体素子搭載基板として、全体がセラミック等からなり、前記素子搭載面から反対面に貫通させて、金属製のビアが設けられたものが知られている（例えば特許文献１参照）。前記ビアは、半導体素子の端子を、前記反対面に設けた導電回路等と電気的に接続する働きをするために用いられる。そのためビアを、１つの半導体素子の端子数に合わせて、前記１つの素子に対して複数個、設けたものも知られている。またビアを、半導体素子の駆動時（例えば発光ダイオード等の発光時）に発生する熱を、素子搭載面から反対面に熱伝導して、半導体素子を冷却するための、いわゆるヒートシンクビア（サーマルビア）として用いることも知られている（例えば特許文献２参照）。

前記ビアを備えた、セラミック製の半導体素子搭載基板は、その前駆体としてのセラミックグリーンシートを用いて、いわゆるコファイア法、ポストファイア法によって製造するのが一般的である。すなわち、コファイア法では、セラミックグリーンシートの所定の位置に、プレス加工等によって貫通穴を形成し、前記貫通穴に、ビアのもとになる金属粉を含む金属ペーストを充填した後、焼成することで、セラミック製の半導体素子搭載基板が形成されると共に、前記金属粉が焼結されてビアが形成される。また、ポストファイア法では、所定の位置に、プレス加工等によって貫通穴を形成したセラミックグリーンシートを焼成するか、または焼成後にレーザ加工等によって貫通穴を形成した半導体素子搭載基板の、前記貫通穴に、ビアのもとになる金属粉を含む金属ペーストを充填した後、焼成することで、前記金属粉が焼結されてビアが形成される。

そして、形成されたビアの、素子搭載面に露出した表面に、例えばメタライズ層を形成した上に、メルトフロー法等によるハンダ接続層や導電性ペーストによる接続層を介して、あるいは金バンプ、ハンダバンプ等を用いたフリップチップ接続等によって半導体素子が接合されることで、前記半導体素子が、前記素子搭載面に搭載されると共に、前記半導体素子の端子が、前記ビアを介して、半導体素子搭載基板の裏面の導電回路等と電気的に接続されたり、半導体素子が、前記ビアを介して、前記裏面にマウントされるヒートシンク等と熱的に接続されたりする。
特開平９−３６２７４号公報 特表２００６−５２１６９９号公報

ビアは、加工性等を考慮して、前記特許文献１の添付図面（図１ないし図４）に記載されているように、素子搭載面に露出した平面形状が円形とされるのが一般的である。例えばポストファイア法では、レーザ加工によって、加工用レーザの光束の断面形状に対応する、断面形状および素子搭載面での開口形状が、いずれも円形である貫通穴が形成され、前記貫通穴に金属ペーストが充填された状態で焼成されることで、素子搭載面に露出した平面形状が円形のビアが形成される。ところが、前記素子搭載面に搭載される半導体素子は、通常、その平面形状が矩形状等であるため、平面形状が円形のビアと組み合わせた場合には、下記の問題を生じる。

例えばビアを、１つの半導体素子に対して１つ設ける場合を例にとって考えると、図１３に示すように、前記ビア１の、素子搭載面２に露出した円を、半導体素子３の矩形内に収まる大きさに設定した場合には、矩形の四隅の角部４が、ビア１の円の外に位置することになるため、前記角部４について、基板材料より熱伝導率が高い金属製のビア１による熱伝導によって良好に冷却をすることができない。そのため、半導体素子３内で、大きな温度差とそれに伴う歪みとを生じて、前記半導体素子３が早期に劣化する（例えば発光ダイオード等の発光素子の場合は、初期の光量が短期間で低下する）という問題がある。
一方、図１４に示すように、前記ビア１の、素子搭載面２に露出した円を、逆に、半導体素子３の矩形を全て円内に収めることができる大きさとした場合には、前記の問題を生じるおそれはなくなるものの、同図に見るように、ビア１の大きさが、半導体素子３に比べて大きくなるため、半導体素子搭載基板を小型化できないという問題が生じる。

１つの半導体素子に対して複数個のビアを設ける場合には、前記ビアを、例えば半導体素子の矩形内に均等に配置すると共に、その四隅の角の部分にもビアを設けることによって、前記半導体素子をほぼ均等に冷却することができるものの、前記複数のビアも、従来は、例えば特許文献２の図１Ｃに見るように、素子搭載面に露出した平面形状が円形とされるため、前記素子搭載面におけるビアの総平面積が、素子搭載面に搭載される半導体素子の平面積に比べて大幅に小さくなってしまう。そのため、半導体素子の全体での、ビアを通した熱伝導による冷却の効率が低下して、前記半導体素子が発熱によって早期に劣化するのを確実に防止することはできなかった。

本発明の目的は、冷却性能に優れると共に、半導体素子の発熱による早期の劣化等を、従来に比べてより確実に防止できる上、小型化も可能な半導体素子搭載基板と、前記半導体素子搭載基板を用いた半導体装置とを提供することにある。

前記課題を解決するため、発明者は、半導体素子とビアとの間での熱伝導による冷却のメカニズムについて検討した。その結果、半導体素子搭載基板の小型化を可能としつつ、ビアを通した熱伝導による、半導体素子の冷却の不均一を小さくすると共に、前記冷却の効率を向上して、半導体素子の早期の劣化等を確実に防止するためには、その素子搭載面に搭載される半導体素子の平面積に対する、前記素子搭載面のうち搭載される半導体素子の直下となる部分のビア、すなわち半導体素子の冷却に関与するビアの総平面積の割合を８５％以上、１１０％以下とする必要があることを見出した。すなわち、本発明の半導体素子搭載基板は、片面が、半導体素子を搭載するための素子搭載面とされ、前記素子搭載面から反対面に貫通させて、前記素子搭載面のうち搭載される半導体素子の直下となる部分に、少なくとも一つのビアが形成された半導体素子搭載基板であって、前記素子搭載面における、前記ビアの総平面積が、前記半導体素子の平面積の８５％以上、１１０％以下であることを特徴とするものである。

なお、本発明において、前記部分のビアの総平面積の割合を８５％以上、１１０％以下として、半導体素子搭載基板の小型化を可能としつつ、半導体素子を、その角部まで均一に冷却すると共に冷却の効率を向上するためには、前記部分に単独のビアを備える半導体素子搭載基板の場合、素子搭載面における、前記単独のビアの平面形状が、半導体素子の平面形状に沿う略多角形状とされているのが好ましく、前記部分に複数のビアを備える半導体素子搭載基板の場合には、前記素子搭載面における、前記複数のビアの全体の平面形状が、半導体素子の平面形状に沿う略多角形状とされているのが好ましい。

また、前記略多角形状のビアの角に応力が集中して、半導体素子搭載基板が破損したりするのを防止しながら、なおかつ、素子搭載面における、前記ビアの総平面積の割合を前記範囲内として、半導体素子を、その角部までより一層、均一に、かつ効率よく冷却することを考慮すると、前記個々のビアの、素子搭載面における平面形状が、多角形の角をいずれも円弧によって繋いだ形状とされていると共に、個々の円弧の半径Ｒと、該当する角を構成する２辺のうち短辺の長さＬとが、式(1)：
Ｒ／Ｌ≦０．３４ (1)
を満足しているのが好ましい。

またビアを、例えば先に説明したように、貫通穴に金属ペーストを充填した後、焼成して形成したり、あるいはメッキ法によって、前記貫通穴を金属で充填して形成したりする際に、前記ビア内に、熱伝導の妨げとなる、最長径が３０μｍ以上といった大きな空隙が発生したりするのを防止しながら、半導体素子搭載基板に対して、より一層、強固に一体化させることを考慮すると、前記ビアは、半導体素子搭載基板の、素子搭載面と交差する厚み方向の途中の位置に、最小寸法部を有すると共に、前記最小寸法部におけるビアの平面形状が、素子搭載面における平面形状と略相似形状である、多角形の角をいずれも円弧によって繋いだ形状とされ、個々の円弧の半径ｒと、対応する、素子搭載面における平面形状の円弧の半径Ｒとが、式(2)：
０．３５≦Ｒ／ｒ≦１．０ (2)
を満足しているのが好ましい。

本発明の半導体素子搭載基板は、片面が、半導体素子を搭載するための素子搭載面とされ、前記素子搭載面から反対面に貫通させて、少なくとも１つのビアが形成された半導体素子搭載基板であって、前記ビアとして、素子搭載面における平面形状が、多角形の角をいずれも円弧によって繋いだ形状とされていると共に、個々の円弧の半径Ｒと、該当する角を構成する２辺のうち短辺の長さＬとが、式(1)：
Ｒ／Ｌ≦０．３４ (1)
を満足するビアを、少なくとも含んでいることを特徴とするものである。

前記本発明によれば、略多角形状のビアの角に応力が集中して、半導体素子搭載基板が破損したりするのを防止すると共に、半導体素子の小型化を可能としながら、前記ビアの略多角形状の平面形状や配置を調整することにより、素子搭載面に搭載される半導体素子の平面積に対する、前記素子搭載面におけるビアの総平面積の割合を大きくして、半導体素子を、その角部までより一層、均一に、かつ効率よく冷却することができる。そのため、前記半導体素子の早期の劣化等を確実に防止することが可能となる。前記ビアは、先に説明したのと同じ理由により、半導体素子搭載基板の、素子搭載面と交差する厚み方向の途中の位置に、最小寸法部を有すると共に、前記最小寸法部におけるビアの平面形状が、素子搭載面における平面形状と略相似形状である、多角形の角をいずれも円弧によって繋いだ形状とされ、個々の円弧の半径ｒと、対応する、素子搭載面における平面形状の円弧の半径Ｒとが、式(2)：
０．３５≦Ｒ／ｒ≦１．０ (2)
を満足しているのが好ましい。

本発明の半導体装置は、前記本発明の半導体素子搭載基板の素子搭載面に、ビアと接合させた状態で、半導体素子を搭載したものであるため小型化が可能であり、しかも半導体素子の発熱による早期の劣化等を確実に防止することもできる。

本発明によれば、冷却性能に優れると共に、半導体素子の発熱による早期の劣化等を、従来に比べてより確実に防止できる上、小型化も可能な半導体素子搭載基板と、前記半導体素子搭載基板を用いた半導体装置とを提供することができる。

図１は、本発明の半導体素子搭載基板５と、前記半導体素子搭載基板５に搭載される半導体素子３の、実施の形態の一例を示す斜視図である。図２は、前記例の半導体素子搭載基板５のうち、ビア１の、素子搭載面２における平面形状を示す平面図である。図３は、前記ビア１の立体形状を示す斜視図である。図４は、前記ビア１の、素子搭載面２および最小寸法部１０における平面形状を示す平面図である。図５は、前記例の半導体素子搭載基板５の素子搭載面２に半導体素子３を搭載した半導体装置１６の、素子搭載面２と交差する縦方向の断面図である。

これらの図を参照して、この例の半導体素子搭載基板５は、セラミック等によって矩形平板状に形成された基板本体６を備え、前記基板本体６の、図１、図５において上側の表面である素子搭載面２に、正方形の平面形状を有する半導体素子３を搭載するためのものであって、前記素子搭載面２から、下側の表面である反対面７に貫通させて、前記素子搭載面２のうち搭載される半導体素子３の直下となる部分に形成された単独のビア１を備えている。図１、図２を参照して、ビア１は、素子搭載面２に露出した表面８の平面形状が、半導体素子３の正方形に沿う、一辺の長さがＬである正方形の角を、いずれも円弧９によって繋いだ形状とされている。前記ビア１の、素子搭載面２に露出した表面８の平面積は、半導体素子３の平面積の８５％以上、１１０％以下とされる。

これにより、半導体素子搭載基板５の小型化を可能としつつ、半導体素子３を均一に冷却すると共に、その冷却の効率を向上することができる。なお、前記平面積の割合は、半導体素子３をより一層、均一に冷却すると共に、その冷却の効率をさらに向上することを考慮すると９０％以上、１１０％以下、特に９８％以上、１１０％以下であるのがさらに好ましい。また、ビア１の、素子搭載面２に露出した表面８は、個々の円弧９の半径Ｒと、該当する角を構成する両辺（図の例の場合、正方形で、角を構成する両辺が等しいため）の長さＬとが、式(1)：
Ｒ／Ｌ≦０．３４ (1)
を満足していることが好ましい。

これにより、ビア１の角に応力が集中して、半導体素子搭載基板５が破損したりするのを防止しながら、なおかつ、素子搭載面２におけるビア１の総平面積の割合を前記範囲内として、半導体素子３をより一層、均一に、かつ効率よく冷却することが可能となる。例えば、半導体素子３の正方形の一辺が同じＬである場合には、比Ｒ／Ｌを前記範囲内とすることで、前記半導体素子３の平面積に対する、ビア１の、素子搭載面２に露出した表面８の平面積の割合を、先に説明した範囲内でも９０％以上とすることができる。なお比Ｒ／Ｌは、図の例の場合、応力の集中による半導体素子搭載基板５の破損を防止しながら、半導体素子３を、さらに均一に、かつ効率よく冷却することを考慮すると０．０７以上、０．１５以下であるのがさらに好ましい。

なお、本発明においてビアの平面形状が半導体素子の平面形状に「沿う」とは、ビアの平面形状が、半導体素子の平面形状と一致する場合に加えて、前記半導体素子の平面形状より僅かに小さい場合（先に説明した平面積の割合が８５％を下限とする）や、僅かに大きい場合（平面積の割合が１１０％を上限とする）、あるいは概ね半導体素子の平面形状に沿っているが、一部分だけ少し引っ込んだ場合（やはり平面積の割合が８５％を下限とする）や、一部分だけ少しはみ出した場合（平面積の割合が１１０％を上限とする）等をも含むこととする。

また、本発明の半導体素子搭載基板は、素子搭載面のうち搭載される半導体素子の直下となる部分から外れた位置に、例えば前記素子搭載面と反対面とを電気的に接続したりするためのビアを備えていてもよい。前記ビアの平面積は、当然ながら、本発明で言うところのビアの総平面積には加えない。また、前記ビアの平面形状は円形その他、任意の形状とすることができる。

図３ないし図５を参照して、ビア１は、半導体素子搭載基板５の、素子搭載面２と交差する厚み方向の途中の位置に、最小寸法部１０を有すると共に、前記最小寸法部１０におけるビア１の平面形状が、素子搭載面２における表面８の平面形状と略相似形状である、正方形の角をいずれも円弧１１によって繋いだ形状とされている。そして、ビア１は、前記表面８から最小寸法部１０へかけて、その大きさが徐々に小さくなるテーパー状とされると共に、前記最小寸法部１０から、ビア１の、基板本体６の反対面７に露出した裏面１２へかけて、逆にその大きさが徐々に大きくなるテーパー状とされることで、基板本体６に対する、上下方向へのがたつきや抜け止めがされて、半導体素子搭載基板５に対して、より一層、強固に一体化されている。

前記最小寸法部１０は、個々の円弧１１の半径ｒと、対応する、素子搭載面２における表面８の円弧９の半径Ｒとが、式(2)：
０．３５≦Ｒ／ｒ≦１．０ (2)
を満足していることが好ましい。これにより、最小寸法部１０の円弧の半径ｒを、表面８における円弧９の半径Ｒ以上として、例えば基板本体６に形成した貫通穴に金属ペーストを充填した後、焼成してビア１を形成したり、あるいはメッキ法によって、前記貫通穴を金属で充填して形成したりする際に、大きな気泡等を生じることなく、貫通穴の隅々まで金属を充填できるため、形成されるビア１内に、前記気泡に伴う、熱伝導の妨げとなる、最長径が３０μｍ以上といった大きな空隙が生じる等して、ビア１を介しての熱伝導の効率が低下するのを防止することができる。

また、逆に半径ｒが大きくなりすぎてビア１の体積が減少することで、前記ビア１を介しての熱伝導の効率が低下するのを防止することもできる。なお、比Ｒ／ｒは、前記空隙の発生や体積の減少等を、さらに確実に防止して、ビア１を介しての熱伝導の効率を向上することを考慮すると０．６以上、０．９以下であるのがさらに好ましい。なお図３では、ビア１の裏面１２の平面形状を、表面８と同様に、正方形の角をいずれも円弧で繋いだ形状としていたが、前記裏面１２の平面形状を、表面８よりも円弧の半径の大きい略矩形状としたり、あるいは円形としたりしてもよい。その場合には、最小寸法部１０の平面形状を、前記式(2)を満足する略円形とすることができる。

ちなみに、最小寸法部１０におけるビア１の平面形状を、素子搭載面２における表面８の平面形状と略相似形状としているのは、完全な相似形状では、いうまでもなく、最小寸法部１０の円弧の半径ｒが表面８における円弧９の半径Ｒ未満となり、比Ｒ／ｒが１．０を超えて、前記空隙等の問題を生じるためである。これに対し、最小寸法部１０におけるビア１の平面形状を、素子搭載面２における表面８の平面形状と略相似形状とすると共に、比Ｒ／ｒを０．３５以上、１．０以下の範囲とすることで、空隙の発生や体積の減少等を防止することが可能となる。

この例の半導体素子搭載基板５を構成する基板本体６は、例えば窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ₂Ｏ₃）、窒化ケイ素（Ｓｉ₃Ｎ₄）、炭化ケイ素（ＳｉＣ）、酸化ベリリウム（ＢｅＯ）、窒化ホウ素（ＢＮ）等の絶縁性セラミックによって形成することができる。また、絶縁性のケイ素（Ｓｉ）によって基板本体６を形成してもよい。中でも、素子搭載面２に搭載する半導体素子３を形成する半導体材料との、熱膨張係数の差が小さい窒化アルミニウムが好ましい。前記窒化アルミニウム等の絶縁性セラミックからなる基板本体６は、従来同様に、その前駆体を含むセラミックグリーンシートを焼成した後、所定のサイズにカットして形成することができる。また、ビア１は金属、特に熱伝導率の高い銅（Ｃｕ）、銀（Ａｇ）、またはこれらを主体とする合金等によって形成するのが好ましい。特に銅は、安価であるため好適に使用される。また銅は導電性にも優れるため、ビア１を、先に説明したように電気接続のためにも利用する場合に、特に好ましい。

前記絶縁性セラミックからなる基板本体６と、ビア１とを備えた半導体素子搭載基板は、前記セラミックグリーンシートを用いたコファイア法、ポストファイア法等の種々の製造方法によって製造することができる。ただしコファイア法では、焼成時にどうしても歪みが発生するので、先に説明した形状を有するビア１を精度よく形成するのは難しい。また、特に焼成時にクラックが発生するのを防止するためには、前記半径Ｒ、ｒをあまり小さくできないため、ビアの総平面積の割合を８５％以上とするのも難しい。焼成前のセラミックグリーンシートに、あらかじめ貫通穴を形成するポストファイア法についても同様である。そのため、セラミックグリーンシートの焼成後に、ビア１のもとになる貫通穴を形成するポストファイア法が、特に好適に採用される。

ポストファイア法において、ビア１は、レーザ加工やウォーターブラスト法、サンドブラスト法等の種々の加工方法によって形成することができるが、前記形状を有するビア１は、サンドブラスト法を用いた、下記の手順を経て形成するのが好ましい。すなわち、セラミックグリーンシートを焼成して得た、複数の基板本体６のもとになる集合基板の片面に、例えばフォトリソグラフ法等を利用して、個々の基板本体６の素子搭載面２となる領域に、ビア１の、表面８の平面形状に対応する開口が設けられたレジストマスクを形成する。そして、前記レジストマスクを利用して、サンドブラスト法によって、前記集合基板の、厚み方向の途中の位置まで貫通穴のもとになる凹部を形成する。

そうすると、サンドブラスト法の特性によって、開口寸法が、平面形状を維持しながら、凹部の奥へ行くほど小さくなるテーパー状に形成される傾向があると共に、先に説明した多角形の角の円弧の半径が、凹部の奥へ行くほど大きくなる傾向があるため、形成される凹部は、図３に示すビア１の立体形状の上半部分に対応する形状となる。この作業を、集合基板の反対面についても同様に行うと、前記反対面に、図３に示すビア１の立体形状の、下半部分に対応する形状を有する凹部が形成されると共に、集合基板の表裏両面の凹部が貫通して、前記図３に示す立体形状を有する貫通穴が形成される。この際、サンドブラストの条件（例えば吹き付けるサンドの大きさや硬さや形状、吹き付けの速度、吹き付け量等）を調節すると、前記テーパーの角度を変更したり、円弧の半径の増加の度合いを変更したりすることができ、ビア１のもとになる貫通穴の立体形状を、任意に設定できる。

次に、従来同様に、
(a) 気相メッキ法（真空蒸着法、スパッタリング法等）、湿式メッキ法等のメッキ法によって、銅、銀、チタン（Ｔｉ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、またはこれらの合金、またはこれら金属の化合物等（中でも、先に説明したように銅または銀、特に銅）からなる、厚みおよそ５μｍないし１００μｍの被膜を形成することで、貫通穴内を、前記被膜を形成する金属で充填するか、または
(b) 前記貫通穴内に、金属を含む金属ペーストを充填し、１０℃ないし３００℃程度で乾燥させた後、１００℃ないし１０００℃程度で焼成すると、
所定の立体形状を有するビア１が形成され、前記集合基板を個々の領域ごとに切り出すと、半導体素子搭載基板５が製造される。

なお、ビア１を形成した後、集合基板から半導体素子搭載基板５を切り出す前後いずれかの時点で、基板本体６の素子搭載面２、および反対面７を、ビア１の表面８、および裏面１２と共に研磨してもよい。研磨後の表面粗さは、日本工業規格ＪＩＳ Ｂ０６０１：２００１「製品の幾何特性仕様（ＧＰＳ）−表面性状：輪郭曲線方式−用語、定義及び表面性状パラメータ」において規定された、粗さ曲線の算術平均粗さＲａで表して０．０１μｍ以上、１μｍ以下であるのが好ましい。表面粗さが０．０１μｍ未満では、素子搭載面２や反対面７に、電極層として機能するメタライズ層（図１、図５中の符号１３）を形成した際に、前記メタライズ層の、アンカー効果による、基板本体６に対する密着性を向上する効果が十分に得られないおそれがある。

一方、表面粗さが１μｍを超える場合には、特に、半導体素子３が発光ダイオードである場合に、素子搭載面２に形成する、前記電極層として、そして発光ダイオードからの光を反射する反射層として用いられるメタライズ層１３の、光の反射率が低下するおそれがある。なお、メタライズ層１３における光の反射率を、できるだけ向上することを考慮すると、前記表面粗さは０．０２μｍ以上、０．５μｍ以下であるのがさらに好ましい。なお、研磨は、前記時点のみに限られず、例えばセラミックグリーンシートを焼成して形成した集合基板の厚みを調整するために、ビア１の形成前に研磨をしてもよい。基板本体６の厚みは、半導体素子搭載基板５の強度と、前記半導体素子搭載基板５の容積をできるだけ小さくして、半導体装置の小型化を図ることとを考慮すると０．１ｍｍ以上、１ｍｍ以下、特に０．１５ｍｍ以上、０．５ｍｍ以下であるのが好ましい。

図１、図５を参照して、素子搭載面２には、先に説明したようにメタライズ層１３が形成される。図の例の場合、メタライズ層１３は電極層を兼ねるものであって、半導体素子３が２つの端子１４を有するものであるため、それに対応して、素子搭載面２の矩形の、互いに平行する２辺に沿うように、そしてビア１の表面８と、前記素子搭載面２の面方向に互いに離間するように、２つに分離形成されている。また、図１ではビア１の表面８を示すために記載を省略しているが、ビア１の表面８にもメタライズ層１５が形成されている。これらメタライズ層１３、１５は、例えばフォトリソグラフ法等を利用して形成したマスクを用いた気相メッキ法（真空蒸着法、スパッタリング法等）、湿式メッキ法等によって、同時にパターン形成することができる。

メタライズ層１３、１５は単層であってもよいし、２層以上の複数層からなる積層構造を有していてもよい。単層のメタライズ層１３、１５としては、例えば銀、金（Ａｕ）等からなる層が挙げられる。その厚みは０．１μｍないし１０μｍ程度であるのが好ましい。また、積層構造を有するメタライズ層１３、１５としては、例えば、ビア１を埋めるための銅やニッケルによるめっき層を、メタライズ層１３の下地としても形成し、その上に、前記銀、金等からなる層を積層した２層構造のものが挙げられる。

また、積層構造を有するメタライズ層１３、１５としては、例えば、チタン、クロム（Ｃｒ）、ニッケル−クロム（ＮｉＣｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、またはこれらの合金、またはこれら金属の化合物等からなる、厚み０．１μｍないし１μｍ程度の密着層と、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケル、モリブデン（Ｍｏ）、ニッケル−クロム等からなる拡散防止層と、銀、アルミニウム（Ａｌ）、金等からなる、厚み０．１μｍないし１０μｍ程度の電極層とをこの順に積層した３層構造を有するものも挙げられる。図５を参照して、この例の半導体装置１６は、前記半導体素子搭載基板５のビア１の表面８上に形成したメタライズ層１５の上に、さらにメルトフロー法等によるハンダ接続層や導電性ペーストによる接続層等の接続層１７を介して半導体素子３を搭載すると共に、前記半導体素子３の２つの端子１４を、それぞれボンディングワイヤ１８を介してメタライズ層１３に接続して構成されている。前記半導体装置１６は、ビア１が先に説明した形状を有するため小型化が可能であり、しかも半導体素子３の発熱による早期の劣化等を確実に防止することも可能である。

図６は、本発明の半導体素子搭載基板５の、実施の形態の他の例において、ビア１の、素子搭載面２における平面形状を示す平面図である。図７は、前記例の半導体素子搭載基板５の素子搭載面２に半導体素子３を搭載した半導体装置１６の、素子搭載面２と交差する縦方向の断面図である。これらの図を参照して、この例では、素子搭載面２のうち搭載される半導体素子３の直下となる部分に、ビア１が、先に説明した正方形の平面形状を有する１つの半導体素子３に対して２つ形成されている点が、先の例と相違している。その他の部分については先の例と同様であるので、同一箇所に同一符号を付して、説明を省略する。

前記２つのビア１は、図示していないが半導体素子３の下面に形成される２つの端子に対応して分離形成され、図７に示すように金バンプ１９等（ハンダバンプでもよい）を用いたフリップチップ接続によって、それぞれの端子に電気的に接続されて、半導体素子３の端子を、これも図示していないが、反対面７に設けた導電回路等と電気的に接続する働きをするためにも用いられる。前記２つのビア１のうち、両図において左側のビア１は、素子搭載面２に露出した表面２０の平面形状が、短辺側の一辺の長さがＬ₁、長辺側の一辺の長さがＬ₃である長方形の角を、いずれも円弧２１によって繋いだ形状とされ、右側のビア１は、素子搭載面２に露出した表面２２の平面形状が、短辺側の一辺の長さがＬ₂、長辺側の一辺の長さが、前記と同じＬ₃である長方形の角を、いずれも円弧２３によって繋いだ形状とされていると共に、両表面２０、２２が、全体として、半導体素子３の正方形に沿うように、一定の間隔Ｗ₁をあけて正方形状に配列されている。

前記両表面２０、２２の総平面積は、半導体素子３の平面積の８５％以上、１１０％以下である必要がある。また、前記割合は９０％以上、１１０％以下、特に９８％以上、１１０％以下であるのが好ましい。これらの理由は、先に説明したとおりである。両表面２０、２２の総平面積の割合を、前記範囲内とするためには、各辺の長さＬ₁ないしＬ₃、両表面２０、２２間の間隔Ｗ₁、ならびに円弧２１、２３の半径Ｒ₁、Ｒ₂を調整すればよい。このうち、左側の表面２０の円弧２１の各半径Ｒ₁は、いずれも、該当する角を構成する２辺の長さＬ₁、Ｌ₃のうち短辺の長さＬ₁に対して、式(1-1)：
Ｒ₁／Ｌ₁≦０．３４ (1-1)
を満足するように、特に０．０７以上、０．１５以下となるように設定するのが好ましい。

また同様に、右側の表面２２の円弧２３の半径Ｒ₂は、いずれも、該当する角を構成する２辺の長さＬ₂、Ｌ₃のうち短辺の長さＬ₂に対して、式(1-2)：
Ｒ₂／Ｌ₂≦０．３４ (1-2)
を満足するように、特に０．０７以上、０．１５以下となるように設定するのが好ましい。これらの理由は、先に説明した式(1)の場合と同様である。また、図示していないが、両ビア１の、厚み方向の途中に設けた最小寸法部１０の円弧の半径を、前記半径Ｒ₁、Ｒ₂に対して、それぞれ式(2)を満足するように、つまり０．３５以上、１．０以下となるように、特に０．６以上、０．９以下となるように設定するのが好ましいことも、先の例と同様である。

図７を参照して、素子搭載面２には、メタライズ層１３が形成される。メタライズ層１３は、前記金バンプ１９の接合のための接合層を兼ねるもので、前記半導体素子３の２つの端子間の短絡を防止するために、前記２つのビア１の表面２０、２２上に重ならせると共に、その間に前記間隔Ｗ₁をあけて互いに離間させた状態で、２つに分離形成されている。また、分離形成された２つのメタライズ層１３は、発光ダイオードである半導体素子３からの発光を反射するための反射層を兼ねるために、前記間隔Ｗ₁をあけた領域以外は、素子搭載面２のほぼ全面に形成されている。

この例の半導体装置１６は、前記半導体素子搭載基板５の２つのビア１の表面２０、２２上に形成した２つのメタライズ層１３の上に、それぞれ金バンプ１９等を用いたフリップチップ接続によって、半導体素子３の２つの端子を電気的に接続すると共に、半導体素子３を搭載することで構成されている。前記半導体装置１６は、ビア１が先に説明した形状を有するため小型化が可能であり、しかも半導体素子３の発熱による早期の劣化等を確実に防止することも可能である。前記半導体装置１６は、ビア１が先に説明した形状を有するため小型化が可能であり、しかも半導体素子３の発熱による早期の劣化等を確実に防止することも可能である。

図８は、２つのビア１の、素子搭載面２における平面形状の他の例を示す平面図である。図８を参照して、この例では、２つのビア１のうちの一方の、素子搭載面２に露出した表面２０の平面形状が略Ｌ字状とされると共に、他方の表面２２の平面形状が、少し小さい略長方形状とされ、前記Ｌ字と組み合わされて、全体で、半導体素子３の正方形に沿うように正方形状に配列されている点が、先の図６の例と相違している。半導体素子３の端子の位置に応じて、このような配列とすることもできるのである。前記両表面２０、２２の総平面積は、半導体素子３の平面積の８５％以上、１１０％以下である必要がある。

また、前記割合は９０％以上、１１０％以下、特に９８％以上、１１０％以下であるのが好ましい。これらの理由は、先に説明したとおりである。両表面２０、２２の総平面積の割合を、前記範囲内とするためには、それぞれの表面２０、２２の面積と、両表面２０、２２間の間隔Ｗ₂、Ｗ₃とを調整すればよい。また、両表面２０、２２の面積を調整するためには、それぞれの角の円弧の半径を調整すればよい。各円弧の半径が、先に説明した式(1)を満足するのが好ましいことも同様である。例えば図９を参照して、表面２０のうち、Ｌ字の内側の円弧２４の半径Ｒ₃は、該当する角を構成する２辺の長さＬ₄、Ｌ₅のうち短辺の長さＬ₄に対して、式(1-3)：
Ｒ₃／Ｌ₄≦０．３４ (1-3)
を満足するように、特に０．０７以上、０．１５以下となるように設定するのが好ましい。

また、円弧２５の半径Ｒ₄は、該当する角を構成する２辺の長さＬ₅、Ｌ₆のうち短辺の長さＬ₆に対して、式(1-4)：
Ｒ₄／Ｌ₆≦０．３４ (1-4)
を満足するように、特に０．０７以上、０．１５以下となるように設定するのが好ましい。同様に、図１０を参照して、表面２２のうち円弧２６の半径Ｒ₅は、該当する角を構成する２辺の長さＬ₇、Ｌ₈のうち短辺の長さＬ₇に対して、式(1-5)：
Ｒ₅／Ｌ₇≦０．３４ (1-5)
を満足するように、特に０．０７以上、０．１５以下となるように設定するのが好ましい。図示していないが、両ビア１の、厚み方向の途中に設けた最小寸法部１０の円弧の半径を、前記各半径Ｒ₃ないしＲ₅等に対して、それぞれ式(2)を満足するように、つまり０．３５以上、１．０以下となるように、特に０．６以上、０．９以下となるように設定するのが好ましいことも、先の例と同様である。

図１１は、２つのビア１の、素子搭載面２における平面形状の他の例を示す平面図である。図１１を参照して、この例では、２つのビア１のうちの一方の、素子搭載面２に露出した表面２０の平面形状が略凹字状とされると共に、他方の表面２２の平面形状が、少し小さい略長方形状とされ、前記凹字と組み合わされて、全体で、半導体素子３の正方形に沿うように正方形状に配列されている点が、先の図６、図８の例と相違している。半導体素子３の端子の位置に応じて、このような配列とすることもできるのである。前記両表面２０、２２の総平面積が、半導体素子３の平面積の８５％以上、１１０％以下である必要があること、９０％以上、１１０％以下、特に９８％以上、１１０％以下であるのが好ましいことも、先の２つの例と同様である。

また、総平面積の割合を前記範囲内とするために、両表面２０、２２の面積や間隔、円弧の半径が調整されること、前記半径を、式(1)を満足するように設定するのが好ましいこと、両ビア１の、厚み方向の途中に設けた最小寸法部１０の円弧の半径を、前記各半径に対して、それぞれ式(2)を満足するように設定するのが好ましいことも同様である。図１２は、例えば多数の端子を有する半導体素子３等に対応するために、ビア１を複数個（図の場合は２５個）設けた例を示す平面図である。図１２を参照して、この例においては、個々のビア１の、素子搭載面２に露出した表面２７の平面形状が、同じ大きさの正方形の角を、それぞれ同じ半径の円弧で繋いだ形状とされ、それぞれの表面２７が縦横共に同じ間隔をあけたマトリクスを構成して、全体で、半導体素子３の正方形に沿うように正方形状に配列されている。

前記各表面２７の総平面積は、やはり半導体素子３の平面積の８５％以上、１１０％以下である必要があり、９０％以上、１１０％以下、特に９８％以上、１１０％以下であるのが好ましい。総平面積の割合を前記範囲内とするために、前記各表面２７の面積や間隔、円弧の半径が調整されること、前記半径を、式(1)を満足するように設定するのが好ましいこと、両ビア１の、厚み方向の途中に設けた最小寸法部１０の円弧の半径を、前記各半径に対して、それぞれ式(2)を満足するように設定するのが好ましいことも同様である。

なお、個々のビア１の、素子搭載面２における平面形状のサイズは、例えば正方形である場合、一辺が０．０５ｍｍ以上、１０．０ｍｍ以下、特に０．５ｍｍ以上、２．０ｍｍ以下であるのが好ましい。先に説明したサンドブラスト法等による、ビア１のもとになる貫通穴の形成方法では、一辺が０．０５ｍｍ未満の微細な貫通穴を形成するのが容易でないためである。また、一辺が１０．０ｍｍを超える大きな貫通穴に金属を充填して、先に説明したように熱伝導の妨げとなる、最長径が３０μｍ以上といった大きな空隙等のないビア１を形成するのが容易でないためである。また、最小寸法部１０の開口の平面形状のサイズは、前記正方形の場合、一辺が０．０１ｍｍ以上であるのが好ましい。最小寸法部１０の開口の一辺が０．０１ｍｍ未満では、良好な熱伝導性と導電性とを有するビア１を形成するのが容易でないためである。また、平面形状がＬ字や凹字である場合は、その最長の辺の長さが、前記と同じ理由で０．０５ｍｍ以上、１０．０ｍｍ以下、特に０．５ｍｍ以上、２．０ｍｍ以下であるのが好ましい。

前記本発明の半導体素子搭載基板５は、先に説明したように小型化が可能で、しかも熱伝導の効率に優れるため、発光ダイオード、中でもIII−Ｖ族、およびII−IV族の化合物半導体、特に窒化ガリウム（ＧａＮ）系化合物半導体からなり、発光効率に優れる、平面形状が正方形状で、かつ一辺が０．５ｍｍ以上、２．０ｍｍ以下、厚みが０．１ｍｍ以上、０．３ｍｍ以下程度の白色発光ダイオードの搭載用として、好適に用いることができる。

〈実施例１ないし実施例１６〉
先に説明したように、セラミックグリーンシートを焼成して形成した、窒化アルミニウムからなる集合基板の、個々の半導体素子搭載基板５に対応する領域に、その表裏両面から、フォトリソグラフ法を利用して形成したレジストマスクを用いたサンドブラスト法によって、凹部を形成すると共に両凹部を貫通させて、各領域ごとに１つずつの、図３に示す形状を有する貫通穴を形成した。次に、前記貫通穴内に、湿式メッキ法によって銅被膜を形成することで、貫通穴内を、前記銅で充填してビア１を形成した後、集合基板を個々の領域ごとに切り出すと共に表裏両面を研磨することで、素子搭載面２の面方向の平面形状が一辺２ｍｍの正方形状、厚みが０．５ｍｍで、かつ、前記素子搭載面２の算術平均粗さＲａが０．２２μｍである基板本体６を形成した。

そして、前記基板本体６の素子搭載面２に、その矩形の、互いに平行する２辺に沿わせて、２つに分離形成されたメタライズ層１３を形成すると共に、前記ビア１の表面８上にもメタライズ層１５を形成して、図１、図５に示す形状を有する半導体素子搭載基板５を製造した。メタライズ層１３、１５は、先に説明した密着層と拡散防止層と電極層の３層構造とした。また、ビア１の、素子搭載面２に露出した表面８の平面形状は、一辺０．５ｍｍの正方形を基本として、前記正方形の各角が、いずれも円弧で繋がれた形状とすることとし、前記円弧の半径Ｒが表１に示す値となるように、各実施例ごとに、レジストマスクの形状を変更した。また、それと共に、最小寸法部の平面形状が、一辺０．４ｍｍの正方形を基本として、前記正方形の各角が、いずれも円弧で繋がれた形状となり、かつ前記円弧の半径ｒが表１に示す値となるように、各実施例ごとに、サンドブラストの条件を変更した。

次に、前記半導体素子搭載基板５のメタライズ層１５上に、メルトフロー法等によるハンダ接続層や導電性ペーストによる接続層等の接続層１７を介して、半導体素子３としての、窒化ガリウム系化合物半導体からなり、平面形状が一辺０．５ｍｍの正方形状、厚みが０．２ｍｍである白色発光ダイオードを搭載すると共に、前記発光ダイオードの２つの端子１４と、メタライズ層１３とを、それぞれボンディングワイヤ１８を介して接続して、図５に示す半導体装置１６を製造した。前記半導体装置１６を、図示しないヒートシンク上に、ビア１の裏面１２がヒートシンクとの間で熱伝導可能な接合状態となるように装着した状態で、２つのメタライズ層１３間に５００ｍＡの電流を流して白色発光ダイオードを発光させると共に、電流を流した直後の発光の光度Ｉ₁と、１時間、発光させ続けた後の発光の光度Ｉ₂とを、積分球光束計を用いて測定して、両光度の光度比Ｉ₂／Ｉ₁を求めた。

そして、下記の基準によって、半導体装置１６が、発光ダイオードの発熱による早期の劣化等を防止できたか否かを評価した。
◎：光度比Ｉ₂／Ｉ₁が０．９５以上であった。劣化防止効果きわめて良好。
○：光度比Ｉ₂／Ｉ₁が０．９以上、０．９５未満であった。劣化防止効果良好。
△：光度比Ｉ₂／Ｉ₁が０．８５以上、０．９未満であった。劣化防止効果やや良好。

×：光度比Ｉ₂／Ｉ₁が０．８５未満であった。劣化防止効果不良。
また、製造した半導体素子搭載基板５を、ビア１の部分で基板の厚み方向にダイシング切断し、切断面を光学顕微鏡で観察して、最長径が３０μｍ以上の空隙が１つでもあったものを空隙あり、１つもなかったものを空隙なしとして評価した。以上の結果を、ビア１の、素子搭載面２に露出した表面８の平面形状を、直径０．５ｍｍの円形として、その面積比を８５％未満とした比較例１の結果と併せて、表１に示す。

表１より、ビア１の表面８の平面形状を円形とし、その面積比を８５％未満とした、従来のものに相当する半導体素子搭載基板を用いた比較例１の半導体装置では、劣化防止効果が不良になるのに対し、前記面積比を８５％以上とした半導体素子搭載基板を用いた実施例１〜１６の半導体装置によれば、劣化防止効果をやや良好以上に改善できることが確認された。また、各実施例を比較した結果より、面積比は９０％以上、特に９８％以上であるのが好ましいこと、そのためには比Ｒ／Ｌを０．３４以下、特に０．１５以下にするのが好ましいこと、ビア１に、熱伝導の妨げとなる、最長径が３０μｍ以上といった大きな空隙が発生するのを防止するためには、比Ｒ／ｒが０．３５以上、１．０以下であるのが好ましいことが確認された。

本発明の半導体素子搭載基板と、前記半導体素子搭載基板に搭載される半導体素子の、実施の形態の一例を示す斜視図である。 前記例の半導体素子搭載基板のうち、ビアの、素子搭載面における平面形状を示す平面図である。 前記ビアの立体形状を示す斜視図である。 前記ビアの、素子搭載面および最小寸法部における平面形状を示す平面図である。 前記例の半導体素子搭載基板の素子搭載面に半導体素子を搭載した半導体装置の、素子搭載面と交差する縦方向の断面図である。 本発明の半導体素子搭載基板の、実施の形態の他の例において、ビアの、素子搭載面における平面形状を示す平面図である。 前記例の半導体素子搭載基板の素子搭載面に半導体素子を搭載した半導体装置の、素子搭載面と交差する縦方向の断面図である。 ２つのビアの、素子搭載面における平面形状の他の例を示す平面図である。 図８の２つのビアのうちの一方における、円弧と辺の長さとの関係を説明する平面図である。 図８の２つのビアのうちの他方における、円弧と辺の長さとの関係を説明する平面図である。 ２つのビアの、素子搭載面における平面形状の他の例を示す平面図である。 ビアを複数個設けた例を示す平面図である。 従来の、円形のビアと半導体素子との、大きさの関係を説明する平面図である。 従来の、円形のビアと半導体素子との、大きさの他の関係を説明する平面図である。

符号の説明

１ ビア
２ 素子搭載面
３ 半導体素子
４ 角部
５ 半導体素子搭載基板
６ 基板本体
７ 反対面
８、２０、２２、２７ 表面
９、２１、２３、２４、２５、２６ 円弧
１０ 最小寸法部
１１ 円弧
１２ 裏面
１３、１５ メタライズ層
１４ 端子
１６ 半導体装置
１７ 接続層
１８ ボンディングワイヤ
１９ 金バンプ

Claims (7)

1. 片面が、半導体素子を搭載するための素子搭載面とされ、前記素子搭載面から反対面に貫通させて、前記素子搭載面のうち搭載される半導体素子の直下となる部分に、少なくとも一つのビアが形成された半導体素子搭載基板であって、前記素子搭載面における、前記ビアの総平面積が、前記半導体素子の平面積の８５％以上、１１０％以下であることを特徴とする半導体素子搭載基板。
2. 前記部分に単独のビアを備え、素子搭載面における、前記単独のビアの平面形状が、半導体素子の平面形状に沿う略多角形状とされているか、または前記部分に複数のビアを備え、素子搭載面における、前記複数のビアの全体の平面形状が、半導体素子の平面形状に沿う略多角形状とされている請求項１に記載の半導体素子搭載基板。
3. 個々のビアの、素子搭載面における平面形状が、多角形の角をいずれも円弧によって繋いだ形状とされていると共に、個々の円弧の半径Ｒと、該当する角を構成する２辺のうち短辺の長さＬとが、式(1)：
   Ｒ／Ｌ≦０．３４ (1)
   を満足している請求項２に記載の半導体素子搭載基板。
4. ビアが、半導体素子搭載基板の、素子搭載面と交差する厚み方向の途中の位置に、最小寸法部を有すると共に、前記最小寸法部におけるビアの平面形状が、素子搭載面における平面形状と略相似形状である、多角形の角をいずれも円弧によって繋いだ形状とされ、個々の円弧の半径ｒと、対応する、素子搭載面における平面形状の円弧の半径Ｒとが、式(2)：
   ０．３５≦Ｒ／ｒ≦１．０ (2)
   を満足している請求項３に記載の半導体素子搭載基板。
5. 片面が、半導体素子を搭載するための素子搭載面とされ、前記素子搭載面から反対面に貫通させて、少なくとも１つのビアが形成された半導体素子搭載基板であって、前記ビアとして、素子搭載面における平面形状が、多角形の角をいずれも円弧によって繋いだ形状とされていると共に、個々の円弧の半径Ｒと、該当する角を構成する２辺のうち短辺の長さＬとが、式(1)：
   Ｒ／Ｌ≦０．３４ (1)
   を満足するビアを、少なくとも含んでいることを特徴とする半導体素子搭載基板。
6. 前記ビアが、半導体素子搭載基板の、素子搭載面と交差する厚み方向の途中の位置に、最小寸法部を有すると共に、前記最小寸法部におけるビアの平面形状が、素子搭載面における平面形状と略相似形状である、多角形の角をいずれも円弧によって繋いだ形状とされ、個々の円弧の半径ｒと、対応する、素子搭載面における平面形状の円弧の半径Ｒとが、式(2)：
   ０．３５≦Ｒ／ｒ≦１．０ (2)
   を満足している請求項５に記載の半導体素子搭載基板。
7. 請求項１ないし６のいずれかに記載の半導体素子搭載基板の素子搭載面に、ビアと接合させた状態で、半導体素子が搭載されていることを特徴とする半導体装置。

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