JP2009194241A - 半導体素子搭載基板とそれを用いた半導体装置 - Google Patents
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Abstract
【課題】冷却性能に優れると共に、半導体素子の発熱による早期の劣化等を、従来に比べてより確実に防止できる上、小型化も可能な半導体素子搭載基板と、前記半導体素子搭載基板を用いた半導体装置とを提供する。
【解決手段】半導体素子搭載基板5は、ビア1の、素子搭載面2に露出した表面8の平面積を、前記素子搭載面2に搭載される半導体素子3の平面積の85%以上、110%以下とする。半導体装置16は、前記半導体素子搭載基板5の素子搭載面2に、ビア1と接合させた状態で、半導体素子3を搭載した。
【選択図】図1
【解決手段】半導体素子搭載基板5は、ビア1の、素子搭載面2に露出した表面8の平面積を、前記素子搭載面2に搭載される半導体素子3の平面積の85%以上、110%以下とする。半導体装置16は、前記半導体素子搭載基板5の素子搭載面2に、ビア1と接合させた状態で、半導体素子3を搭載した。
【選択図】図1
Description
本発明は、半導体素子を搭載するための素子搭載面を備えた半導体素子搭載基板と、前記半導体素子搭載基板の素子搭載面に半導体素子を搭載した半導体装置に関するものである。
発光ダイオードや半導体レーザ等の半導体素子を搭載するための素子搭載面を備え、前記素子搭載面に半導体素子を搭載した状態で、ヒートシンク等にマウントされて、半導体素子からの発熱を、前記ヒートシンク等に伝えて、半導体素子を冷却するための半導体素子搭載基板として、全体がセラミック等からなり、前記素子搭載面から反対面に貫通させて、金属製のビアが設けられたものが知られている(例えば特許文献1参照)。前記ビアは、半導体素子の端子を、前記反対面に設けた導電回路等と電気的に接続する働きをするために用いられる。そのためビアを、1つの半導体素子の端子数に合わせて、前記1つの素子に対して複数個、設けたものも知られている。またビアを、半導体素子の駆動時(例えば発光ダイオード等の発光時)に発生する熱を、素子搭載面から反対面に熱伝導して、半導体素子を冷却するための、いわゆるヒートシンクビア(サーマルビア)として用いることも知られている(例えば特許文献2参照)。
前記ビアを備えた、セラミック製の半導体素子搭載基板は、その前駆体としてのセラミックグリーンシートを用いて、いわゆるコファイア法、ポストファイア法によって製造するのが一般的である。すなわち、コファイア法では、セラミックグリーンシートの所定の位置に、プレス加工等によって貫通穴を形成し、前記貫通穴に、ビアのもとになる金属粉を含む金属ペーストを充填した後、焼成することで、セラミック製の半導体素子搭載基板が形成されると共に、前記金属粉が焼結されてビアが形成される。また、ポストファイア法では、所定の位置に、プレス加工等によって貫通穴を形成したセラミックグリーンシートを焼成するか、または焼成後にレーザ加工等によって貫通穴を形成した半導体素子搭載基板の、前記貫通穴に、ビアのもとになる金属粉を含む金属ペーストを充填した後、焼成することで、前記金属粉が焼結されてビアが形成される。
そして、形成されたビアの、素子搭載面に露出した表面に、例えばメタライズ層を形成した上に、メルトフロー法等によるハンダ接続層や導電性ペーストによる接続層を介して、あるいは金バンプ、ハンダバンプ等を用いたフリップチップ接続等によって半導体素子が接合されることで、前記半導体素子が、前記素子搭載面に搭載されると共に、前記半導体素子の端子が、前記ビアを介して、半導体素子搭載基板の裏面の導電回路等と電気的に接続されたり、半導体素子が、前記ビアを介して、前記裏面にマウントされるヒートシンク等と熱的に接続されたりする。
特開平9−36274号公報
特表2006−521699号公報
ビアは、加工性等を考慮して、前記特許文献1の添付図面(図1ないし図4)に記載されているように、素子搭載面に露出した平面形状が円形とされるのが一般的である。例えばポストファイア法では、レーザ加工によって、加工用レーザの光束の断面形状に対応する、断面形状および素子搭載面での開口形状が、いずれも円形である貫通穴が形成され、前記貫通穴に金属ペーストが充填された状態で焼成されることで、素子搭載面に露出した平面形状が円形のビアが形成される。ところが、前記素子搭載面に搭載される半導体素子は、通常、その平面形状が矩形状等であるため、平面形状が円形のビアと組み合わせた場合には、下記の問題を生じる。
例えばビアを、1つの半導体素子に対して1つ設ける場合を例にとって考えると、図13に示すように、前記ビア1の、素子搭載面2に露出した円を、半導体素子3の矩形内に収まる大きさに設定した場合には、矩形の四隅の角部4が、ビア1の円の外に位置することになるため、前記角部4について、基板材料より熱伝導率が高い金属製のビア1による熱伝導によって良好に冷却をすることができない。そのため、半導体素子3内で、大きな温度差とそれに伴う歪みとを生じて、前記半導体素子3が早期に劣化する(例えば発光ダイオード等の発光素子の場合は、初期の光量が短期間で低下する)という問題がある。
一方、図14に示すように、前記ビア1の、素子搭載面2に露出した円を、逆に、半導体素子3の矩形を全て円内に収めることができる大きさとした場合には、前記の問題を生じるおそれはなくなるものの、同図に見るように、ビア1の大きさが、半導体素子3に比べて大きくなるため、半導体素子搭載基板を小型化できないという問題が生じる。
一方、図14に示すように、前記ビア1の、素子搭載面2に露出した円を、逆に、半導体素子3の矩形を全て円内に収めることができる大きさとした場合には、前記の問題を生じるおそれはなくなるものの、同図に見るように、ビア1の大きさが、半導体素子3に比べて大きくなるため、半導体素子搭載基板を小型化できないという問題が生じる。
1つの半導体素子に対して複数個のビアを設ける場合には、前記ビアを、例えば半導体素子の矩形内に均等に配置すると共に、その四隅の角の部分にもビアを設けることによって、前記半導体素子をほぼ均等に冷却することができるものの、前記複数のビアも、従来は、例えば特許文献2の図1Cに見るように、素子搭載面に露出した平面形状が円形とされるため、前記素子搭載面におけるビアの総平面積が、素子搭載面に搭載される半導体素子の平面積に比べて大幅に小さくなってしまう。そのため、半導体素子の全体での、ビアを通した熱伝導による冷却の効率が低下して、前記半導体素子が発熱によって早期に劣化するのを確実に防止することはできなかった。
本発明の目的は、冷却性能に優れると共に、半導体素子の発熱による早期の劣化等を、従来に比べてより確実に防止できる上、小型化も可能な半導体素子搭載基板と、前記半導体素子搭載基板を用いた半導体装置とを提供することにある。
前記課題を解決するため、発明者は、半導体素子とビアとの間での熱伝導による冷却のメカニズムについて検討した。その結果、半導体素子搭載基板の小型化を可能としつつ、ビアを通した熱伝導による、半導体素子の冷却の不均一を小さくすると共に、前記冷却の効率を向上して、半導体素子の早期の劣化等を確実に防止するためには、その素子搭載面に搭載される半導体素子の平面積に対する、前記素子搭載面のうち搭載される半導体素子の直下となる部分のビア、すなわち半導体素子の冷却に関与するビアの総平面積の割合を85%以上、110%以下とする必要があることを見出した。すなわち、本発明の半導体素子搭載基板は、片面が、半導体素子を搭載するための素子搭載面とされ、前記素子搭載面から反対面に貫通させて、前記素子搭載面のうち搭載される半導体素子の直下となる部分に、少なくとも一つのビアが形成された半導体素子搭載基板であって、前記素子搭載面における、前記ビアの総平面積が、前記半導体素子の平面積の85%以上、110%以下であることを特徴とするものである。
なお、本発明において、前記部分のビアの総平面積の割合を85%以上、110%以下として、半導体素子搭載基板の小型化を可能としつつ、半導体素子を、その角部まで均一に冷却すると共に冷却の効率を向上するためには、前記部分に単独のビアを備える半導体素子搭載基板の場合、素子搭載面における、前記単独のビアの平面形状が、半導体素子の平面形状に沿う略多角形状とされているのが好ましく、前記部分に複数のビアを備える半導体素子搭載基板の場合には、前記素子搭載面における、前記複数のビアの全体の平面形状が、半導体素子の平面形状に沿う略多角形状とされているのが好ましい。
また、前記略多角形状のビアの角に応力が集中して、半導体素子搭載基板が破損したりするのを防止しながら、なおかつ、素子搭載面における、前記ビアの総平面積の割合を前記範囲内として、半導体素子を、その角部までより一層、均一に、かつ効率よく冷却することを考慮すると、前記個々のビアの、素子搭載面における平面形状が、多角形の角をいずれも円弧によって繋いだ形状とされていると共に、個々の円弧の半径Rと、該当する角を構成する2辺のうち短辺の長さLとが、式(1):
R/L≦0.34 (1)
を満足しているのが好ましい。
R/L≦0.34 (1)
を満足しているのが好ましい。
またビアを、例えば先に説明したように、貫通穴に金属ペーストを充填した後、焼成して形成したり、あるいはメッキ法によって、前記貫通穴を金属で充填して形成したりする際に、前記ビア内に、熱伝導の妨げとなる、最長径が30μm以上といった大きな空隙が発生したりするのを防止しながら、半導体素子搭載基板に対して、より一層、強固に一体化させることを考慮すると、前記ビアは、半導体素子搭載基板の、素子搭載面と交差する厚み方向の途中の位置に、最小寸法部を有すると共に、前記最小寸法部におけるビアの平面形状が、素子搭載面における平面形状と略相似形状である、多角形の角をいずれも円弧によって繋いだ形状とされ、個々の円弧の半径rと、対応する、素子搭載面における平面形状の円弧の半径Rとが、式(2):
0.35≦R/r≦1.0 (2)
を満足しているのが好ましい。
0.35≦R/r≦1.0 (2)
を満足しているのが好ましい。
本発明の半導体素子搭載基板は、片面が、半導体素子を搭載するための素子搭載面とされ、前記素子搭載面から反対面に貫通させて、少なくとも1つのビアが形成された半導体素子搭載基板であって、前記ビアとして、素子搭載面における平面形状が、多角形の角をいずれも円弧によって繋いだ形状とされていると共に、個々の円弧の半径Rと、該当する角を構成する2辺のうち短辺の長さLとが、式(1):
R/L≦0.34 (1)
を満足するビアを、少なくとも含んでいることを特徴とするものである。
R/L≦0.34 (1)
を満足するビアを、少なくとも含んでいることを特徴とするものである。
前記本発明によれば、略多角形状のビアの角に応力が集中して、半導体素子搭載基板が破損したりするのを防止すると共に、半導体素子の小型化を可能としながら、前記ビアの略多角形状の平面形状や配置を調整することにより、素子搭載面に搭載される半導体素子の平面積に対する、前記素子搭載面におけるビアの総平面積の割合を大きくして、半導体素子を、その角部までより一層、均一に、かつ効率よく冷却することができる。そのため、前記半導体素子の早期の劣化等を確実に防止することが可能となる。前記ビアは、先に説明したのと同じ理由により、半導体素子搭載基板の、素子搭載面と交差する厚み方向の途中の位置に、最小寸法部を有すると共に、前記最小寸法部におけるビアの平面形状が、素子搭載面における平面形状と略相似形状である、多角形の角をいずれも円弧によって繋いだ形状とされ、個々の円弧の半径rと、対応する、素子搭載面における平面形状の円弧の半径Rとが、式(2):
0.35≦R/r≦1.0 (2)
を満足しているのが好ましい。
0.35≦R/r≦1.0 (2)
を満足しているのが好ましい。
本発明の半導体装置は、前記本発明の半導体素子搭載基板の素子搭載面に、ビアと接合させた状態で、半導体素子を搭載したものであるため小型化が可能であり、しかも半導体素子の発熱による早期の劣化等を確実に防止することもできる。
本発明によれば、冷却性能に優れると共に、半導体素子の発熱による早期の劣化等を、従来に比べてより確実に防止できる上、小型化も可能な半導体素子搭載基板と、前記半導体素子搭載基板を用いた半導体装置とを提供することができる。
図1は、本発明の半導体素子搭載基板5と、前記半導体素子搭載基板5に搭載される半導体素子3の、実施の形態の一例を示す斜視図である。図2は、前記例の半導体素子搭載基板5のうち、ビア1の、素子搭載面2における平面形状を示す平面図である。図3は、前記ビア1の立体形状を示す斜視図である。図4は、前記ビア1の、素子搭載面2および最小寸法部10における平面形状を示す平面図である。図5は、前記例の半導体素子搭載基板5の素子搭載面2に半導体素子3を搭載した半導体装置16の、素子搭載面2と交差する縦方向の断面図である。
これらの図を参照して、この例の半導体素子搭載基板5は、セラミック等によって矩形平板状に形成された基板本体6を備え、前記基板本体6の、図1、図5において上側の表面である素子搭載面2に、正方形の平面形状を有する半導体素子3を搭載するためのものであって、前記素子搭載面2から、下側の表面である反対面7に貫通させて、前記素子搭載面2のうち搭載される半導体素子3の直下となる部分に形成された単独のビア1を備えている。図1、図2を参照して、ビア1は、素子搭載面2に露出した表面8の平面形状が、半導体素子3の正方形に沿う、一辺の長さがLである正方形の角を、いずれも円弧9によって繋いだ形状とされている。前記ビア1の、素子搭載面2に露出した表面8の平面積は、半導体素子3の平面積の85%以上、110%以下とされる。
これにより、半導体素子搭載基板5の小型化を可能としつつ、半導体素子3を均一に冷却すると共に、その冷却の効率を向上することができる。なお、前記平面積の割合は、半導体素子3をより一層、均一に冷却すると共に、その冷却の効率をさらに向上することを考慮すると90%以上、110%以下、特に98%以上、110%以下であるのがさらに好ましい。また、ビア1の、素子搭載面2に露出した表面8は、個々の円弧9の半径Rと、該当する角を構成する両辺(図の例の場合、正方形で、角を構成する両辺が等しいため)の長さLとが、式(1):
R/L≦0.34 (1)
を満足していることが好ましい。
R/L≦0.34 (1)
を満足していることが好ましい。
これにより、ビア1の角に応力が集中して、半導体素子搭載基板5が破損したりするのを防止しながら、なおかつ、素子搭載面2におけるビア1の総平面積の割合を前記範囲内として、半導体素子3をより一層、均一に、かつ効率よく冷却することが可能となる。例えば、半導体素子3の正方形の一辺が同じLである場合には、比R/Lを前記範囲内とすることで、前記半導体素子3の平面積に対する、ビア1の、素子搭載面2に露出した表面8の平面積の割合を、先に説明した範囲内でも90%以上とすることができる。なお比R/Lは、図の例の場合、応力の集中による半導体素子搭載基板5の破損を防止しながら、半導体素子3を、さらに均一に、かつ効率よく冷却することを考慮すると0.07以上、0.15以下であるのがさらに好ましい。
なお、本発明においてビアの平面形状が半導体素子の平面形状に「沿う」とは、ビアの平面形状が、半導体素子の平面形状と一致する場合に加えて、前記半導体素子の平面形状より僅かに小さい場合(先に説明した平面積の割合が85%を下限とする)や、僅かに大きい場合(平面積の割合が110%を上限とする)、あるいは概ね半導体素子の平面形状に沿っているが、一部分だけ少し引っ込んだ場合(やはり平面積の割合が85%を下限とする)や、一部分だけ少しはみ出した場合(平面積の割合が110%を上限とする)等をも含むこととする。
また、本発明の半導体素子搭載基板は、素子搭載面のうち搭載される半導体素子の直下となる部分から外れた位置に、例えば前記素子搭載面と反対面とを電気的に接続したりするためのビアを備えていてもよい。前記ビアの平面積は、当然ながら、本発明で言うところのビアの総平面積には加えない。また、前記ビアの平面形状は円形その他、任意の形状とすることができる。
図3ないし図5を参照して、ビア1は、半導体素子搭載基板5の、素子搭載面2と交差する厚み方向の途中の位置に、最小寸法部10を有すると共に、前記最小寸法部10におけるビア1の平面形状が、素子搭載面2における表面8の平面形状と略相似形状である、正方形の角をいずれも円弧11によって繋いだ形状とされている。そして、ビア1は、前記表面8から最小寸法部10へかけて、その大きさが徐々に小さくなるテーパー状とされると共に、前記最小寸法部10から、ビア1の、基板本体6の反対面7に露出した裏面12へかけて、逆にその大きさが徐々に大きくなるテーパー状とされることで、基板本体6に対する、上下方向へのがたつきや抜け止めがされて、半導体素子搭載基板5に対して、より一層、強固に一体化されている。
前記最小寸法部10は、個々の円弧11の半径rと、対応する、素子搭載面2における表面8の円弧9の半径Rとが、式(2):
0.35≦R/r≦1.0 (2)
を満足していることが好ましい。これにより、最小寸法部10の円弧の半径rを、表面8における円弧9の半径R以上として、例えば基板本体6に形成した貫通穴に金属ペーストを充填した後、焼成してビア1を形成したり、あるいはメッキ法によって、前記貫通穴を金属で充填して形成したりする際に、大きな気泡等を生じることなく、貫通穴の隅々まで金属を充填できるため、形成されるビア1内に、前記気泡に伴う、熱伝導の妨げとなる、最長径が30μm以上といった大きな空隙が生じる等して、ビア1を介しての熱伝導の効率が低下するのを防止することができる。
0.35≦R/r≦1.0 (2)
を満足していることが好ましい。これにより、最小寸法部10の円弧の半径rを、表面8における円弧9の半径R以上として、例えば基板本体6に形成した貫通穴に金属ペーストを充填した後、焼成してビア1を形成したり、あるいはメッキ法によって、前記貫通穴を金属で充填して形成したりする際に、大きな気泡等を生じることなく、貫通穴の隅々まで金属を充填できるため、形成されるビア1内に、前記気泡に伴う、熱伝導の妨げとなる、最長径が30μm以上といった大きな空隙が生じる等して、ビア1を介しての熱伝導の効率が低下するのを防止することができる。
また、逆に半径rが大きくなりすぎてビア1の体積が減少することで、前記ビア1を介しての熱伝導の効率が低下するのを防止することもできる。なお、比R/rは、前記空隙の発生や体積の減少等を、さらに確実に防止して、ビア1を介しての熱伝導の効率を向上することを考慮すると0.6以上、0.9以下であるのがさらに好ましい。なお図3では、ビア1の裏面12の平面形状を、表面8と同様に、正方形の角をいずれも円弧で繋いだ形状としていたが、前記裏面12の平面形状を、表面8よりも円弧の半径の大きい略矩形状としたり、あるいは円形としたりしてもよい。その場合には、最小寸法部10の平面形状を、前記式(2)を満足する略円形とすることができる。
ちなみに、最小寸法部10におけるビア1の平面形状を、素子搭載面2における表面8の平面形状と略相似形状としているのは、完全な相似形状では、いうまでもなく、最小寸法部10の円弧の半径rが表面8における円弧9の半径R未満となり、比R/rが1.0を超えて、前記空隙等の問題を生じるためである。これに対し、最小寸法部10におけるビア1の平面形状を、素子搭載面2における表面8の平面形状と略相似形状とすると共に、比R/rを0.35以上、1.0以下の範囲とすることで、空隙の発生や体積の減少等を防止することが可能となる。
この例の半導体素子搭載基板5を構成する基板本体6は、例えば窒化アルミニウム(AlN)、酸化アルミニウム(Al2O3)、窒化ケイ素(Si3N4)、炭化ケイ素(SiC)、酸化ベリリウム(BeO)、窒化ホウ素(BN)等の絶縁性セラミックによって形成することができる。また、絶縁性のケイ素(Si)によって基板本体6を形成してもよい。中でも、素子搭載面2に搭載する半導体素子3を形成する半導体材料との、熱膨張係数の差が小さい窒化アルミニウムが好ましい。前記窒化アルミニウム等の絶縁性セラミックからなる基板本体6は、従来同様に、その前駆体を含むセラミックグリーンシートを焼成した後、所定のサイズにカットして形成することができる。また、ビア1は金属、特に熱伝導率の高い銅(Cu)、銀(Ag)、またはこれらを主体とする合金等によって形成するのが好ましい。特に銅は、安価であるため好適に使用される。また銅は導電性にも優れるため、ビア1を、先に説明したように電気接続のためにも利用する場合に、特に好ましい。
前記絶縁性セラミックからなる基板本体6と、ビア1とを備えた半導体素子搭載基板は、前記セラミックグリーンシートを用いたコファイア法、ポストファイア法等の種々の製造方法によって製造することができる。ただしコファイア法では、焼成時にどうしても歪みが発生するので、先に説明した形状を有するビア1を精度よく形成するのは難しい。また、特に焼成時にクラックが発生するのを防止するためには、前記半径R、rをあまり小さくできないため、ビアの総平面積の割合を85%以上とするのも難しい。焼成前のセラミックグリーンシートに、あらかじめ貫通穴を形成するポストファイア法についても同様である。そのため、セラミックグリーンシートの焼成後に、ビア1のもとになる貫通穴を形成するポストファイア法が、特に好適に採用される。
ポストファイア法において、ビア1は、レーザ加工やウォーターブラスト法、サンドブラスト法等の種々の加工方法によって形成することができるが、前記形状を有するビア1は、サンドブラスト法を用いた、下記の手順を経て形成するのが好ましい。すなわち、セラミックグリーンシートを焼成して得た、複数の基板本体6のもとになる集合基板の片面に、例えばフォトリソグラフ法等を利用して、個々の基板本体6の素子搭載面2となる領域に、ビア1の、表面8の平面形状に対応する開口が設けられたレジストマスクを形成する。そして、前記レジストマスクを利用して、サンドブラスト法によって、前記集合基板の、厚み方向の途中の位置まで貫通穴のもとになる凹部を形成する。
そうすると、サンドブラスト法の特性によって、開口寸法が、平面形状を維持しながら、凹部の奥へ行くほど小さくなるテーパー状に形成される傾向があると共に、先に説明した多角形の角の円弧の半径が、凹部の奥へ行くほど大きくなる傾向があるため、形成される凹部は、図3に示すビア1の立体形状の上半部分に対応する形状となる。この作業を、集合基板の反対面についても同様に行うと、前記反対面に、図3に示すビア1の立体形状の、下半部分に対応する形状を有する凹部が形成されると共に、集合基板の表裏両面の凹部が貫通して、前記図3に示す立体形状を有する貫通穴が形成される。この際、サンドブラストの条件(例えば吹き付けるサンドの大きさや硬さや形状、吹き付けの速度、吹き付け量等)を調節すると、前記テーパーの角度を変更したり、円弧の半径の増加の度合いを変更したりすることができ、ビア1のもとになる貫通穴の立体形状を、任意に設定できる。
次に、従来同様に、
(a) 気相メッキ法(真空蒸着法、スパッタリング法等)、湿式メッキ法等のメッキ法によって、銅、銀、チタン(Ti)、ニッケル(Ni)、スズ(Sn)、またはこれらの合金、またはこれら金属の化合物等(中でも、先に説明したように銅または銀、特に銅)からなる、厚みおよそ5μmないし100μmの被膜を形成することで、貫通穴内を、前記被膜を形成する金属で充填するか、または
(b) 前記貫通穴内に、金属を含む金属ペーストを充填し、10℃ないし300℃程度で乾燥させた後、100℃ないし1000℃程度で焼成すると、
所定の立体形状を有するビア1が形成され、前記集合基板を個々の領域ごとに切り出すと、半導体素子搭載基板5が製造される。
(a) 気相メッキ法(真空蒸着法、スパッタリング法等)、湿式メッキ法等のメッキ法によって、銅、銀、チタン(Ti)、ニッケル(Ni)、スズ(Sn)、またはこれらの合金、またはこれら金属の化合物等(中でも、先に説明したように銅または銀、特に銅)からなる、厚みおよそ5μmないし100μmの被膜を形成することで、貫通穴内を、前記被膜を形成する金属で充填するか、または
(b) 前記貫通穴内に、金属を含む金属ペーストを充填し、10℃ないし300℃程度で乾燥させた後、100℃ないし1000℃程度で焼成すると、
所定の立体形状を有するビア1が形成され、前記集合基板を個々の領域ごとに切り出すと、半導体素子搭載基板5が製造される。
なお、ビア1を形成した後、集合基板から半導体素子搭載基板5を切り出す前後いずれかの時点で、基板本体6の素子搭載面2、および反対面7を、ビア1の表面8、および裏面12と共に研磨してもよい。研磨後の表面粗さは、日本工業規格JIS B0601:2001「製品の幾何特性仕様(GPS)−表面性状:輪郭曲線方式−用語、定義及び表面性状パラメータ」において規定された、粗さ曲線の算術平均粗さRaで表して0.01μm以上、1μm以下であるのが好ましい。表面粗さが0.01μm未満では、素子搭載面2や反対面7に、電極層として機能するメタライズ層(図1、図5中の符号13)を形成した際に、前記メタライズ層の、アンカー効果による、基板本体6に対する密着性を向上する効果が十分に得られないおそれがある。
一方、表面粗さが1μmを超える場合には、特に、半導体素子3が発光ダイオードである場合に、素子搭載面2に形成する、前記電極層として、そして発光ダイオードからの光を反射する反射層として用いられるメタライズ層13の、光の反射率が低下するおそれがある。なお、メタライズ層13における光の反射率を、できるだけ向上することを考慮すると、前記表面粗さは0.02μm以上、0.5μm以下であるのがさらに好ましい。なお、研磨は、前記時点のみに限られず、例えばセラミックグリーンシートを焼成して形成した集合基板の厚みを調整するために、ビア1の形成前に研磨をしてもよい。基板本体6の厚みは、半導体素子搭載基板5の強度と、前記半導体素子搭載基板5の容積をできるだけ小さくして、半導体装置の小型化を図ることとを考慮すると0.1mm以上、1mm以下、特に0.15mm以上、0.5mm以下であるのが好ましい。
図1、図5を参照して、素子搭載面2には、先に説明したようにメタライズ層13が形成される。図の例の場合、メタライズ層13は電極層を兼ねるものであって、半導体素子3が2つの端子14を有するものであるため、それに対応して、素子搭載面2の矩形の、互いに平行する2辺に沿うように、そしてビア1の表面8と、前記素子搭載面2の面方向に互いに離間するように、2つに分離形成されている。また、図1ではビア1の表面8を示すために記載を省略しているが、ビア1の表面8にもメタライズ層15が形成されている。これらメタライズ層13、15は、例えばフォトリソグラフ法等を利用して形成したマスクを用いた気相メッキ法(真空蒸着法、スパッタリング法等)、湿式メッキ法等によって、同時にパターン形成することができる。
メタライズ層13、15は単層であってもよいし、2層以上の複数層からなる積層構造を有していてもよい。単層のメタライズ層13、15としては、例えば銀、金(Au)等からなる層が挙げられる。その厚みは0.1μmないし10μm程度であるのが好ましい。また、積層構造を有するメタライズ層13、15としては、例えば、ビア1を埋めるための銅やニッケルによるめっき層を、メタライズ層13の下地としても形成し、その上に、前記銀、金等からなる層を積層した2層構造のものが挙げられる。
また、積層構造を有するメタライズ層13、15としては、例えば、チタン、クロム(Cr)、ニッケル−クロム(NiCr)、タンタル(Ta)、ニオブ(Nb)、またはこれらの合金、またはこれら金属の化合物等からなる、厚み0.1μmないし1μm程度の密着層と、白金(Pt)、パラジウム(Pd)、ニッケル、モリブデン(Mo)、ニッケル−クロム等からなる拡散防止層と、銀、アルミニウム(Al)、金等からなる、厚み0.1μmないし10μm程度の電極層とをこの順に積層した3層構造を有するものも挙げられる。図5を参照して、この例の半導体装置16は、前記半導体素子搭載基板5のビア1の表面8上に形成したメタライズ層15の上に、さらにメルトフロー法等によるハンダ接続層や導電性ペーストによる接続層等の接続層17を介して半導体素子3を搭載すると共に、前記半導体素子3の2つの端子14を、それぞれボンディングワイヤ18を介してメタライズ層13に接続して構成されている。前記半導体装置16は、ビア1が先に説明した形状を有するため小型化が可能であり、しかも半導体素子3の発熱による早期の劣化等を確実に防止することも可能である。
図6は、本発明の半導体素子搭載基板5の、実施の形態の他の例において、ビア1の、素子搭載面2における平面形状を示す平面図である。図7は、前記例の半導体素子搭載基板5の素子搭載面2に半導体素子3を搭載した半導体装置16の、素子搭載面2と交差する縦方向の断面図である。これらの図を参照して、この例では、素子搭載面2のうち搭載される半導体素子3の直下となる部分に、ビア1が、先に説明した正方形の平面形状を有する1つの半導体素子3に対して2つ形成されている点が、先の例と相違している。その他の部分については先の例と同様であるので、同一箇所に同一符号を付して、説明を省略する。
前記2つのビア1は、図示していないが半導体素子3の下面に形成される2つの端子に対応して分離形成され、図7に示すように金バンプ19等(ハンダバンプでもよい)を用いたフリップチップ接続によって、それぞれの端子に電気的に接続されて、半導体素子3の端子を、これも図示していないが、反対面7に設けた導電回路等と電気的に接続する働きをするためにも用いられる。前記2つのビア1のうち、両図において左側のビア1は、素子搭載面2に露出した表面20の平面形状が、短辺側の一辺の長さがL1、長辺側の一辺の長さがL3である長方形の角を、いずれも円弧21によって繋いだ形状とされ、右側のビア1は、素子搭載面2に露出した表面22の平面形状が、短辺側の一辺の長さがL2、長辺側の一辺の長さが、前記と同じL3である長方形の角を、いずれも円弧23によって繋いだ形状とされていると共に、両表面20、22が、全体として、半導体素子3の正方形に沿うように、一定の間隔W1をあけて正方形状に配列されている。
前記両表面20、22の総平面積は、半導体素子3の平面積の85%以上、110%以下である必要がある。また、前記割合は90%以上、110%以下、特に98%以上、110%以下であるのが好ましい。これらの理由は、先に説明したとおりである。両表面20、22の総平面積の割合を、前記範囲内とするためには、各辺の長さL1ないしL3、両表面20、22間の間隔W1、ならびに円弧21、23の半径R1、R2を調整すればよい。このうち、左側の表面20の円弧21の各半径R1は、いずれも、該当する角を構成する2辺の長さL1、L3のうち短辺の長さL1に対して、式(1-1):
R1/L1≦0.34 (1-1)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。
R1/L1≦0.34 (1-1)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。
また同様に、右側の表面22の円弧23の半径R2は、いずれも、該当する角を構成する2辺の長さL2、L3のうち短辺の長さL2に対して、式(1-2):
R2/L2≦0.34 (1-2)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。これらの理由は、先に説明した式(1)の場合と同様である。また、図示していないが、両ビア1の、厚み方向の途中に設けた最小寸法部10の円弧の半径を、前記半径R1、R2に対して、それぞれ式(2)を満足するように、つまり0.35以上、1.0以下となるように、特に0.6以上、0.9以下となるように設定するのが好ましいことも、先の例と同様である。
R2/L2≦0.34 (1-2)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。これらの理由は、先に説明した式(1)の場合と同様である。また、図示していないが、両ビア1の、厚み方向の途中に設けた最小寸法部10の円弧の半径を、前記半径R1、R2に対して、それぞれ式(2)を満足するように、つまり0.35以上、1.0以下となるように、特に0.6以上、0.9以下となるように設定するのが好ましいことも、先の例と同様である。
図7を参照して、素子搭載面2には、メタライズ層13が形成される。メタライズ層13は、前記金バンプ19の接合のための接合層を兼ねるもので、前記半導体素子3の2つの端子間の短絡を防止するために、前記2つのビア1の表面20、22上に重ならせると共に、その間に前記間隔W1をあけて互いに離間させた状態で、2つに分離形成されている。また、分離形成された2つのメタライズ層13は、発光ダイオードである半導体素子3からの発光を反射するための反射層を兼ねるために、前記間隔W1をあけた領域以外は、素子搭載面2のほぼ全面に形成されている。
この例の半導体装置16は、前記半導体素子搭載基板5の2つのビア1の表面20、22上に形成した2つのメタライズ層13の上に、それぞれ金バンプ19等を用いたフリップチップ接続によって、半導体素子3の2つの端子を電気的に接続すると共に、半導体素子3を搭載することで構成されている。前記半導体装置16は、ビア1が先に説明した形状を有するため小型化が可能であり、しかも半導体素子3の発熱による早期の劣化等を確実に防止することも可能である。前記半導体装置16は、ビア1が先に説明した形状を有するため小型化が可能であり、しかも半導体素子3の発熱による早期の劣化等を確実に防止することも可能である。
図8は、2つのビア1の、素子搭載面2における平面形状の他の例を示す平面図である。図8を参照して、この例では、2つのビア1のうちの一方の、素子搭載面2に露出した表面20の平面形状が略L字状とされると共に、他方の表面22の平面形状が、少し小さい略長方形状とされ、前記L字と組み合わされて、全体で、半導体素子3の正方形に沿うように正方形状に配列されている点が、先の図6の例と相違している。半導体素子3の端子の位置に応じて、このような配列とすることもできるのである。前記両表面20、22の総平面積は、半導体素子3の平面積の85%以上、110%以下である必要がある。
また、前記割合は90%以上、110%以下、特に98%以上、110%以下であるのが好ましい。これらの理由は、先に説明したとおりである。両表面20、22の総平面積の割合を、前記範囲内とするためには、それぞれの表面20、22の面積と、両表面20、22間の間隔W2、W3とを調整すればよい。また、両表面20、22の面積を調整するためには、それぞれの角の円弧の半径を調整すればよい。各円弧の半径が、先に説明した式(1)を満足するのが好ましいことも同様である。例えば図9を参照して、表面20のうち、L字の内側の円弧24の半径R3は、該当する角を構成する2辺の長さL4、L5のうち短辺の長さL4に対して、式(1-3):
R3/L4≦0.34 (1-3)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。
R3/L4≦0.34 (1-3)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。
また、円弧25の半径R4は、該当する角を構成する2辺の長さL5、L6のうち短辺の長さL6に対して、式(1-4):
R4/L6≦0.34 (1-4)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。同様に、図10を参照して、表面22のうち円弧26の半径R5は、該当する角を構成する2辺の長さL7、L8のうち短辺の長さL7に対して、式(1-5):
R5/L7≦0.34 (1-5)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。図示していないが、両ビア1の、厚み方向の途中に設けた最小寸法部10の円弧の半径を、前記各半径R3ないしR5等に対して、それぞれ式(2)を満足するように、つまり0.35以上、1.0以下となるように、特に0.6以上、0.9以下となるように設定するのが好ましいことも、先の例と同様である。
R4/L6≦0.34 (1-4)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。同様に、図10を参照して、表面22のうち円弧26の半径R5は、該当する角を構成する2辺の長さL7、L8のうち短辺の長さL7に対して、式(1-5):
R5/L7≦0.34 (1-5)
を満足するように、特に0.07以上、0.15以下となるように設定するのが好ましい。図示していないが、両ビア1の、厚み方向の途中に設けた最小寸法部10の円弧の半径を、前記各半径R3ないしR5等に対して、それぞれ式(2)を満足するように、つまり0.35以上、1.0以下となるように、特に0.6以上、0.9以下となるように設定するのが好ましいことも、先の例と同様である。
図11は、2つのビア1の、素子搭載面2における平面形状の他の例を示す平面図である。図11を参照して、この例では、2つのビア1のうちの一方の、素子搭載面2に露出した表面20の平面形状が略凹字状とされると共に、他方の表面22の平面形状が、少し小さい略長方形状とされ、前記凹字と組み合わされて、全体で、半導体素子3の正方形に沿うように正方形状に配列されている点が、先の図6、図8の例と相違している。半導体素子3の端子の位置に応じて、このような配列とすることもできるのである。前記両表面20、22の総平面積が、半導体素子3の平面積の85%以上、110%以下である必要があること、90%以上、110%以下、特に98%以上、110%以下であるのが好ましいことも、先の2つの例と同様である。
また、総平面積の割合を前記範囲内とするために、両表面20、22の面積や間隔、円弧の半径が調整されること、前記半径を、式(1)を満足するように設定するのが好ましいこと、両ビア1の、厚み方向の途中に設けた最小寸法部10の円弧の半径を、前記各半径に対して、それぞれ式(2)を満足するように設定するのが好ましいことも同様である。図12は、例えば多数の端子を有する半導体素子3等に対応するために、ビア1を複数個(図の場合は25個)設けた例を示す平面図である。図12を参照して、この例においては、個々のビア1の、素子搭載面2に露出した表面27の平面形状が、同じ大きさの正方形の角を、それぞれ同じ半径の円弧で繋いだ形状とされ、それぞれの表面27が縦横共に同じ間隔をあけたマトリクスを構成して、全体で、半導体素子3の正方形に沿うように正方形状に配列されている。
前記各表面27の総平面積は、やはり半導体素子3の平面積の85%以上、110%以下である必要があり、90%以上、110%以下、特に98%以上、110%以下であるのが好ましい。総平面積の割合を前記範囲内とするために、前記各表面27の面積や間隔、円弧の半径が調整されること、前記半径を、式(1)を満足するように設定するのが好ましいこと、両ビア1の、厚み方向の途中に設けた最小寸法部10の円弧の半径を、前記各半径に対して、それぞれ式(2)を満足するように設定するのが好ましいことも同様である。
なお、個々のビア1の、素子搭載面2における平面形状のサイズは、例えば正方形である場合、一辺が0.05mm以上、10.0mm以下、特に0.5mm以上、2.0mm以下であるのが好ましい。先に説明したサンドブラスト法等による、ビア1のもとになる貫通穴の形成方法では、一辺が0.05mm未満の微細な貫通穴を形成するのが容易でないためである。また、一辺が10.0mmを超える大きな貫通穴に金属を充填して、先に説明したように熱伝導の妨げとなる、最長径が30μm以上といった大きな空隙等のないビア1を形成するのが容易でないためである。また、最小寸法部10の開口の平面形状のサイズは、前記正方形の場合、一辺が0.01mm以上であるのが好ましい。最小寸法部10の開口の一辺が0.01mm未満では、良好な熱伝導性と導電性とを有するビア1を形成するのが容易でないためである。また、平面形状がL字や凹字である場合は、その最長の辺の長さが、前記と同じ理由で0.05mm以上、10.0mm以下、特に0.5mm以上、2.0mm以下であるのが好ましい。
前記本発明の半導体素子搭載基板5は、先に説明したように小型化が可能で、しかも熱伝導の効率に優れるため、発光ダイオード、中でもIII−V族、およびII−IV族の化合物半導体、特に窒化ガリウム(GaN)系化合物半導体からなり、発光効率に優れる、平面形状が正方形状で、かつ一辺が0.5mm以上、2.0mm以下、厚みが0.1mm以上、0.3mm以下程度の白色発光ダイオードの搭載用として、好適に用いることができる。
〈実施例1ないし実施例16〉
先に説明したように、セラミックグリーンシートを焼成して形成した、窒化アルミニウムからなる集合基板の、個々の半導体素子搭載基板5に対応する領域に、その表裏両面から、フォトリソグラフ法を利用して形成したレジストマスクを用いたサンドブラスト法によって、凹部を形成すると共に両凹部を貫通させて、各領域ごとに1つずつの、図3に示す形状を有する貫通穴を形成した。次に、前記貫通穴内に、湿式メッキ法によって銅被膜を形成することで、貫通穴内を、前記銅で充填してビア1を形成した後、集合基板を個々の領域ごとに切り出すと共に表裏両面を研磨することで、素子搭載面2の面方向の平面形状が一辺2mmの正方形状、厚みが0.5mmで、かつ、前記素子搭載面2の算術平均粗さRaが0.22μmである基板本体6を形成した。
先に説明したように、セラミックグリーンシートを焼成して形成した、窒化アルミニウムからなる集合基板の、個々の半導体素子搭載基板5に対応する領域に、その表裏両面から、フォトリソグラフ法を利用して形成したレジストマスクを用いたサンドブラスト法によって、凹部を形成すると共に両凹部を貫通させて、各領域ごとに1つずつの、図3に示す形状を有する貫通穴を形成した。次に、前記貫通穴内に、湿式メッキ法によって銅被膜を形成することで、貫通穴内を、前記銅で充填してビア1を形成した後、集合基板を個々の領域ごとに切り出すと共に表裏両面を研磨することで、素子搭載面2の面方向の平面形状が一辺2mmの正方形状、厚みが0.5mmで、かつ、前記素子搭載面2の算術平均粗さRaが0.22μmである基板本体6を形成した。
そして、前記基板本体6の素子搭載面2に、その矩形の、互いに平行する2辺に沿わせて、2つに分離形成されたメタライズ層13を形成すると共に、前記ビア1の表面8上にもメタライズ層15を形成して、図1、図5に示す形状を有する半導体素子搭載基板5を製造した。メタライズ層13、15は、先に説明した密着層と拡散防止層と電極層の3層構造とした。また、ビア1の、素子搭載面2に露出した表面8の平面形状は、一辺0.5mmの正方形を基本として、前記正方形の各角が、いずれも円弧で繋がれた形状とすることとし、前記円弧の半径Rが表1に示す値となるように、各実施例ごとに、レジストマスクの形状を変更した。また、それと共に、最小寸法部の平面形状が、一辺0.4mmの正方形を基本として、前記正方形の各角が、いずれも円弧で繋がれた形状となり、かつ前記円弧の半径rが表1に示す値となるように、各実施例ごとに、サンドブラストの条件を変更した。
次に、前記半導体素子搭載基板5のメタライズ層15上に、メルトフロー法等によるハンダ接続層や導電性ペーストによる接続層等の接続層17を介して、半導体素子3としての、窒化ガリウム系化合物半導体からなり、平面形状が一辺0.5mmの正方形状、厚みが0.2mmである白色発光ダイオードを搭載すると共に、前記発光ダイオードの2つの端子14と、メタライズ層13とを、それぞれボンディングワイヤ18を介して接続して、図5に示す半導体装置16を製造した。前記半導体装置16を、図示しないヒートシンク上に、ビア1の裏面12がヒートシンクとの間で熱伝導可能な接合状態となるように装着した状態で、2つのメタライズ層13間に500mAの電流を流して白色発光ダイオードを発光させると共に、電流を流した直後の発光の光度I1と、1時間、発光させ続けた後の発光の光度I2とを、積分球光束計を用いて測定して、両光度の光度比I2/I1を求めた。
そして、下記の基準によって、半導体装置16が、発光ダイオードの発熱による早期の劣化等を防止できたか否かを評価した。
◎:光度比I2/I1が0.95以上であった。劣化防止効果きわめて良好。
○:光度比I2/I1が0.9以上、0.95未満であった。劣化防止効果良好。
△:光度比I2/I1が0.85以上、0.9未満であった。劣化防止効果やや良好。
◎:光度比I2/I1が0.95以上であった。劣化防止効果きわめて良好。
○:光度比I2/I1が0.9以上、0.95未満であった。劣化防止効果良好。
△:光度比I2/I1が0.85以上、0.9未満であった。劣化防止効果やや良好。
×:光度比I2/I1が0.85未満であった。劣化防止効果不良。
また、製造した半導体素子搭載基板5を、ビア1の部分で基板の厚み方向にダイシング切断し、切断面を光学顕微鏡で観察して、最長径が30μm以上の空隙が1つでもあったものを空隙あり、1つもなかったものを空隙なしとして評価した。以上の結果を、ビア1の、素子搭載面2に露出した表面8の平面形状を、直径0.5mmの円形として、その面積比を85%未満とした比較例1の結果と併せて、表1に示す。
また、製造した半導体素子搭載基板5を、ビア1の部分で基板の厚み方向にダイシング切断し、切断面を光学顕微鏡で観察して、最長径が30μm以上の空隙が1つでもあったものを空隙あり、1つもなかったものを空隙なしとして評価した。以上の結果を、ビア1の、素子搭載面2に露出した表面8の平面形状を、直径0.5mmの円形として、その面積比を85%未満とした比較例1の結果と併せて、表1に示す。
表1より、ビア1の表面8の平面形状を円形とし、その面積比を85%未満とした、従来のものに相当する半導体素子搭載基板を用いた比較例1の半導体装置では、劣化防止効果が不良になるのに対し、前記面積比を85%以上とした半導体素子搭載基板を用いた実施例1〜16の半導体装置によれば、劣化防止効果をやや良好以上に改善できることが確認された。また、各実施例を比較した結果より、面積比は90%以上、特に98%以上であるのが好ましいこと、そのためには比R/Lを0.34以下、特に0.15以下にするのが好ましいこと、ビア1に、熱伝導の妨げとなる、最長径が30μm以上といった大きな空隙が発生するのを防止するためには、比R/rが0.35以上、1.0以下であるのが好ましいことが確認された。
1 ビア
2 素子搭載面
3 半導体素子
4 角部
5 半導体素子搭載基板
6 基板本体
7 反対面
8、20、22、27 表面
9、21、23、24、25、26 円弧
10 最小寸法部
11 円弧
12 裏面
13、15 メタライズ層
14 端子
16 半導体装置
17 接続層
18 ボンディングワイヤ
19 金バンプ
2 素子搭載面
3 半導体素子
4 角部
5 半導体素子搭載基板
6 基板本体
7 反対面
8、20、22、27 表面
9、21、23、24、25、26 円弧
10 最小寸法部
11 円弧
12 裏面
13、15 メタライズ層
14 端子
16 半導体装置
17 接続層
18 ボンディングワイヤ
19 金バンプ
Claims (7)
- 片面が、半導体素子を搭載するための素子搭載面とされ、前記素子搭載面から反対面に貫通させて、前記素子搭載面のうち搭載される半導体素子の直下となる部分に、少なくとも一つのビアが形成された半導体素子搭載基板であって、前記素子搭載面における、前記ビアの総平面積が、前記半導体素子の平面積の85%以上、110%以下であることを特徴とする半導体素子搭載基板。
- 前記部分に単独のビアを備え、素子搭載面における、前記単独のビアの平面形状が、半導体素子の平面形状に沿う略多角形状とされているか、または前記部分に複数のビアを備え、素子搭載面における、前記複数のビアの全体の平面形状が、半導体素子の平面形状に沿う略多角形状とされている請求項1に記載の半導体素子搭載基板。
- 個々のビアの、素子搭載面における平面形状が、多角形の角をいずれも円弧によって繋いだ形状とされていると共に、個々の円弧の半径Rと、該当する角を構成する2辺のうち短辺の長さLとが、式(1):
R/L≦0.34 (1)
を満足している請求項2に記載の半導体素子搭載基板。 - ビアが、半導体素子搭載基板の、素子搭載面と交差する厚み方向の途中の位置に、最小寸法部を有すると共に、前記最小寸法部におけるビアの平面形状が、素子搭載面における平面形状と略相似形状である、多角形の角をいずれも円弧によって繋いだ形状とされ、個々の円弧の半径rと、対応する、素子搭載面における平面形状の円弧の半径Rとが、式(2):
0.35≦R/r≦1.0 (2)
を満足している請求項3に記載の半導体素子搭載基板。 - 片面が、半導体素子を搭載するための素子搭載面とされ、前記素子搭載面から反対面に貫通させて、少なくとも1つのビアが形成された半導体素子搭載基板であって、前記ビアとして、素子搭載面における平面形状が、多角形の角をいずれも円弧によって繋いだ形状とされていると共に、個々の円弧の半径Rと、該当する角を構成する2辺のうち短辺の長さLとが、式(1):
R/L≦0.34 (1)
を満足するビアを、少なくとも含んでいることを特徴とする半導体素子搭載基板。 - 前記ビアが、半導体素子搭載基板の、素子搭載面と交差する厚み方向の途中の位置に、最小寸法部を有すると共に、前記最小寸法部におけるビアの平面形状が、素子搭載面における平面形状と略相似形状である、多角形の角をいずれも円弧によって繋いだ形状とされ、個々の円弧の半径rと、対応する、素子搭載面における平面形状の円弧の半径Rとが、式(2):
0.35≦R/r≦1.0 (2)
を満足している請求項5に記載の半導体素子搭載基板。 - 請求項1ないし6のいずれかに記載の半導体素子搭載基板の素子搭載面に、ビアと接合させた状態で、半導体素子が搭載されていることを特徴とする半導体装置。
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---|---|---|---|
JP2008035107A JP2009194241A (ja) | 2008-02-15 | 2008-02-15 | 半導体素子搭載基板とそれを用いた半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011061021A (ja) * | 2009-09-10 | 2011-03-24 | Kyokutoku Kagi Kofun Yugenkoshi | 非円柱ビア構造及びこのビア構造を有する伝熱促進基板 |
WO2011096362A1 (ja) * | 2010-02-08 | 2011-08-11 | 株式会社アライドマテリアル | 半導体素子搭載部材とその製造方法ならびに半導体装置 |
JP2012060004A (ja) * | 2010-09-10 | 2012-03-22 | Asahi Glass Co Ltd | 素子搭載用基板およびその製造方法 |
JP2018037678A (ja) * | 2014-11-20 | 2018-03-08 | 日本精工株式会社 | 放熱基板 |
-
2008
- 2008-02-15 JP JP2008035107A patent/JP2009194241A/ja active Pending
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JP2011061021A (ja) * | 2009-09-10 | 2011-03-24 | Kyokutoku Kagi Kofun Yugenkoshi | 非円柱ビア構造及びこのビア構造を有する伝熱促進基板 |
WO2011096362A1 (ja) * | 2010-02-08 | 2011-08-11 | 株式会社アライドマテリアル | 半導体素子搭載部材とその製造方法ならびに半導体装置 |
JP2011165811A (ja) * | 2010-02-08 | 2011-08-25 | Allied Material Corp | 半導体素子搭載部材とその製造方法ならびに半導体装置 |
US8575625B2 (en) | 2010-02-08 | 2013-11-05 | A.L.M.T. Corp. | Semiconductor element mounting member, method of producing the same, and semiconductor device |
JP2012060004A (ja) * | 2010-09-10 | 2012-03-22 | Asahi Glass Co Ltd | 素子搭載用基板およびその製造方法 |
JP2018037678A (ja) * | 2014-11-20 | 2018-03-08 | 日本精工株式会社 | 放熱基板 |
JP2018037677A (ja) * | 2014-11-20 | 2018-03-08 | 日本精工株式会社 | 放熱基板 |
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