KR20010062126A - 반도체 발광소자, 그 제조방법 및 탑재기판 - Google Patents

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Abstract

땜납의 부착에 기인하는 단락(短絡), 광 형상의 변화, 및 광 출력의 저하를 방지할 수 있는 반도체 발광소자, 그 제조방법 및 배치기판을 제공한다. 결정기판(結晶基板)에 p측 전극 및 n측 전극을 형성하여 이루어지는 레이저 팁(laser tip)과, 지지체에 제1 땜납막 및 제2 땜납막을 형성하여 이루어지는 배치기판을 접합하여 반도체 레이저 소자를 제조한다. 레이저 팁은 p측 전극이 n측 전극보다 돌출되는 단차(段差) A를 가지고 있다. 배치기판은 제1 땜납막이 제2 땜납막보다 돌출되는 단차 B를 가지고 있다. 배치기판의 단차 B는 레이저 팁의 단차 A보다 크게 형성되어 있다. 이에 따라, 배치기판이 레이저 팁에 접합할 때에는, 먼저 n측 전극이 제2 땜납막에 접촉하고, 그후 p측 전극이 제1 땜납막에 접촉한다. 따라서, n측 전극의 근방에서는 땜납이 비어져 나와도, p측 전극의 근방에서는 땜납이 비어져 나오기 어렵게 된다. pn 접합부는 일반적으로 p측 전극의 근방에 형성되어, 땜납이 pn 접합부에에 부착되는 것을 억제한다.

Description

반도체 발광소자, 그 제조방법 및 배치기판 {SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD OF MANUFACTURING THE SAME AND MOUNTING PLATE}
본 발명은 기체(基體)의 동일면측에 한 쌍의 전극막을 구비하여 구성된 반도체 팁(tip)을 포함하는 반도체 발광소자, 그 반도체 발광소자의 제조방법, 및 그 제조방법에서 사용되는 배치기판에 관한 것이다.
최근, 단파장광의 광원으로서, 예를 들면 GaN 등의 질화물 반도체를 사용한 반도체 레이저 소자 등을 가지는 반도체 발광장치가 개발되어 있다. 일반적으로, 질화물 반도체를 사용한 반도체 발광소자에서는, 사파이어(Al2O3) 등의 절연기판 상에 질화물 반도체로 이루어지는 n형층, 활성층 및 p형층이 차례로 적층 형성되어 있다. 반도체 발광소자의 한 쌍의 전극막 중, p측 전극은 반도체층의 최상층인 p형층 상에 형성되고, n측 전극은 p형층과 활성층의 에칭에 의해 노출된 n형층 상에 형성된다. 여기에서는, 절연기판, 반도체층, p측 전극 및 n측 전극을 합쳐 반도체 팁이라고 한다.
반도체 발광장치에서는, 반도체 팁은 서브마운트(submount)라고 하는 배치기판에 얹혀 있다. 반도체층에서 발생한 열을 효율적으로 방산(放散)할 수 있도록, 반도체 팁은 그 반도체층측을 배치기판에 대향시킨 상태에서, 배치기판에 얹혀 있다. 이 배치기판에서, 반도체 팁이 얹히는 면에는 한 쌍의 리드 전극층이 형성되어있고, 그 리드 전극층의 위에는 땜납막이 형성되어 있다. 반도체 팁을 배치기판 상에 얹으면, 반도체 팁의 p측 전극과 n측 전극이 각각 땜납막을 통해 한 쌍의 리드 전극층에 각각 접촉하도록 되어 있다.
그러나, 종래의 반도체 발광소자에서는, 반도체 팁을 배치기판에 장착할 때, 반도체 팁의 p측 전극 및 n측 전극에 의해 눌려진 땜납막이 반도체층의 측면으로 밀려나, 반도체 팁의 pn 접합부에 부착할 가능성이 있어, 단락(短絡)의 원인이 된다고 하는 문제가 있다.
또, 밀려난 땜납은 반도체 팁의 레이저광 사출부분의 근방에 부착되는 일도 있다. 이와 같은 경우에는, 레이저광의 형상이 변화되어 버리는 데다, 광 출력이 저하된다. 이와 같이 레이저광의 형상이 변화되면, 특히 이 반도체 발광장치가 광 디스크 장치 등에 적용된 경우에는, 트래킹(tracking) 정밀도의 저하에 연결된다고 하는 문제가 있다. 또, 레이저광의 광 출력이 저하되면, 정격(定格) 출력을 얻기 위해 다량의 전류를 반도체 팁에 흘려야 하기 때문에, 발열량의 증대를 초래한다고 하는 문제가 있다.
본 발명은 이러한 문제점을 감안하여 이루어진 것이며, 그 목적은 땜납의 부착에 기인하는 pn 접합부의 단락, 광 형상의 변화, 및 광 출력의 저하를 방지할 수 있는 반도체 발광소자, 그 제조방법 및 배치기판을 제공하는 것에 있다.
도 1은 본 발명의 제1 실시형태의 반도체 레이저 소자가 적용되는 반도체 발광장치의 사시도이다.
도 2는 도 1에 나타낸 반도체 레이저 소자의 레이저 팁의 구조를 나타낸 단면도이다.
도 3은 도 1에 나타낸 반도체 레이저 소자의 배치기판의 구조를 나타낸 단면도이다.
도 4 (A) 및 4 (B)는 도 1에 나타낸 반도체 레이저 소자의 제조방법을 설명하기 위한 공정마다의 단면도이다.
도 5는 제1 실시형태의 효과를 설명하기 위한 특성도이다.
도 6은 본 발명의 제1 실시형태의 변형예에 관한 반도체 레이저 팁의 구조를 나타낸 단면도이다.
도 7은 본 발명의 제2 실시형태에 관한 반도체 레이저 소자의 요부를 설명하기 위한 단면도이다.
도 8은 본 발명의 제3 실시형태에 관한 반도체 레이저 소자의 요부를 설명하기 위한 단면도이다.
도 9는 도 8에서의 IX-IX선 화살표 방향의 단면도이다.
본 발명에 의한 반도체 발광소자의 제조방법은 반도체 팁의 제1 전극막 및제2 전극막을 각각 제1 땜납막 및 제2 땜납막을 사용하여 소정의 지지체에 접합하는 공정을 포함하는 동시에, 반도체 팁에 있어서, 제1 전극막의 표면이 제2 전극막의 표면보다 돌출되도록 하고, 제1 땜납막의 변형량보다 제2 땜납막의 변형량 쪽이 커지도록 하는 것이다.
또, 본 발명에 의한 다른 반도체 발광소자의 제조방법은 반도체 팁의 제1 전극막 및 제2 전극막을 배치기판의 제1 땜납막 및 제2 땜납막에 각각 접합하는 공정을 포함하는 동시에, 반도체 팁에 있어서, 제1 전극막의 표면과 제2 전극막의 표면 사이에, 제1 전극막의 표면이 제2 전극막의 표면보다 돌출되는 단차(段差)를 형성한다. 배치기판은 제1 땜납막의 표면과 제2 땜납막의 표면 사이에, 제1 땜납막의 표면이 제2 땜납막의 표면보다 돌출되는 단차를 형성하고, 배치기판에서의 단차가 반도체 팁에서의 단차보다 커지도록 한다.
본 발명에 의한 배치기판은 지지체와 이 지지체의 동일면측에 형성한 제1 땜납막 및 제2 땜납막을 구비하는 동시에, 제1 땜납막의 표면과 제2 땜납막의 표면 사이에, 제1 땜납막의 표면이 제2 땜납막의 표면보다 돌출되는 단차가 형성되고, 이 단차가 반도체 팁에서의 단차보다 커지도록 한 것이다.
또, 본 발명에 의한 반도체 발광소자는 기체의 동일면측에 제1 전극막 및 제2 전극막을 형성하여 이루어지는 반도체 팁과, 지지체의 동일면측에 제1 땜납막 및 제2 땜납막을 형성하여 이루어지는 배치기판을 포함하는 것으로서, 반도체 팁은 제1 전극막의 표면과 제2 전극막의 표면 사이에, 제1 전극막의 표면이 제2 전극막의 표면보다 돌출되는 단차를 가지고 있으며, 배치기판은 제1 땜납막의 표면과 제2땜납막의 표면 사이에, 제1 땜납막의 표면이 제2 땜납막의 표면보다 돌출되는 단차를 가지고 있으며, 지지체는 제1 땜납막을 사이에 두고 제2 땜납막과는 반대측에 홈부가 형성되어 있다.
또한, 본 발명에 의한 다른 배치기판은 지지체의 동일면측에 제1 땜납막 및 제2 땜납막을 형성하여 이루어지는 것으로서, 제1 땜납막의 표면과 제2 땜납막의 표면 사이에, 제1 땜납막의 표면이 제2 땜납막의 표면보다 돌출되는 단차를 가지고 있으며, 지지체는 제1 땜납막을 사이에 두고 제2 땜납막과는 반대측에 홈부가 형성되어 있다.
또한, 본 발명에 의한 다른 반도체 발광소자의 제조방법은 반도체 팁의 제1 전극막 및 제2 전극막을 배치기판의 제1 땜납막 및 제2 땜납막에 각각 접합하는 공정을 포함하는 동시에, 반도체 팁은 제1 전극막의 표면이 제2 전극막의 표면보다 돌출되는 단차를 가지고 있으며, 배치기판은 제1 땜납막의 표면이 제2 땜납막의 표면보다 돌출되는 단차를 가지고 있으며, 제1 전극막과 제1 땜납막의 접촉면에서의 제1 땜납막의 윤곽선이 접촉면에서의 제1 전극막의 윤곽선보다 최소한 한 방향에서 내측에 위치하고 있는 것이다.
본 발명에 의한 반도체 발광소자의 제조방법, 다른 반도체 발광소자의 제조방법, 또는 배치기판에서는, 반도체 칩과 배치기판을 접합하면, 제2 전극막과 제2 땜납막이 접촉된 후, 제1 전극막과 제1 땜납막이 접촉된다. 따라서, 제2 땜납막의 땜납은 비어져 나와도 제1 땜납막의 땜납이 비어져 나오는 것은 억제된다. 반도체 팁의 pn 접합부는 돌출량이 큰 제1 전극측에 형성되는 것이 일반적이기 때문에, pn접합부에의 땜납의 부착이 방지된다.
본 발명에 의한 반도체 발광소자 또는 다른 배치기판에서는, 지지체는 제1 땜납막을 사이에 두고 제2 땜납막과 반대측에 형성된 홈부를 가지고 있다. 제1 땜납막의 땜납이 비어져 나온 경우에는, 그 땜납이 홈부로 흘러 들어가 땜납이 pn 접합부에 부착되는 것을 억제한다(pn 접합부는 일반적으로 제1 전극막 부근에 형성됨).
본 발명에 의한 다른 반도체 발광소자의 제조방법에서는, 제1 전극막과 제1 땜납막의 접촉면에서의 제1 땜납막의 윤곽선이 제1 전극막의 윤곽선보다 (최소한 한 방향에서) 내측에 위치하고 있기 때문에, 제1 땜납막이 눌려져도 그 땜납이 전극막의 윤곽선으로부터 외측까지 비어져 나오기 어렵게 되며, 따라서, 반도체 팁의 pn 접합부에의 땜납막의 부착이 억제된다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
[제1 실시형태]
도 1은 제1 실시형태에 관한 반도체 레이저 소자(1)가 사용된 반도체 발광장치(100)의 일례를 나타낸 도면이다. 반도체 발광장치(100)는 소정 형상의 패키지(10)의 내부에 반도체 레이저 소자(1)를 구비하여 구성되어 있다. 패키지(10)는 원판 형상의 지지 디스크(11)와, 이 지지 디스크(11)에 부착되는 원통 형상의 덮개(12)를 가지고 있다. 덮개(12)의 길이방향 일단면은 폐색되어 있지만, 그 일단면에는 반도체 레이저 소자(1)로부터 사출된 레이저 빔을 패키지(10)의 밖으로 꺼내기 위한 창(12a)이 형성되어 있다. 덮개(12)는, 예를 들면 구리(Cu) 또는 철(Fe) 등의 금속에 의해 구성되어 있고, 창(12a)은 투명한 유리 또는 수지에 의해 구성되어 있다. 여기에서, 반도체 레이저 소자(1)는 본 발명에서의 "반도체 레이저 소자"의 한 구체예에 대응한다.
지지 디스크(11)는 구리 또는 철 등의 금속에 의해 구성되어 있고, 그 표면(도 1에서의 전면(前面))에는, 예를 들면 직육면체 형상의 탑재판(15)이 일체로 형성되어 있다. 반도체 레이저 소자(1)는 탑재판(15) 상에 고정된 판형 부재인 배치기판(30)과, 그 위에 형성된 레이저 팁(20)을 구비하여 구성되어 있다. 탑재판(15) 및 배치기판(30)은 레이저 팁(20)을 지지하는 동시에, 레이저 팁(20)의 열을 방산하는 역할을 가지고 있다. 지지 디스크(11)에는 지지 디스크(11)에 대하여 절연성이 유지된 한 쌍의 핀(17, 18)이 설치되어 있고, 후술하는 리드 전극층(32, 33)에 각각 와이어 W를 통해 접속되어 있다. 그리고, 탑재판(15)은 히트 싱크(heat sink), 배치기판(30)은 서브마운트(submount)라고도 한다. 여기에서, 레이저 팁(20)은 본 발명에서의 "반도체 팁"의 한 구체예에 대응한다. 또, 배치기판(30)은 본 발명에서의 "배치기판"의 한 구체예에 대응한다.
도 2는 본 실시형태에 관한 반도체 레이저 소자의 레이저 팁(20)의 구조를 나타낸 단면도이다. 레이저 팁(20)은 사파이어(Al2O3)로 이루어지는 결정기판(結晶基板)(21)을 가지고 있다. 그리고, 결정기판(21)으로서는, 사파이어 외에, 스피넬(MgAl2O4), 질화 갈륨(GaN), 규소(Si) 또는 탄화 규소(SiC)를 사용하여 형성해도 된다. 결정기판(21)의 표면에는, 예를 들면 규소 등의 n형 불순물이 도프된 n형 GaN으로 이루어지는 n형 콘택트층(22)이 형성되어 있다. n형 콘택트층(22)의 두께는, 예를 들면, 약 4㎛이다. n형 콘택트층(22)의 표면에는, 규소 등의 n형 불순물이 도프된 n형 AlGaN으로 이루어지는 n형 클래드층(23)이 형성되어 있다. n형 클래드층(23)의 두께는, 예를 들면, 약 1.2㎛이다.
n형 클래드층(23)의 표면에는, InGaN에 의해 구성된 활성층(24)이 형성되어 있다. 활성층(24)은, 예를 들면 광 구속층(light-trapping layer)을 가지고 구성되는 것으로, 이른바 발광층으로서 기능하는 것이다. 활성층(24)의 표면에는, Mg 등의 p형 분순물을 도프한 p형 AlGaN으로 이루어지는 p형 클래드층(25)이 형성되어 있다. p형 클래드층(25)의 두께는, 예를 들면, 약 0.8㎛이다. p형 클래드층(25)의 표면에는, 예를 들면, Mg 등의 p형 불순물을 도프한 p형 GaN으로 이루어지는 p형 콘택트층(26)이 형성되어 있다. p형 콘택트층(26)의 두께는, 예를 들면, 0.3㎛이다. p형 클래드층(25) 및 p형 콘택트층(26)의 일부는 에칭에 의해 제거되어 있고, p형 클래드층(25) 및 p형 콘택트층(26)을 끼워 넣도록 산화 규소, 알루미늄 등의 절연막으로 이루어지는 협착층(狹窄層)(27)이 형성되어 있다.
p형 콘택트층(26)의 표면에는, p측 전극(2A)이 형성되어 있다. p측 전극(2A)은, 예를 들면, p형 콘택트층(26)측으로부터 니켈(Ni)층과 금(Au)층을 차례로 적층하여 가열처리에 의해 합금화한 것이다. n형 콘택트층(22), n형 클래드층(23), 활성층(24), p형 클래드층(25) 및 p형 콘택트층(26)은 에칭에 의해 부분적으로 제거되어 있고, n형 콘택트층(22)의 일부가 노출되어 있다. 이 n형 콘택트층(22)의 노출표면에 n측 전극(2B)이 형성되어 있다. n측 전극(2B)은, 예를 들면, n형 콘택트층(22)으로부터 차례로 티탄(Ti)층, 알루미늄(Al)층 및 금층을 적층하여 가열처리에 의해 합금화한 것이다. p측 전극(2A) 및 n측 전극(2B)은 모두 도 2에서 지면(紙面)에 수직 방향으로 벨트 모양으로 길게 형성되어 있다.
p측 전극(2A)의 표면 및 n측 전극(2B)의 표면은 모두 결정기판(21)의 표면에 대하여 평행이며, p측 전극(2A)이 n측 전극(2B)보다, 예를 들면 2.7㎛ 상방으로 돌출되어 있다. 즉, p측 전극(2A)의 표면과 n측 전극(2B)의 표면과의 도면 중 부호 A로 나타낸 단차는, 예를 들면 2.7㎛로 된다. 여기에서, p측 전극(2A)은 본 발명에서의 "제1 전극막"의 한 구체예에 대응하고, n측 전극(2B)은 본 발명에서의 "제2 전극막"의 한 구체예에 대응한다.
레이저 팁(20)은 도 2에서 지면에 수직 방향에서의 양단부에, 한 쌍의 도시하지 않은 반사경막을 가지고 있다. 이 반사경막은, 예를 들면 이산화 규소막과 산화 지르코늄(ZrO)막을 교대로 적층한 구조를 가지며, 한쪽 반사경막의 반사율이 다른쪽 반사경의 반사율보다 낮아지도록 되어 있다. 활성층(24)에서 발생한 광은 한 쌍의 반사경막 사이를 왕복하여 증폭된 후, 한쪽의 반사경막으로부터 레이저 빔으로서 사출되도록 되어 있다.
도 3은 배치기판(30)의 구조를 나타낸 단면도이다. 배치기판(30)은 직육면체 형상을 가지는 판형 부재인 지지체(31) 상에 리드 전극층(32, 33) 및 땜납막(4A, 4B)을 형성하여 이루어지는 것이다. 지지체(31)는 절연성이 있고, 또한 열전도율이 높은 재료가 선택되어, 예를 들면, 다이아몬드, 산화 베릴륨(BeO), 구리-텅스텐 합금(CuW), 질화 알루미늄(AlN), 정육면체의 질화 붕소(cBN), 규소(Si) 또는 탄화 규소(SiC)에 의해 구성되어 있다. 배치기판(30)의 치수는, 예를 들면, 두께가 200㎛이며, 폭(도면 중 좌우방향의 길이)이 0.6mm, 깊이(도면 중 깊이방향의 길이)는 1mm이다.
지지체(31)의 상면은 평활면으로 되어 있고, 그 평활면 상에은, 예를 들면 두께가 10㎛인 한 쌍의 리드 전극층(32, 33)이 형성되어 있다. 리드 전극층(32, 33)은 금 또는 금-주석 합금 등에 의해 구성할 수 있다. 또는, 리드 전극층(32, 33)은 배치기판(30)측으로부터 차례로 티탄층, 백금층 및 금층을 적층한 구조로 해도 된다. 이 리드 전극층(32, 33)은 도 1에 나타낸 바와 같이, 지지 디스크(11)(도 1)에 설치된 핀(17, 18)(도 1)과 각각 와이어 W에 의해 전기적으로 접속되어 있다. 양 리드 전극층(32, 33) 사이에는 약 50㎛의 간격이 형성되어 있다. 여기에서, 리드 전극층(32, 33)은 본 발명에서의 "제1 리드 전극층" 및 "제2 리드 전극층"의 구체예에 각각 대응한다.
배치기판(30)의 리드 전극층(32, 33) 상에는, 제1 땜납막(4A) 및 제2 땜납막(4B)이 형성되어 있다. 제1 땜납막(4A) 및 제2 땜납막(4B)은 모두 주석, 금-주석 합금, 주석-백금 합금(SnPt), 인듐-주석 합금(InSn), 인듐(In) 등의 저융점 금속에 의해 형성되어 있다. 제1 땜납막(4A)의 두께는 3.5㎛이며, 제2 땜납막(4B)의 두께는 7㎛이다. 즉, 제1 땜납막(4A)의 표면과 제2 땜납막(4B)의 표면과의 단차 B는 3.5㎛가 된다. 여기에서, 제1 땜납막(4A) 및 제2 땜납막(4B)은 본 발명에서의 "제1 땜납막" 및 "제2 땜납막"의 구체예에 각각 대응한다.
[반도체 레이저 소자의 제조방법]
다음에, 본 실시형태에 관한 반도체 레이저 소자의 제조방법에 대하여 설명한다.
먼저, 도 2에 나타낸 바와 같이, 예를 들면, 사파이어로 이루어지는 결정기판(21)의 표면에, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해, n형 GaN으로 이루어지는 n측 콘택트층(22), n형 AlGaN으로 이루어지는 n형 클래드층(23), GaInN으로 이루어지는 활성층(24), p형 AlGaN으로 이루어지는 p형 클래드층(25) 및 p형 GaN으로 이루어지는 p측 콘택트층(26)을 차례로 성장시킨다.
n측 콘택트층(22)으로부터 p측 콘택트층(26)까지의 각층을 성장시킨 후, 리소그래피법을 사용하여 p형 콘택트층(26)과 p형 클래드층(25)을 일부 에칭 제거하고, 거기에, 예를 들면 절연재료로 이루어지는 협착층(27)을 형성한다. 계속해서, 리소그래피법에 의해, p측 콘택트층(26), p형 클래드층(25), 활성층(24), 및 n형 클래드층(23)을 선택적으로 제거하여, n측 콘택트층(22)을 노출시킨다. 그후, n측 콘택트층(22)의 노출부분 상에 n측 전극(2b)을 선택적으로 형성한다. n측 전극(2b)을 형성한 후, p측 콘택트층(26) 상에 p측 전극(2a)을 선택적으로 형성한다.
p측 전극(2A) 및 n측 전극(2B)을 각각 형성한 후, 결정기판(21)을 p측 전극(2A)의 길이방향(도 8에서의 지면으로 직교하는 방향)에 대하여 수직으로 소정의 폭으로 분할한다. 그후, 분할된 한 쌍의 측면에 한 쌍의 반사경막을 각각 형성한다. 각 반사경막을 각각 형성한 후, 결정기판(21)을 p측 전극(2A)의 길이방향과 평행으로 소정의 폭으로 분할한다. 이에 따라, 레이저 팁이 형성된다. 이 레이저 팁의 p측 전극(2A)의 표면과 n측 전극(2B)의 표면 사이에는, 도 2에 나타낸 바와같이, 단차 A(2.7㎛)가 형성되어 있다.
이어서, 지지체(31)의 표면에 리드 전극층(32, 33)을 도금, 스퍼터법 또는 증착법에 의해 형성한다. 계속해서, 리드 전극층(32, 33)의 표면에 제1 땜납막(4A) 및 제2 땜납막(4B)을 증착법 등에 의해 형성한다. 이에 따라, 배치기판(30)이 형성된다. 이 배치기판(30)의 제1 땜납막(4A)의 표면과 제2 땜납막(4B)의 표면 사이에는 단차 B(3.2㎛)가 형성되어 있다.
계속해서, 도 4 (A)에 나타낸 바와 같이, 레이저 팁(20)을 상하 반전시킨 상태에서 배치기판(30)에 겹쳐 맞추고, p측 전극(2A) 및 n측 전극(2B)을 제1 땜납막(4A) 및 제2 땜납막(4B)에 각각 접촉시킨다. 다음에, 도시하지 않은 가압장치에 의해, 레이저 팁(20)과 배치기판(30)을, 예를 들면 5g의 압력으로 가압한다. 이 가압은 레이저 팁(20)의 바닥면(도 4 (A) 및 4 (B)에서는 상면)과 배치기판(30)의 바닥면과의 평행상태를 유지하면서 행한다. 또한, 도시하지 않은 가열장치를 사용하여 제1 땜납막(4A) 및 제2 땜납막(4B)을, 예를 들면 약 280℃로 가열하여 연화시킨다. 이 가열은 제1 땜납막(4A) 및 제2 땜납막(4B)의 산화를 방지하기 위해, 질소가스(N2) 또는 수소가스(H2) 또는 그들의 혼합가스의 분위기 중에서 행하는 것이 바람직하다.
여기에서, 배치기판(30)에서의 단차 B(3.5㎛)가 레이저 팁(20)에서의 단차 A(2.7㎛)보다 크기 때문에, 레이저 팁(20)과 배치기판(30)을 서로 겹쳐 가압하면, 맨처음 n측 전극(2B)이 제2 땜납막(4B)에 접촉하고, 그후 p측 전극(2A)이 제1 땜납막(4A)에 접촉한다. 즉, 제1 땜납막(4A)의 (가압방향에서의) 변형량은 제2 땜납막(4B)의 변형량보다 작다. 그러므로, 도 4 (B)에 나타낸 바와 같이, n측 전극(2B) 근방에서의 제2 땜납막(4B)은 비어져 나와도, p측 전극(2A) 근방에서의 제1 땜납막(4A)이 비어져 나오는 것은 억제된다. 이와 같이 하여, 도 4 (B)에 나타낸 바와 같이, 배치 기판(30)과 레이저 팁(20)이 접합된다. 또, p측 전극(2A)과 리드 전극층(32)이 접속되고, n측 전극(2B)과 리드 전극층(33)이 전기적으로 접속된다.
배치기판(30)과 레이저 팁(20)과의 접합이 완료된 후, 배치기판(30)의 이면(裏面)(즉, 레이저 팁(20)측의 면과 반대면)을 지지 디스크(11)(도 1)와 일체로 형성된 탑재판(15)에, 예를 들면 납땜에 의해 접착한다. 계속해서, 배치기판(30)의 리드 전극층(32)과 핀(17)을 와이어 W로 접속하고, 리드 전극층(33)과 핀(18)을 와이어 W로 접속한다. 마지막으로, 별도로 형성한 덮개(12)를 지지 디스크(11)에 배치한다. 이에 따라, 도 1에 나타낸 반도체 발광장치(100)가 형성된다.
[실시형태의 효과]
다음에, 본 실시형태의 효과에 대하여 설명한다. 도 4 (A) 및 4 (B)에 나타낸 바와 같이, 배치기판(30)에서의 단차 B(3.5㎛)가 레이저 팁(20)에서의 단차 A(2.7㎛)보다 크기 때문에, 레이저 팁(20)과 배치기판(30)을 평행으로 겹쳐 맞추어 가열하면, 맨처음 n측 전극(2B)이 제2 땜납막(4B)에 접촉하고, 그후, p측 전극(2A)이 제1 땜납막(4A)에 접촉한다. 따라서, n측 전극(2B)에 대향하는 제2 땜납막(4B)이 외부에는 비어져 나와도, p측 전극(2A)에 대향하는 제1 땜납막(4A)의 외부로 비어져 나오는 것은 억제된다. pn 접합부(즉, n형 클래드층(23), 활성층(24) 및 p형 클래드층(25)의 적층부분)는 p측 전극(2A)의 근방에 형성되어 있기 때문에, p측 전극(2A)측에서의 제1 땜납막(4A)에서 비어져 나오지 않으면, pn 접합부의 단락이 발생하지 않는다.
도 5는 레이저 팁(20)에서의 단차 A와 배치기판(30)에서의 단차 B의 비(比)와 단락 불량과의 관계를 나타낸 특성도이다. 여기에서는, 레이저 팁(20)에서의 단차 A와 배치기판(30)에서의 단차 B의 비를 변경하여 복수의 반도체 레이저 소자(1)를 형성하고, 각각에 대하여 단락 불량에 대한 수율을 조사한 것이다. 도 5에서, 수율 100%란 단락 불량이 전혀 발생하지 않은 것을 의미한다.
도 5에서, 레이저 팁(20)의 단차 A에 대한 배치기판(30)의 단차 B의 비, 즉 B/A가 1을 초과하면, 수율이 대폭 향상되어 있는(즉, 단락 불량의 발생이 대폭 감소되어 있는) 것을 알 수 있다. 이는 B/A가 1보다 클 때에는, 도 4 (B)에 나타낸 바와 같이, p측 전극(2A)측에서의 제1 땜납막(4A)이 비어져 나오기 어렵기 때문이다.
이 기술분야에서는, pn 접합부의 단락에 기인하는 불량에 대해서는, 일반적으로 80% 이상의 수율이 필요하게 된다. 그러므로, 도 5에서, 1.2 ≤B/A ≤3인 것이 보다 바람직하다. 그리고, 상한인 3이라고 하는 값은 B/A가 이 이상 커지면, n측 전극(51)의 근방에 다량의 땜납이 밀려 나와, 바람직하지 않다고 하는 이유로 정한 것이다.
그리고, 단락 불량에 관한 수율로서 90% 이상이 요구되는 경우에는, 도 5에서, 1.3 ≤B/A ≤2.5인 것이 바람직하다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 제1 땜납막(4A)과 제2 땜납막(4B)과의 단차를 p측 전극(2A)과 n측 전극(B)과의 단차보다 크게 했으므로, 제2 땜납막(4B)이 비어져 나오기는 해도, 제1 땜납막(4A)은 비어져 나오기 어렵게 되고, 따라서, 땜납이 비어져 나오는 데 따른 pn 접합부의 단락 발생을 억제하는 것이 가능하게 된다. 또, p측 전극(2A) 근방의 땜납이 비어져 나오는 것이 방지되기 때문에, 레이저광의 발광부에의 땜납 부착에 기인하는 빔 형상 변화, 빔 강도 저하 등의 문제도 없어진다.
또, 레이저 팁(20)의 단차 A에 대한 배치기판(30)의 단차 B의 비(B/A)를 1.2 이상 3 이하로 하면, pn 접합부의 단락 수율을 80% 이상으로 할 수 있다. 또한, 이 비를 1.3 이상 2.5 이하로 하면, pn 접합부의 단락 수율을 90% 이상으로 할 수 있다.
또한, 본 실시형태에서는, 배치기판(30)의 표면을 평탄면으로 하고, 리드 전극층(32, 33)을 서로 동일한 두께로 하여, 제1 땜납막(4A) 및 제2 땜납막(4B)의 두께만으로 배치기판(30)에서의 단차 B를 결정하도록 했기 때문에, 간단한 방법으로 단차 B를 결정할 수 있다. 그리고, 배치기판(30)의 표면 자체에 단차부분을 형성하거나, 리드 전극층(32, 33)의 두께를 다르게 하거나 하는 것도 가능하다. 또, 땜납막을 2층 이상의 적층막으로 하고, 특정한 1층의 두께를 변경하도록 해도 된다. 또한, 본 실시형태에서는, 제1 땜납막(4A) 및 제2 땜납막(4B)을 배치기판(30)에 형성했지만, 레이저 팁의 p측 전극(2A)과 n측 전극(2B)에 형성하도록 해도 된다.
[변형예]
도 6은 제1 실시형태에서의 레이저 팁의 변형예를 나타낸 도면이다. 도 6에 나타낸 레이저 팁(20A)은 p측 전극 및 협착층의 형상을 제외하고, 제1 실시형태의 레이저 팁(20)과 동일하게 구성되어 있다. 이하, 제1 실시형태와 동일한 구성요소에는 동일한 부호를 붙이고, 그 상세한 설명은 생략한다. 변형예에 관한 협착층(28)은 p형 콘택트층(26) 및 p형 클래드층(25)이 에칭에 의해 제거된 부분에 형성되어 있지만, 이 협착층(28)은 그 상면이 p형 콘택트층(26)에 달하지 않는 두께로 형성되어 있다. 즉, p형 콘택트층(26)이 협착층(28)보다 상방으로 돌출된 구조로 된다. 또, 이 변형측에서의 p측 전극(29)은 돌출된 p형 콘택트층(26) 및 그 양측의 협착층(28) 상면을 덮도록 형성된다.
레이저 팁(20A)을 도 4에 나타낸 배치기판(30)에 접합함으로써, 도 1에 나타낸 바와 같은 반도체 레이저 소자를 얻을 수 있다. 이 변형예에서도, 레이저 팁(20A)의 단차(p측 전극(29)의 최상면과 n측 전극(28)의 상면과의 단차) A보다 배치기판(30)(도 4)에서의 제1 땜납막(4A)과 제2 땜납막(4B)과의 단차 B를 크게 하면, pn 접합부에서의 단락의 발생을 방지하는 것이 가능하게 된다.
[제2 실시형태]
다음에, 본 발명의 제2 실시형태에 대하여 설명한다. 도 7은 본 실시형태에 관한 반도체 레이저 소자의 요부를 나타낸 단면도이다. 본 실시형태에서는, 배치기판(30A)의 구성이 다른 이외에는, 제1 실시형태와 동일하다. 이하, 제1 실시형태와 동일한 구성요소에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
도 7에 나타낸 바와 같이, 배치기판(30A)의 표면에서, p측 전극(2A)과 대향하는 제1 땜납막(4A)의 근방에는 홈(45)이 형성되어 있다. 홈(45)의 형성 위치는 양 땜납막(4A, 4B) 사이가 아니라, 제1 땜납막(4A)을 사이에 두고 제2 땜납막(4B)과 반대측에 형성되어 있다. 홈(45)은 깊이가 50㎛, 폭이 100㎛이며, p측 전극(2A)의 연장 방향(도면 중 Y 방향)과 평행으로, 즉 도 7에서는 지면에 수직 방향으로 길게 형성되어 있다. 홈(45)은, 예를 들면 다이싱 소(dicing saw) 등에 의해 형성할 수 있다. 제1 땜납막(4A)의 하부에 위치하는 리드 전극층(32)은 홈(45)의 내부까지 거의 일정한 두께로 연속해서 형성되어 있다. 여기에서, 홈(45)은 본 발명에서의 "홈"의 한 구체예에 대응한다.
지지체(31)의 표면과 평행이며, 또한 p측 전극(2A)의 연장 방향(도면 중 Y 방향)으로 직교하는 방향을 X 방향이라고 정의하면, X 방향에서, (리드 전극층(32)에 의해 덮인) 홈(45)의 2개의 측벽 d 사이에 레이저 팁(20)의 측단면 c가 위치하도록 되어 있다. 따라서, 가령 p측 전극(2a)에 대향하는 제1 땜납막(4A)이 비어져 나왔다고 해도, 비어져 나온 땜납은 레이저 팁(20)의 pn 접합부로 향하지 않고, 리드 전극층(32)에 따라 홈(45) 안으로 흘러 들어간다. 이에 따라, 땜납의 레이저 팁(20)의 pn 접합부에의 부착이 더욱 억제된다.
이와 같이, 본 실시형태에서는, 배치기판(30)에서, p측 전극(2A)에 대향하는 제1 땜납막(41)의 근방에 홈(45)을 형성했기 때문에, 가령 p측 전극(2A)측으로부터 땜납이 비어져 나왔다고 해도, 비어져 나온 땜납의 pn 접합부에의 부착이 더욱 확실하게 억제된다. 따라서, 제1 실시형태보다 더욱 단락 불량의 발생을 억제하는 것이 가능하게 된다. 또한, 제1 땜납막(4A) 아래의 리드 전극층(32)을 홈(45) 안에까지 연속해서 형성했기 때문에, 비어져 나온 땜납을 홈(45)의 내부로 효율적으로 인도할 수 있다.
그리고, 본 실시형태는 배치기판(30)의 제1 땜납막(4A)과 제2 땜납막(4B)과의 단차 B가 레이저 팁(20)의 p측 전극(2A)과 n측 전극(2B)과의 단차 A보다 작은 경우, 또는 동일한 경우에도 적용할 수 있다. 즉, 배치기판(30)의 제1 땜납막(4A) 근방에 홈(45)을 형성함으로써, 비어져 나온 땜납을 홈으로 흘러 들어가게 할 수 있고, 따라서, pn 접합부의 단락 발생을 억제할 수 있다.
[제3 실시형태]
다음에, 본 발명의 제3 실시형태에 대하여 설명한다. 도 8은 본 실시형태에 관한 반도체 레이저 소자를 나타낸 단면도이며, 도 9는 도 8에서의 IX-IX선 화살표 방향의 단면도이다. 본 실시형태에서는, 제1 땜납막(4A)의 형상이 다른 이외에는, 제1 실시형태와 동일하다. 이하, 제1 실시형태와 동일한 구성요소에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다. 그리고, 도 8에서, 레이저 팁(20)에서의 공진 방향, 즉 p측 전극(2A)의 연장 방향(지면으로 직교하는 방향)을 Y 방향이라고 정의한다. 또, 기체(31)에 평행이며, 또한 Y 방향으로 수직의 방향을 X 방향이라고 정의한다.
본 실시형태에서는, 도 9에 나타낸 바와 같이, 제1 땜납막(4A)의 접촉면(도면 중 상면)의 윤곽선(C1)은 최소한 X선 방향에서, p측 전극(2A)의 접촉면(도면 중 하면)의 윤곽선(C2)보다 내측에 위치하고 있다. 또, 보다 바람직하게는, 제1 땜납막(4A)의 접촉면 면적이 p측 전극(2A)의 접촉면 면적보다 작아지도록 형성되어 있다. 이와 같이 구성되어 있기 때문에, 레이저 팁(20)과 배치기판(30)과의 접합 시에 제1 땜납막(4A)이 외측으로 향해 변형되어도, p측 전극(2A)의 측단면까지는 달하기 어렵다. 따라서, pn 접합부에서의 땜납의 부착을 억제할 수 있다.
여기에서, 본 실시형태의 효과의 구체예에 대하여 설명한다. p측 전극(2A)을 도 9에 나타낸 바와 같은 직사각형 형상으로 형성하는 동시에, 그 장변을 700㎛로 하고, 단변을 250㎛로 했다. 한편, 제1 땜납막(4A)을 도 9에 나타낸 바와 같은 직사각형 형상으로 형성하는 동시에, 그 장변을 680㎛로 하고, 단변을 200㎛로 했다. 또, 제1 땜납막(4A)의 윤곽선(C1)은 X 방향에서 p측 전극(2A)의 윤곽선(C2)보다 내측에 위치하고, Y 방향에서 p측 전극(2A)의 윤곽선(C2)보다 외측으로 돌출하도록 했다. 레이저 팁(20)과 배치기판(30)을 접합하여, 레이저 팁(20)의 pn 접합부분의 단락의 발생을 검사한 결과, 단락수율은 98%였다. 한편, p측 전극(2A)과 제1 땜납막(4A)의 접촉면 형상이 동일(모두 일변이 700㎛이며 타변이 250㎛인 직사각형)하며, p측 전극(2A)의 윤곽선과 제1 땜납막(4A)의 윤곽선이 서로 겹쳐있는 경우에는, 단락수율은 80%였다. 즉, 본 실시형태에 의해, 단락수율이 약 1.2배로 향상되는 것을 알 수 있었다.
그리고, 본 실시형태에서는, 제1 땜납막(4A)의 접촉면 윤곽선(C1)이 X 방향과 Y 방향의 양 쪽에서, p측 전극(2A)의 윤곽선(C2)보다 내측에 위치하도록 해도 된다.
그리고, 본 실시형태는 배치기판(30)의 제1 땜납막(4A)과 제2 땜납막(4B)과의 단차 B가 레이저 팁(20)의 p측 전극(2A)과 n측 전극(2B)과의 단차 A보다 작은 경우, 또는 동일한 경우에도 적용할 수 있다. 즉, 땜납막(4A)의 윤곽선을 p측 전극(2A)의 윤곽선 내측에 위치하게 함으로써, 땜납의 p측 전극(2A)이 외측으로 비어져 나오는 것을 억제하고, 이에 따라 pn 접합부의 단락의 발생을 방지할 수 있다. 또, 본 실시형태에서는, 제2 실시형태의 홈(45)을 배치기판(30)에 형성해도 된다.
이상, 몇개의 실시형태 및 변형예를 들어 본 발명을 설명했지만, 본 발명은 이들 실시형태 및 변형예에 한정되지 않고, 여러가지의 변형이 가능하다. 예를 들면, 본 발명은 반도체 레이저 소자에 한정되지 않고, 발광 다이오드(LED)에 적용해도 된다. 또, 반도체 발광소자(100)의 구조로서는, 도 1에 나타낸 것 외에, 여러가지의 구조가 가능하다.
이상 설명한 바와 같이, 본 발명의 한 양태인 제조방법에 의하면, 반도체 팁과 지지기판을 제1 땜납막 및 제2 땜납막을 사이에 두고 겹쳐 맞출 때, 제1 전극막(돌출량이 많은 쪽의 전극막)에 접촉하는 제1 땜납막의 변형량을, 제2 전극막에 접촉하는 제2 땜납막의 변형량보다 작아지도록 했으므로, 제1 전극막측에서 땜납이 비어져 나오기 힘들게 된다. 따라서, (일반적으로, 제1 전극막측에 형성되는) pn 접합부에의 땜납의 부착이 발생하기 어렵게 되어, pn 접합부에서의 단락을 방지할 수 있다. 또한, pn 접합부에의 땜납의 부착이 발생하기 어렵기 때문에, 빔 형상의 변화 및 빔 출력의 저하를 방지할 수 있다.
또, 본 발명의 다른 양태인 반도체 발광소자의 제조방법, 또는 배치기판에 의하면, 제1 전극막과 제2 전극막과의 단차보다 제1 땜납막과 제2 땜납막과의 단차가 커지도록 했으므로, 반도체 팁과 배치기판을 서로 겹칠 때, 먼저 제2 땜납막에 제2 전극막이 접촉하고, 그후 제1 땜납막에 제1 전극막이 접촉한다. 따라서, 땜납이 비어져 나오는 것은 주로 제2 전극막측에서 발생하고, 제1 전극막측에서는 발생하기 어렵게 된다. 따라서, 일반적으로 제1 전극막측에 형성되는 pn 접합부에의 땜납의 부착은 발생하기 어렵게 되어, pn 접합부에서의 단락을 방지할 수 있다고 하는 효과를 나타낸다. 또한, pn 접합부에의 땜납의 부착이 발생하기 어렵기 때문에, 빔 형상의 변화 및 빔 출력의 저하를 방지할 수 있다.
또한, 본 발명의 다른 양태인 반도체 발광소자, 또는 청구항 16 기재의 배치기판에 의하면, 지지체에 있어서, 제1 땜납막을 사이에 두고 제2 땜납막과의 반대측에 홈부를 형성하도록 했으므로, 가령 제1 땜납막이 비어져 나왔다고 해도, 홈부로 흘러 들어가기 때문에, pn 접합부에의 땜납의 부착이 발생하기 어렵게 된다. 따라서, 땜납이 비어져 나오는 데 따른 pn 접합부에서의 단락, 빔 형상의 변화 및 빔 출력의 저하를 방지할 수 있다.
본 발명의 또 다른 양태인 반도체 발광소자의 제조방법에서는, 최소한 한 방향에서, 제1 땜납막의 윤곽선이 제1 전극막의 윤곽선보다 내측에 위치하도록 했기 때문에, 제1 땜납막이 눌려져도 제1 전극막의 윤곽선 외측으로 비어져 나오는 것이 억제되며, 따라서, 땜납막의 반도체 팁의 pn 접합부에의 부착이 방지된다. 따라서, 땜납이 비어져 나오는 데 따른 pn 접합부에서의 단락, 빔 형상의 변화 및 빔 출력의 저하를 방지할 수 있다.
전술한 바와 같이, 본 발명에 대하여 설명했으나, 여러가지 변형 및 변경이 가능하고, 다음의 특허청구의 범위 내에서 변형 및 변경을 가하여 실시할 수 있다는 것을 알 수 있을 것이다.

Claims (18)

  1. 기체(基體)의 동일면측에 제1 전극막 및 제2 전극막을 형성하여 이루어지는 반도체 팁(tip)을 포함하는 반도체 발광소자를 제조하는 방법으로서,
    상기 반도체 팁의 상기 제1 전극막 및 상기 제2 전극막을 각각 제1 땜납막 및 제2 땜납막을 사용하여 소정의 지지체에 접합하는 공정을 포함하는 동시에,
    상기 반도체 팁에서, 상기 제1 전극막의 표면이 상기 제2 전극막의 표면보다 돌출되도록 하고,
    상기 접합공정에서, 상기 제1 땜납막의 변형량보다 상기 제2 땜납막의 변형량 쪽이 커지도록 하는 반도체 발광소자의 제조방법.
  2. 기체의 동일면측에 제1 전극막 및 제2 전극막을 형성하여 이루어지는 반도체 팁과, 지지체의 동일면측에 제1 땜납막 및 제2 땜납막을 형성하여 이루어지는 배치기판을 포함하는 반도체 발광소자를 제조하는 방법으로서,
    상기 반도체 팁의 상기 제1 전극막 및 상기 제2 전극막을 상기 제1 땜납막 및 상기 제2 땜납막에 각각 접합하는 공정을 포함하는 동시에,
    상기 반도체 팁에서, 상기 제1 전극막의 표면과 상기 제2 전극막의 표면 사이에, 상기 제1 전극막의 표면이 상기 제2 전극막의 표면보다 돌출되는 단차(段差)를 형성하고,
    상기 배치기판에서, 상기 제1 땜납막의 표면과 상기 제2 땜납막의 표면 사이에, 상기 제1 땜납막의 표면이 상기 제2 땜납막의 표면보다 돌출되는 단차를 형성하고,
    상기 배치기판에서의 상기 제1 및 제2 땜납막의 상기 단차가 상기 반도체 팁에서의 상기 제1 및 제2 전극막의 상기 단차보다 커지도록 하는 반도체 발광소자의 제조방법.
  3. 제2항에 있어서,
    상기 반도체 팁에서의 상기 단차를 A로 하고, 상기 배치기판에서의 상기 단차를 B로 하면,
    1.2 ≤B/A ≤3의 관계가 성립되도록 하는 반도체 발광소자의 제조방법.
  4. 제2항에 있어서,
    상기 반도체 팁에서의 상기 단차를 A로 하고, 상기 배치기판에서의 상기 단차를 B로 하면,
    1.3 ≤B/A ≤2.5의 관계가 성립되도록 하는 반도체 발광소자의 제조방법.
  5. 제2항에 있어서,
    상기 지지체는 평탄면을 가지고 있으며, 상기 제1 땜납막 및 제2 땜납막은 그 평탄면 상에 형성되어 있고,
    상기 제1 땜납막 및 제2 땜납막의 두께가 서로 상이하도록 하는 반도체 발광소자의 제조방법.
  6. 제2항에 있어서,
    상기 제1 땜납막 및 제2 땜납막의 각각과 상기 지지체 사이에, 제1 리드 전극층 및 제2 리드 전극층을 각각 형성하도록 하는 반도체 발광소자의 제조방법.
  7. 제2항에 있어서,
    상기 지지체에서, 상기 제1 땜납막의 근방에 홈부를 형성하도록 하는 반도체 발광소자의 제조방법.
  8. 제2항에 있어서,
    상기 반도체 팁을 광 공진기를 가지는 레이저 팁으로서 구성하고,
    상기 제1 전극막과 상기 제1 땜납막과의 접촉면에서의 상기 제1 땜납막의 윤곽선이 최소한 상기 광 공진기의 공진 방향과 수직 방향에서, 상기 제1 전극막의 윤곽선보다 내측에 위치하도록 하는 반도체 발광소자의 제조방법.
  9. 기체의 동일면측에 제1 전극막 및 제2 전극막이 형성되고, 상기 제1 전극막의 표면과 상기 제2 전극막의 표면 사이에, 상기 제1 전극막의 표면이 상기 제2 전극막의 표면보다 돌출되는 단차를 가지는 반도체 팁에 접합하여 사용되는 배치기판으로서,
    지지체의 상기 동일면측에 제1 땜납막 및 제2 땜납막을 형성하여 이루어지고,
    상기 제1 땜납막의 표면과 상기 제2 땜납막의 표면 사이에, 상기 제1 땜납막의 표면이 상기 제2 땜납막의 표면보다 돌출되는 단차가 형성되고,
    상기 제1 땜납막과 상기 제2 땜납막과의 상기 단차가 상기 반도체 팁에서의 상기 단차보다 큰 배치기판.
  10. 제9항에 있어서,
    상기 반도체 팁의 상기 소정의 단차를 A로 하고, 상기 기체의 상기 단차를 B로 하면,
    1.2 ≤B/A ≤3의 관계가 성립되는 배치기판.
  11. 제9항에 있어서,
    1.3 ≤B/A ≤2.5의 관계가 성립되는 배치기판.
  12. 제9항에 있어서,
    상기 지지체는 평탄면을 가지고 있으며, 상기 제1 땜납막 및 제2 땜납막은 그 평탄면 상에 형성되어 있고,
    상기 제1 땜납막 및 제2 땜납막은 서로 상이한 두께를 가지고 있는 배치기판.
  13. 기체의 동일면측에 제1 전극막 및 제2 전극막을 형성하여 이루어지는 반도체 팁과, 지지체의 동일면측에 제1 땜납막 및 제2 땜납막을 형성하여 이루어지는 배치기판을 포함하는 반도체 발광소자로서,
    상기 반도체 팁은 상기 제1 전극막의 표면과 상기 제2 전극막의 표면 사이에, 상기 제1 전극막의 표면이 상기 제2 전극막의 표면보다 돌출되는 단차를 가지고 있으며,
    상기 배치기판은 상기 제1 땜납막의 표면과 상기 제2 땜납막의 표면 사이에, 상기 제1 땜납막의 표면이 상기 제2 땜납막의 표면보다 돌출되는 단차를 가지고 있으며,
    상기 지지체에서, 상기 제1 땜납막을 사이에 두고 상기 제2 땜납막과는 반대측에 홈부가 형성되어 있는 반도체 발광소자.
  14. 제13항에 있어서,
    상기 제1 땜납막 및 제2 땜납막의 각각과 상기 지지체 사이에, 제1 리드 전극층 및 제2 리드 전극층이 각각 형성되어 있는 반도체 발광소자.
  15. 제14항에 있어서,
    상기 제1 리드 전극층이 상기 홈부의 내부까지 연속하여 형성되어 있는 반도체 발광소자.
  16. 지지체의 동일면측에 제1 땜납막 및 제2 땜납막을 형성하여 이루어지는 배치기판으로서,
    상기 제1 땜납막의 표면과 상기 제2 땜납막의 표면 사이에, 상기 제1 땜납막의 표면이 상기 제2 땜납막의 표면보다 돌출되는 단차를 가지고 있으며,
    상기 지지체에서, 상기 제1 땜납막을 사이에 두고 상기 제2 땜납막과는 반대측에 홈부가 형성되어 있는 배치기판.
  17. 기체의 동일면측에 제1 전극막 및 제2 전극막을 형성하여 이루어지는 반도체 팁과, 지지체의 동일면측에 제1 땜납막 및 제2 땜납막을 형성하여 이루어지는 배치기판을 구비한 반도체 발광소자의 제조방법으로서,
    상기 반도체 팁의 상기 제1 전극막 및 상기 제2 전극막을 상기 배치기판의 상기 제1 땜납막 및 상기 제2 땜납막에 각각 접합하는 공정을 포함하는 동시에,
    상기 반도체 팁에서는, 상기 제1 전극막의 표면과 상기 제2 전극막의 표면 사이에, 상기 제1 전극막의 표면이 상기 제2 전극막의 표면보다 돌출되는 단차를 형성하도록 하고,
    상기 배치기판에서는, 상기 제1 땜납막의 표면과 상기 제2 땜납막의 표면 사이에, 상기 제1 땜납막의 표면이 상기 제2 땜납막의 표면보다 돌출되는 단차를 형성하도록 하고,
    상기 제1 전극막과 상기 제1 땜납막과의 접촉면에서의 상기 제1 땜납막의 윤곽선이 상기 접촉면에서의 상기 제1 전극막의 윤곽선보다 최소한 한 방향에서 내측에 위치하도록 하는 반도체 발광소자의 제조방법.
  18. 제17항에 있어서,
    상기 반도체 팁을 광 공진기를 가지는 레이저 팁으로서 구성하고, 상기 제1 전극막과 상기 제1 땜납막과의 접촉면에서의 상기 제1 땜납막의 윤곽선이 최소한 상기 광 공진기의 공진 방향과 수직 방향에서, 상기 제1 전극막의 윤곽선보다 내측에 위치하도록 하는 반도체 발광소자의 제조방법.
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