JP2022178593A - 半導体素子およびその製造方法 - Google Patents

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Abstract

【課題】高さの異なる厚膜電極を容易に形成することができる半導体素子およびその製造方法を提供する。【解決手段】 半導体素子１においては、第１電極３０より高い第２電極４０を第１電極３０が形成されており、第１電極３０および第２電極４０の上面３０ａ、４０ａの高さ位置ｈ１、ｈ２が略一致している。半導体素子１においては、このような第１電極３０と第２電極４０とを同時に形成することができるため、第１電極３０および第２電極４０を備える半導体素子１をより少ないプロセスで形成することができる。【選択図】図１

Description

本発明は、半導体素子およびその製造方法に関する。
近年、ＧａＮ等の窒化物半導体を含む半導体素子を光源とするディスプレイの開発が進められている。半導体素子は、基板上に、窒化物半導体で構成されたｎ型層、活性層およびｐ型層を順次積層することで形成され得る。たとえば、半導体素子の一方の電極（ｐ側電極）は最上層に位置するｐ型層の上に設けられ、他方の電極（ｎ側電極）はエッチング除去によりｐ型層および活性層から部分的に露出させたｎ型層の上に設けられる。
上記エッチング除去の結果として、基板上におけるｐ側電極が形成される領域とｎ側電極が形成される領域との間には段部が形成され、かつ、ｐ側電極が形成される領域の高さ位置よりもｎ側電極が形成される領域の高さ位置が低くなる。
下記特許文献１には、上記段部を有する半導体素子を平坦な実装基板上に搭載するために、ｐ側電極上に設ける半田膜の厚さとｎ側電極上に設ける半田膜の厚さとを変える技術（すなわち、ｎ側電極上に設ける半田膜の厚さをより厚くする技術）が開示されている。
特開２００１－１６８４４４号公報
上述した従来技術に係る半導体素子においては、半田膜を高い寸法精度で形成することが難しく、厚さの異なる半田膜を形成するのは容易ではなかった。
そこで発明者らは、半田膜の厚さを異ならせる代わりに、ｐ側電極およびｎ側電極を厚膜化して電極自体の高さを異ならせることについて研究を重ねた。ただし、厚膜電極であっても、別々に形成する場合には同じ製造プロセスを複数回繰り返す必要があるため、やはり容易には作製することができない。
本発明の一側面は、高さの異なる厚膜電極を容易に形成することができる半導体素子およびその製造方法を提供することを目的とする。
本発明の一側面に係る半導体素子は、半導体層を含む積層構造を有し、主面上に第１領域と該第１領域よりも低い第２領域とを有する基板と、第１領域および第２領域を覆い、第１領域に設けられた第１貫通孔および第２領域に設けられた第２貫通孔を有する絶縁膜と、第１領域に設けられ、第１貫通孔内を延びて基板まで達する第１導通部を含み、主面の法線方向に延びる第１厚膜電極と、第２領域に設けられ、第２貫通孔内を延びて基板まで達する第２導通部を含み、主面の法線方向に延びる第２厚膜電極とを備え、基板の主面に直交する方向から見て、第２貫通孔の面積が第１貫通孔の面積より狭く、かつ、第２厚膜電極の高さが第１厚膜電極の高さより高い。
上記半導体素子においては、第１厚膜電極より高い第２厚膜電極を第１厚膜電極と同時に形成することができるため、第１厚膜電極および第２厚膜電極を少ないプロセスで形成することができる。
他の側面に係る半導体素子は、基板の主面に直交する方向における第２導通部の長さをｄとし、基板の主面に対して平行な方向における第２導通部の長さをｗ２としたときに、２ｄ＞ｗ２である。
他の側面に係る半導体素子は、基板の主面に対して平行な方向における第１貫通孔の長さをｗ１とし、基板の主面に直交する方向における第１厚膜電極の長さをＴ１としたときに、ｗ１＞２Ｔ１である。
他の側面に係る半導体素子は、第２領域における絶縁膜に第２貫通孔が複数設けられており、第２厚膜電極が、複数の第２貫通孔のそれぞれの内部を延びて基板まで達する複数の第２導通部を含む。
他の側面に係る半導体素子は、基板の主面に直交する方向から見て、第２貫通孔の総面積が第１貫通孔の面積より狭い。
本発明の一側面に係る半導体素子の製造方法は、半導体層を含む積層構造を有し、主面上に第１領域と該第１領域よりも低い第２領域とを有する基板を準備する工程と、第１領域および第２領域を覆い、第１領域に設けられた第１貫通孔および第２領域に設けられた第２貫通孔を有する絶縁膜を形成する工程と、第１領域において主面の法線方向に延びるとともに第１貫通孔内を延びて基板まで達する第１導通部を含む第１厚膜電極と、第２領域において主面の法線方向に延びるとともに第２貫通孔内を延びて基板まで達する第２導通部を含む第２厚膜電極とを、同時に形成する工程とを含み、基板の主面に直交する方向から見て、第２貫通孔の面積が第１貫通孔の面積より狭く、かつ、第２厚膜電極の高さが第１厚膜電極の高さより高い。
本発明の種々の側面によれば、高さの異なる厚膜電極を容易に形成することができる半導体素子およびその製造方法が提供される。
実施形態に係る半導体素子を示す概略断面図である。 図１に示した電極を示す平面図である。 図１の半導体素子を製造する際の各工程を示した図である。 図１の半導体素子を製造する際の各工程を示した図である。 図１の半導体素子を製造する際の各工程を示した図である。 図１の半導体素子を製造する際の各工程を示した図である。 従来技術に係る半導体素子を製造する際の各工程を示した図である。
以下、添付図面を参照しつつ本発明を実施するための形態を説明する。図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明は省略する。
図１および図２を参照して、実施形態に係る半導体素子の構成について説明する。図１に示すように、実施形態に係る半導体素子１は、基板１０、絶縁膜２０および一対の電極３０、４０を備えて構成されている。半導体素子１は、たとえばＧａＮ、ＡｌＧａＮ、ＧａＡｓ、Ｓｉ等の半導体を含む素子であり、たとえばＬＥＤ素子または半導体レーザ素子である。
基板１０は、半導体層を含む積層構造を有する。基板１０は、主面１０ａを有し、主面１０ａは第１領域１１および第２領域１２を有する。第１領域１１と第２領域１２とは、主面１０ａに対して直交する方向に関して異なる高さ位置を有する。具体的には、第２領域１２の高さ位置Ｈ２が第１領域１１の高さ位置Ｈ１より低くなっている。本実施形態では、第１領域１１および第２領域１２はいずれも平坦であり、隣り合う第１領域１１と第２領域１２との間には段部１４が形成されている。段部１４は、第２領域１２の基板１０を選択的にエッチング除去することにより形成することができる。基板１０において、第１領域１１における主面１０ａはｐ型半導体層１５で構成されており、第１領域１１における主面１０ａはｎ型半導体層１６で構成されている。
絶縁膜２０は、基板１０の主面１０ａを全体的に覆っており、第１領域１１、第２領域１２および段部１４を一体的に覆っている。絶縁膜２０は、基板１０の主面１０ａを不活化する膜（いわゆるパッシベーション膜）である。絶縁膜２０は、Ｓｉ、Ａｌ、Ｚｒ、Ｍｇ、Ｔａ、ＴｉおよびＹの少なくとも１種類の材料を含む酸化物もしくは窒化物、または、樹脂によって構成される。絶縁膜２０は、主面１０ａの第１領域１１および第２領域１２において略均一な厚さｔを有する。
主面１０ａの第１領域１１を覆う部分の絶縁膜２０には貫通孔２１（第１貫通孔）が設けられている。本実施形態において、貫通孔２１は、主面１０ａに対して直交する方向から見て、直径Ｄ１の円形状を呈する。主面１０ａの第１領域１１には、絶縁膜２０の貫通孔２１が設けられた位置に、主面１０ａに対して直交する方向から見て貫通孔２１と同一の形状および寸法を有する凹部１７が設けられている。凹部１７は絶縁膜２０の貫通孔２１と連通されている。
主面１０ａの第２領域１２を覆う部分の絶縁膜２０には複数の貫通孔２２（第２貫通孔）が設けられている。本実施形態では、３行×３列に整列された９つの貫通孔２２が設けられている。貫通孔２２の数は、適宜増減することができ、たとえば１つであってもよい。本実施形態において、各貫通孔２２は、主面１０ａに対して直交する方向から見て、直径Ｄ２の円形状を呈する。直径Ｄ２は、貫通孔２１の直径Ｄ１より短くなるように設計されている（Ｄ２＜Ｄ１）。主面１０ａの第２領域１２には、絶縁膜２０の各貫通孔２２が設けられた位置に、主面１０ａに対して直交する方向から見て貫通孔２２と同一の形状および寸法をそれぞれ有する複数の凹部１８が設けられている。複数の凹部１８はそれぞれ絶縁膜２０の貫通孔２２と連通されている。
一対の電極３０、４０は、第１領域１１に設けられた第１電極３０（第１厚膜電極）と、第２領域１２に設けられた第２電極４０（第２厚膜電極）とによって構成されている。一対の電極３０、４０はいずれも金属材料で構成されており、本実施形態ではＣｕで構成されている。
第１電極３０は、基板１０の主面１０ａの法線方向に延びる厚膜電極である。第１電極３０は、本体部３１と導通部３２（第１導通部）とを含む。本体部３１は、絶縁膜２０の上側に位置する部分である。本実施形態において、本体部３１は、図２（ａ）に示すように、主面１０ａに対して直交する方向から見て正方形状を呈する。導通部３２は、本体部３１から基板１０側に延びる部分であり、絶縁膜２０の貫通孔２１内を延びて基板１０まで達している。本実施形態では、導通部３２は、絶縁膜２０の貫通孔２１と基板１０の凹部１７とを完全に充たすように設けられている。そのため、本実施形態では、導通部３２は直径Ｄ１の円柱状を呈する。本実施形態では、第１電極３０の本体部３１は隆起部３３をさらに備える。隆起部３３は、本体部３１の上面３０ａから隆起する部分であり、絶縁膜２０の貫通孔２１の縁に対応する環状領域に形成されている。
第２電極４０は、第１電極３０同様、基板１０の主面１０ａの法線方向に延びる厚膜電極である。第２電極４０は、本体部４１と、複数の導通部４２（第２導通部）とを含む。本体部４１は、絶縁膜２０の上側に位置する部分である。本実施形態において、本体部４１は、図２（ｂ）に示すように、主面１０ａに対して直交する方向から見て正方形状を呈する。第２電極４０の本体部４１の平面寸法は、第１電極３０の本体部３１の平面寸法と同じになるように設計されている。複数の導通部４２の数は、絶縁膜２０の貫通孔２２の数と同じであり、本実施形態では９つである。各導通部４２は、本体部４１から基板１０側に延びる部分であり、絶縁膜２０の各貫通孔２２内を延びて基板１０まで達している。本実施形態では、各導通部４２は、絶縁膜２０の各貫通孔２２と基板１０の各凹部１８とを完全に充たすように設けられている。そのため、本実施形態では、各導通部３２は直径Ｄ２の円柱状を呈する。また、９つの導通部４２は、貫通孔２２と同じように３行×３列に整列されている。
第１電極３０および第２電極４０のそれぞれの高さは、本体部３１、４１の上面３０ａ、４０ａから導通部３２、４２の下端までの長さとして規定することができる。半導体素子１においては、第２電極４０の高さＴ２が第１電極３０の高さＴ１より高くなっている。本実施形態において、第１電極３０の高さＴ１と第２電極４０の高さＴ２との高低差（Ｔ２－Ｔ１）は、基板１０の段部１４の段差ｓと略同じである。そのため、第１電極３０の上面３０ａの高さ位置ｈ１と、第２電極４０の上面４０ａの高さ位置ｈ２とは略一致している。第１電極３０の上面３０ａの高さ位置ｈ１と、第２電極４０の上面４０ａの高さ位置ｈ２との差は１μｍ以下であることが好ましい。
続いて、図３～６を参照しつつ、上述した半導体素子１を製造する手順について説明する。
半導体素子１を製造する際には、まず、図３（ａ）に示すように基板１０を準備する。基板１０の段部１４は、第２領域１２のみを選択的にエッチング除去することにより形成される。基板１０の主面１０ａはパッシベーション処理されて、主面１０ａを全体的に覆う絶縁膜２０が設けられる。
次に、図３（ｂ）に示すように、絶縁膜２０上に厚膜レジスト５０を設ける。厚膜レジスト５０は、貫通孔２１、２２が形成される領域が除かれるようにパターニングされている。厚膜レジスト５０には、エポキシ樹脂、アクリル樹脂またはアルキド樹脂等を用いることができる。
続いて、図３（ｃ）に示すように、厚膜レジスト５０を用いてエッチング処理をおこなう。エッチング処理により、絶縁膜２０に貫通孔２１、２２が形成されるとともに基板１０に凹部１７、１８が形成される。そして、図４（ａ）に示すように、厚膜レジスト５０を剥離する。
次に、図４（ｂ）に示すように、電極膜５１を形成する。本実施形態では電極膜５１はＣｕで構成されている。電極膜５１は、基板１０および絶縁膜２０を全体的に覆い、基板１０と絶縁膜２０とを一体的に覆う。より詳しくは、電極膜５１は、絶縁膜２０の上面、貫通孔２１、２２の側面、凹部１７、１８の底面および側面を一体的に覆う。
続いて、図４（ｃ）に示すように、電極膜５１で覆われた絶縁膜２０上に、厚膜レジスト５２を設ける。厚膜レジスト５２には、エポキシ樹脂、アクリル樹脂またはアルキド樹脂等を用いることができる。厚膜レジスト５２は、第１電極３０および第２電極４０の本体部３１、４１が形成される領域が除かれるようにパターニングされている。
そして、図５（ａ）に示すように、厚膜レジスト５２を用いてめっき処理をおこなう。具体的には、電極膜５１をシードとするＣｕの電解めっきをおこなう。このとき、第１領域１１においては、貫通孔２１内や凹部１７内からＣｕの析出が始まる。一方、第２領域１２においては、主に絶縁膜２０の上面である貫通孔２２の縁からＣｕの析出が始まる。第１領域１１においては、Ｃｕめっきは下側から上側に向かって成長が進んでいき、導通部３２、本体部３１の順に形成される。第２領域１２においては、Ｃｕめっきは析出開始当初から貫通孔２２の縁から下側および上側の両方に向かって成長が進んでいき、比較的早い段階で本体部４１が形成される。
めっき処理が進行していくと、図５（ｂ）に示すように、上面３０ａ、４０ａの高さ位置ｈ１、ｈ２が略一致する第１電極３０および第２電極４０が同時に完成する。なお、第１電極３０と第２電極４０とは、めっき処理が終わった時点で高さ位置が揃っているため、高さ位置を揃えるための研磨処理をおこなう必要はない。
その後、図５（ｃ）に示すように、厚膜レジスト５２を剥離する。さらに、図６（ａ）に示すように、第１領域１１に設けられた第１電極３０を全体的に覆う厚膜レジスト５４、および、第２領域１２に設けられた第２電極４０を全体的に覆う厚膜レジスト５５を設ける。厚膜レジスト５４、５５には、エポキシ樹脂、アクリル樹脂またはアルキド樹脂等を用いることができる。このとき基板１０の段部１４は、厚膜レジスト５４、５５から露出する。そして、図６（ｂ）に示すように、厚膜レジスト５４、４４を用いてエッチング処理をおこなう。エッチング処理により、基板１０の段部１４上に設けられた電極膜５１が除去されて、第１電極３０と第２電極４０とが電気的に分離される。最後に、厚膜レジスト５４、５５を剥離することで、上述した半導体素子１が完成する。
上述したとおり、半導体素子１においては、第１電極３０より高い第２電極４０を第１電極３０が形成されており、第１電極３０および第２電極４０の上面３０ａ、４０ａの高さ位置ｈ１、ｈ２が略一致している。
ここで、図７（ａ）に示すように、第１領域１１と第２領域とで同じ寸法の貫通孔が絶縁膜２０に設けられている場合には、段部１４の段差ｓの分だけ、第１電極３０および第２電極４０の上面３０ａ、４０ａに高低差が生じるため、図７（ｂ）に示すように、上面３０ａ、４０ａの高さ位置ｈ１、ｈ２が大幅に異なる。
半導体素子１においては、上面３０ａ、４０ａの高さ位置ｈ１、ｈ２が略一致する第１電極３０と第２電極４０とを同時に形成することができるため、第１電極３０および第２電極４０を備える半導体素子１をより少ないプロセスで形成することができる。
また、半導体素子１においては、第２電極４０の複数の導通部４２により、第２電極４０と絶縁膜２０および基板１０との間の接合面積の拡大が図られているため、絶縁膜２０および基板１０に対する第２電極４０の密着性の向上が図られている。それにより、第２電極４０が絶縁膜２０および基板１０から脱離しにくくなり、半導体素子１の信頼性向上が図られている。絶縁膜２０に貫通孔２２が複数設けられている場合、貫通孔２２の総面積（本実施形態ではπＤ２２／４×９）が貫通孔２１の面積（本実施形態ではπＤ１２／４）より狭くなるように設計され得る。複数の貫通孔２２の総面積は、貫通孔２１の面積と同じであってもよく、貫通孔２１の面積より広くてもよい。
さらに、半導体素子１は、基板１０の主面１０ａに直交する方向における導通部４２の長さ（すなわち、貫通孔２２の深さと凹部１８の深さの和）をｄとし、基板１０の主面１０ａに対して平行な方向における導通部４２の長さ（すなわち、Ｄ２）をｗ２としたときに、２ｄ＞ｗ２の関係が満たされるように設計され得る。この場合、貫通孔２２の側面にＣｕめっきが析出しやすくなるため、上面３０ａ、４０ａの高さ位置ｈ１、ｈ２が略一致する第１電極３０および第２電極４０が同時に完成されやすくなる。その上、導通部４２が長尺状になり、絶縁膜２０および基板１０の深くまで入り込むため、絶縁膜２０および基板１０に対する第２電極４０の密着性のさらなる向上が図られる。
また、半導体素子１は、基板１０の主面１０ａに対して平行な方向における貫通孔２１の長さをｗ１とし、基板１０の主面１０ａに直交する方向における第１電極３０の長さ（すなわち、高さ）をＴ１としたときに、ｗ１＞２Ｔ１の関係が満たされるように設計され得る。この場合、第１電極３０の高さ方向におけるめっき成長の速度が比較的遅くなり、上面３０ａ、４０ａの高さ位置ｈ１、ｈ２が略一致する第１電極３０および第２電極４０が同時に完成されやすくなる。
以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
たとえば、電極の形成は、電解めっきに限らず、無電解めっきであってもよく、その他の成膜方法（たとえば、スパッタ成膜）等であってもよい。また、絶縁膜に設けた貫通孔の断面形状は、円形に限らず、四角形等の多角形状や楕円形状であってもよい。電極の本体部の形状は、基板の主面に対して直交する方向から見て、正方形状に限らず、円形状や多角形状、楕円形状であってよい。さらに、導通部は、絶縁膜の貫通孔と基板の凹部とを完全に充たす態様に限らず、部分的に充たす態様であってもよい。この場合、絶縁膜の貫通孔および基板の凹部によって画成される空間内には、微小な空隙が形成されていてもよい。
１…半導体素子、１０…基板、１１…第１領域、１２…第２領域、２０…絶縁膜、２１、２２…貫通孔、３０…第１電極、３２…導通部、４０…第２電極、４２…導通部

Claims (6)

  1. 半導体層を含む積層構造を有し、主面上に第１領域と該第１領域よりも低い第２領域とを有する基板と、
    前記第１領域および前記第２領域を覆い、前記第１領域に設けられた第１貫通孔および前記第２領域に設けられた第２貫通孔を有する絶縁膜と、
    前記第１領域に設けられ、前記第１貫通孔内を延びて前記基板まで達する第１導通部を含み、前記主面の法線方向に延びる第１厚膜電極と、
    前記第２領域に設けられ、前記第２貫通孔内を延びて前記基板まで達する第２導通部を含み、前記主面の法線方向に延びる第２厚膜電極と
    を備え、
    前記基板の主面に直交する方向から見て、前記第２貫通孔の面積が前記第１貫通孔の面積より狭く、かつ、前記第２厚膜電極の高さが前記第１厚膜電極の高さより高い、半導体素子。
  2. 前記基板の主面に直交する方向における前記第２導通部の長さをｄとし、前記基板の主面に対して平行な方向における前記第２導通部の長さをｗ２としたときに、２ｄ＞ｗ２である、請求項１に記載の半導体素子。
  3. 前記基板の主面に対して平行な方向における前記第１貫通孔の長さをｗ１とし、前記基板の主面に直交する方向における前記第１厚膜電極の長さをＴ１としたときに、ｗ１＞２Ｔ１である、請求項１または２に記載の半導体素子。
  4. 前記第２領域における前記絶縁膜に前記第２貫通孔が複数設けられており、
    第２厚膜電極が、前記複数の第２貫通孔のそれぞれの内部を延びて前記基板まで達する複数の前記第２導通部を含む、請求項１～４のいずれか一項に記載の半導体素子。
  5. 前記基板の主面に直交する方向から見て、前記第２貫通孔の総面積が前記第１貫通孔の面積より狭い、請求項４に記載の半導体素子。
  6. 半導体層を含む積層構造を有し、主面上に第１領域と該第１領域よりも低い第２領域とを有する基板を準備する工程と、
    前記第１領域および前記第２領域を覆い、前記第１領域に設けられた第１貫通孔および前記第２領域に設けられた第２貫通孔を有する絶縁膜を形成する工程と、
    前記第１領域において前記主面の法線方向に延びるとともに前記第１貫通孔内を延びて前記基板まで達する第１導通部を含む第１厚膜電極と、前記第２領域において前記主面の法線方向に延びるとともに前記第２貫通孔内を延びて前記基板まで達する第２導通部を含む第２厚膜電極とを、同時に形成する工程と
    を含み、
    前記基板の主面に直交する方向から見て、前記第２貫通孔の面積が前記第１貫通孔の面積より狭く、かつ、前記第２厚膜電極の高さが前記第１厚膜電極の高さより高い、半導体素子の製造方法。
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* Cited by examiner, † Cited by third party
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JP3118084B2 (ja) * 1992-06-10 2000-12-18 オリジン電気株式会社 半導体装置およびその製造方法
JP4897133B2 (ja) 1999-12-09 2012-03-14 ソニー株式会社 半導体発光素子、その製造方法および配設基板
KR20040097337A (ko) * 2002-04-12 2004-11-17 에이씨엠 리서치, 인코포레이티드 전해 연마 및 전기 도금 방법
JP2006086398A (ja) * 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5089322B2 (ja) * 2007-10-04 2012-12-05 株式会社野毛電気工業 ビアフィリング方法
JP4700125B2 (ja) * 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
JP5759790B2 (ja) * 2010-06-07 2015-08-05 株式会社東芝 半導体発光装置の製造方法
JP2013030634A (ja) * 2011-07-28 2013-02-07 Showa Denko Kk 半導体発光素子

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